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Universidade de Santa Cruz do Sul

Circuitos Assncronos
Evandro Luiz Trebien
Lus Insaurriaga Duarte

Projeto de Sistemas Digitais


Outubro15

Tpicos

Introduo

Blocos (Funcional, Armazenamento, Fim de Clculo)

Hazards (Esttico e Dinmico)

Protocolo de Comunicao

Tempo de Propagao

Elementos de

Base (Clulas

Muller,

Clulas M e N,

Registradores)

Codificao de Dados (Single Rail e Dual Rail)

Lgica de Fim de Clculo

Vantagens e Desvantagens

Concluses

Referncias
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Introduo

Circuitos Sncronos:

Distribuio de sinais de sincronismo;

Interferncia do meio;

Possveis atrasos;

Circuitos Assncronos:

Introduo
Circuitos Assncronos so circuitos que no dependem
de um sinal de sincronismo (clock), os mesmos variam de
estado de acordo com uma lgica de controle.

Blocos
Os circuitos assncronos so implementados atravs de
estgios onde cada um deles composto por um:

Bloco funcional;

Bloco de armazenamento;

Circuito de deteco de fim de clculo

Bloco Funcional
O bloco funcional responsvel pelo clculo
propriamente dito, um circuito combinacional, ou seja,
os valores das sadas dependem exclusivamente dos
valores de entrada.

Bloco de Armazenamento
O bloco de armazenamento responsvel por guardar a
informao oriunda do bloco funcional, controlado por
um sinal que avisa quando o resultado do bloco funcional
j pode ser copiado.

Deteco de Fim de Clculo


O circuito de deteco de fim de clculo responsvel
por verificar se os valores de sada do bloco funcional
esto corretos, para s assim serem copiados para o
bloco de armazenamento.

Hazards
Os hazards so alteraes indesejveis nos nveis dos
sinais nos circuitos durante suas transies (HAUCK,
1995) e (SPARSO, 2001).

Hazards em Circuitos Assncronos


Uma variao indesejada com curta durao no valor de
uma sada, so causados pela estrutura e tempo de
propagao.

A. Esttico : pode acontecer quando ocorre uma transio


de mesmo nvel lgico nas entradas de um circuito e as
suas sadas mostram, durante um pequeno intervalo de
tempo, um nvel lgico diferente dessas entradas.

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Hazards em Circuitos Assncronos


Uma variao indesejada com curta durao no valor de
uma sada, so causados pela estrutura e tempo de
propagao.

B. Dinmico: pode acontecer quando se tem uma mudana


de nveis lgicos nas entradas e as suas sadas no
passam imediatamente para esses nveis lgicos.

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Protocolos de comunicao
Os circuitos assncronos so controlados atravs de
protocolos de comunicao, sendo independentes do
sinal do relgio, conforme (HAUCK, 1995) e (SPARSO,
2001)

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Tempo de Propagao
Os circuitos assncronos so mais rpidos que os
sncronos, sua velocidade s limitada pelo atraso ou
tempo de propagao que pode ser definido como o
tempo que as alteraes no sinal exigem para se
propagar atravs das portas lgicas.

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Elementos de Base
So compostos por:

Clulas Muller;

Clulas M de N;

Registradores assncronos.

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Clula Muller
A clula Muller ou elemento C de Muller funciona como
um

latch

set-reset

assncrono,

(HAUCK,

1995),

(SPARSO, 2001) e (RIGAUD, 2002).

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Clula M de N
A clula M de N, tambm chamada de threshold gate,
(FANT,

1997)

(KUANG,

2003),

apresenta

um

comportamento similar ao da clula Muller com a diferena


que a sua sada dever mudar de 0 para 1 quando apenas
M das N entradas existentes estejam em 1.

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Registradores Assncronos
O

Registrador

responsvel

por

armazenar

informao entre os blocos funcionais nos circuitos


assncronos. O seu controle feito pelo sinal de habilita
que enviado pelo protocolo de comunicao do circuito.

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Parmetros

Codificao de dados:

Single Rail: Cada bit de informao trafega por apenas um

nico caminho;

Nesse tipo de codificao o transmissor gera um sinal


avisando que est enviando o dado e o receptor gera um
sinal dizendo que recebeu o dado que lhe foi enviado.

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Parmetros

Codificao de dados:

Dual Rail: Cada bit de informao trafega por dois caminhos

distintos;

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Parmetros

Codificao de dados:

Tambm pode-se usar o Reset como espaador, ou


seja, enviado o dado vlido e um dado vazio.

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Lgica de Fim de Clculo


Uma vez que no existe sinal de relgio principal nos
circuitos assncronos, existe a necessidade de que os
blocos funcionais ou aqueles que realizam os clculos no
circuito avisem aos demais blocos que terminaram esse
clculo, (SPARSO, 2001).

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Lgica de Fim de Clculo

Elemento de Atraso

Esse mtodo para indicar que o clculo foi realizado

consiste na estimativa do tempo utilizado por um


bloco combinacional ao realizar uma determinada
operao de clculo no circuito.

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Vantagens

Melhor modularidade;

Menor consumo de energia;

Menos sensvel a interferncias eletromagnticas;

Mais rpidos, limitados apenas pelo tempo de propagao;

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Desvantagens

Projeto mais complexo;

Testes mais complexos;

Menos pessoas treinadas nesta rea;

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Concluses

Os circuitos assncronos no so to utilizados pois tem


uma grande dificuldade no seu desenvolvimento, o
funcionamento correto do circuito depende de
caractersticas temporais.

Os componentes ou portas lgicas tem atrasos que no


so fixos, podendo ser diferente at para o mesmo
fabricante.

Podemos deduzir que existe a possibilidade de melhorar


o desempenho e a eficincia dos sistemas digitais
atravs do uso de circuitos assncronos!

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Referncias

MOCHO, R. Circuitos Assncronos na Plataforma FPGA.


2006. 132 f. Dissertao - Universidade Federal do Rio
Grande do Sul, Porto Alegre. 2006

Assynchronous Circuit
https://en.wikipedia.org/wiki/Asynchronous_circuit

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Grato pela ateno!

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