Circuitos Contadores

Profesor Jorge Gianotti Hidalgo

Departamento de Ingeniera Elctrica
Universidad de Antofagasta
2007
Sistemas Digitales

Circuitos Contadores
Los contadores son una clase de circuitos lgicos secuenciales que
llevan la cuenta de una serie de pulsos de entrada; los pulsos de
entrada pueden ser regulares o irregulares. El contador es parte
fundamental de muchas aplicaciones lgicas digitales. Se utiliza a
menudo en unidades de control de tiempos, circuitos de control,
generadores de seal y muchos otros dispositivos.
Se pueden clasificar en contadores binarios asncronos/ sncronos
Un contador asncrono es aqul en el que los flip- flops del
contador no cambian de estado exactamente al mismo tiempo,
dado que no comparten el mismo impulso de reloj.
Por el contrario, para el contador sncrono todos los flip- flops
reciben en el mismo instante la seal de reloj.

Sistemas Digitales

Contador binario asncrono de 4 bits

ALTO ( H)

J
Ck

CLK

FF- 0

Sistemas Digitales

Ck
Q

Ck
Q

FF- 1

Ck
Q

FF- 2

FF- 3

Diagrama de tiempos del Contador binario asncrono de 4 bits

CLK
1

10

11

12

13

14

15

16

17

Q0

Q1

Q2

Q3

Sistemas Digitales

 Se observa que Q0 divide por 2 las frecuencia de los pulsos de reloj.

Mientras que Q1 divide por 4 la frecuencia de los pulsos de reloj y por
2 la frecuencia de Q0.
Q2 divide por 8 la frecuencia de los pulsos del reloj, y por 2 la
frecuencia de Q1 y por 4 la freceuncia de Q0.
Finalmente, Q3 divide por 16 la frecuencia de los pulsos del reloj, por
2 la de Q2, por 4 la de Q1 y por 8 la de Q0.

Sistemas Digitales

Contador de decadas asncrono con reinicializacin asncrona

ALTO ( H)

J
Ck

CLK

FF- 0

Ck

FF-1
Q

J
Ck
K

FF-2
Q

J
Ck
K

FF-3
Q

Clear

Sistemas Digitales

Diagrama de tiempos del contador asncrono de decadas

CLK
1

10

Q0
Glitch
Q1

Q2

Q3
Clear

Sistemas Digitales

Contador binario asncrono 74293

J

Input A

(10)

QA

(9)

QA

CK

12
3
14

Input B

QB

(5)

QB
15

(11)

CK

14
5

QC

(4)

12
13

QC

CK
6
12

K
8
J
CK

QD

(8)

QD

10

11

6
4

10

R0(1)
R0(2)

(12)
(13)
(a)

Sistemas Digitales

(b)

Tabla de estados

Sistemas Digitales

R0(1)

R0(2)

QA

QB

QC

QD

10

11

12

13

14

15

0
9

Ejemplo.Conectar el 74293 como un mdulo 12 ( contador divisor por 12 ).

CLK A
CLK B
R0(1)
R0(2)

CTR DIV 12
74293

Q0 Q1 Q2 Q3

Sistemas Digitales

10

Contador Asncrono BCD

Sistemas Digitales

11

Contador Sncrono Binario de 4 bits

ALTO ( H)

J
Ck

CLK

FF- 0

J
Ck

Q0

FF- 1

J
Ck

Q1

FF- 2

Q3

Ck
Q

Q2

FF- 3

Su diagrama de tiempos es idntico al del circuito contador asncrono

binario
Sistemas Digitales

12

Contador ascendente / descendente

Xn

X2

X1

...
...
Q
Up
overflow

Up/down

CK
Q

CK

CLR

K
CLR

CK
Q

K
CLR

...
...
Down
overflow

...

Clock

...

Clear

Terminal Up/ Down : 1 conteo ascendente , 0 conteo descendente.

Terminal Up overflow : 1 produce un impulso de nivel alto cuando se
alcanza el valor final de la cuenta ascendente.
Terminal Up overflow : 1 produce un impulso de nivel alto cuando se
alcanza el valor final de la cuenta descendente.
Sistemas Digitales

13

Contador Binario Sncrono de 4 bits (SN74LS163A)

Load

(9)
Q

(14)

QA

CK

Data A

(3)
K

(13)

QB

CK

Data B
Clock

(4)
K
(2)

(12)

QC

CK

Data C

(5)
K

(11)

QD

CK

Data D
Clear
ENP
ENT

(6)
K
(1)

(7)
(15)

(10)

RCO

I nputs
M ode
Cle a r Lo a d EN T EN P
Sy n ch r o n o u s cle a r
L

Sy n ch r o n o u s lo a d
H
H
Co u n t
H
H
H

H o ld
H
H
L

L
H o ld
H
H

Sistemas Digitales

14

El contador binario sncrono de 4

con respecto a las caracter sticas
general (74293).

bits, posee
bsicas del

caracter sticas adicionales

contador binario sincrono

Se puede inicializar con cualquier nmero binario de 4 bits ocupando

las entradas de datos ( Data) con la entrada de LOAD a nivel bajo.
Cuando se aplica un nivel bajo a la entrada LOAD, el contador asumir
el estado de las entradas de datps en el siguiente impulso de reloj.
Un nivel bajo en el terminal de CLR pone a estado RESET (re- inicio) al
contador.
Las entradas ENP y ENT deben estar ambas a nivel alto para que el
contador avance a travs de la lnea de secuencia de estados. Cuando
una de ellas esta a estado bajo, se deshabilita la funcin de conteo del
contador.
La salida de propagacin ( Ripple Clock Output, RCO) se pone a nivel
alto cuando el contador alcanza el valor de fin de cuenta.
Sistemas Digitales

15

Diagrama de tiempos del SN74LS163A

Clear
Load
A
Data
inputs

B
C

D
Clock
ENP
ENT
QA
QB
Outputs

QC
QD
RCO
12 13 14
Sync
clear

15
Count

2
Inhibit

Sync
load
(c)

Sistemas Digitales

16

Contador de Dcadas BCD Sncrono de 4 bits (74LS160A)

Sistemas Digitales

17

Diagrama Lgico (SN74LS160)

Sistemas Digitales

18

Diagrama de Tiempos del SN74LS160A

Sistemas Digitales

19

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

1. Diagrama de Estados

000
001

100

101

011

010

111
110

Sistemas Digitales

20

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

2. Tabla de Estados Mnima.Estado Actual (QV)

Sistemas Digitales

Estado Siguiente (QV+ 1)

Q2

Q1

Q0

Q2

Q1

Q0

0
21

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

3. Mapas de Karnaught y Ecuaciones de Estado.Transiciones

de Salida

Entradas de
Biestables

Estado Actual
(QV)

Estado Siguiente
(QV+ 1)

QV

QV+ 1

Q2

Q1

Q0

Q2

Q1

Q0

Sistemas Digitales

22

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

Mapa de J0
Q2Q1

Q0
0

00

01

11
10

Mapa de K0
Q2Q1

Q0
0

00

01

11

10

J0 = Q2Q1 + Q2Q1 = Q2 + Q1

K0 = Q2Q1 + Q2Q1 = Q2 + Q1

+
Sistemas Digitales

23

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

Mapa de J1
Q2Q1

Q0
0

00

01

11
10

Q2Q1

Q0
0

00

01

11

10

J1 = Q2Q0

Sistemas Digitales

Mapa de K1

K1 = Q2Q0

24

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

Mapa de J2
Q2Q1

00

01

11
10

J2 = Q1Q0

Sistemas Digitales

Q0

Mapa de K2
Q2Q1

Q0
0

00

01

11

10

K2 = Q1Q0

25

Diseo de un Contador Sncrono de Cdigo Gray de 3 Bits.

4. Diagrama del Circuito.-

Q0
J
Ck
K

FF- 0
Q

Q1
J
Ck
K

FF- 1
Q

Q2
J
Ck
K

FF- 2
Q

CLK

Sistemas Digitales

26