TEMA 2: CONVERSIN A/D Y D/A

2.1.- INTRODUCCIN
A lo largo del tema anterior, tuvimos ocasin de comprobar como la mayora de los
transductores ofrecan a su salida seales elctricas del tipo analgico. Sin embargo, el
procesamiento de dichas seales es, generalmente, llevado a cabo por equipos digitales:
microprocesadores, microcontroladores, ordenadores, etc. Por ello se hace necesario una
conversin del tipo seal analgica a seal digital, con lo que la informacin suministrada por
el transductor podr ser tratada digitalmente, con las ventajas que ello ofrece: econmicas,
potencial de procesamiento, etc.
El resultado del procesamiento digital es un conjunto de palabras en binario, que debern
ser aplicadas a los elementos actuadores correspondientes y que, por lo general, suelen responder
a seales analgicas. De nuevo tenemos la necesidad de llevar a cabo una conversin; en este
caso ser contraria a la anterior: seal digital a seal analgica.
Estos tipos de conversin se utilizan ampliamente en los sistemas de control electrnico:
telemetra, adquisicin de datos, control de procesos, etc. En la figura 2.1. se puede observar un
esquema general de lo anteriormente expuesto, en el que el sistema real es el entorno que genera
la supuesta seal fsica que una vez es detectada por el transductor correspondiente, queda como
seal elctrica de carcter analgico. A su vez, el resultado obtenido del procesador digital, debe
aplicarse al actuador adecuado, previa conversin digital/analgica.

Fig. 2.1.- Control de un Sistema Real mediante procesador digital.

CONVERSIN A/D Y D/A

2.1

Todo lo expuesto, responde a un modelo de tratamiento de la informacin cada vez ms

implantado, que justifica sobradamente la necesidad de conocer el funcionamiento de los
conversores analgico-digital y digital-analgico.

2.2.- CONVERSORES DIGITAL-ANALGICOS (Digital to Analogic

Converter, DAC)
Un conversor D/A (DAC) es un dispositivo que recibe una informacin digital en forma
de una palabra de n-bits, y la transforma en una seal analgica. La transformacin se realiza
mediante una correspondencia entre 2n combinaciones binarias posibles en la entrada y 2n
tensiones (o corrientes) discretas obtenidas a partir de una tensin de referencia (VREF). La seal
analgica as obtenida no es una seal continua, sino que se obtiene un nmero discreto de
escalones a consecuencia de la discretizacin de la entrada, tal como puede observarse en la
curva de transferencia ideal de un DAC de la figura 2.2.

Fig. 2.2.- Curva de transferencia ideal de un DAC.

En esta figura podemos observar que al pasar de una configuracin digital a la siguiente
(M  M + 1) la salida analgica se incrementa en un valor "q", conocido como intervalo de
cuantificacin y que se definir con ms profundidad posteriormente. Otra forma de expresarlo
es diciendo que a la variacin de 1 LSB le corresponde una variacin de "q". LSB (Least
Significant Bit) significa bit de menor peso, por lo que una variacin de 1 LSB se corresponde
con la mnima variacin que se puede dar en el cdigo digital de entrada.
Existen varios tipos de DAC's, pudindose hacer una clasificacin inicial que tenga en
cuenta la forma de aplicar la informacin digital a la entrada:
- DAC serie: Son aquellos DAC's en los que la informacin digital a convertir es aplicada
a un slo terminal de entrada, bit a bit. La escasa precisin y resolucin de este tipo de DAC ha
hecho que ya no se utilicen prcticamente.
CONVERSIN A/D Y D/A

2.2

- DAC paralelo: Son aquellos DAC's en los que la informacin digital de entrada se aplica
por palabras (conjuntos de bits). La mayor velocidad de conversin, as como las ptimas
resoluciones que se obtienen con estos DAC's, har que centremos nuestro estudio en ellos.
La funcin de transferencia de un DAC puede resumirse as:
SEAL ANALOGICA DE SALIDA (V o I)
K

VALOR DECIMAL DE CADA PALABRA

DEL CODIGO DIGITAL DE ENTRADA

2.2.1.- EL "CHIP" DAC. DIAGRAMA DE BLOQUES INTERNO

Desde el punto de vista externo un circuito integrado que contenga un DAC se puede
representar genricamente segn aparece en la figura 2.3.

Fig. 2.3.- Terminales tpicos del "chip" DAC.

- ENTRADAS DE CONTROL Y AJUSTE: Permiten un control de los circuitos internos en los

DAC ms complejos, especialmente de los LATCH's en aquellos que son compatibles con
microprocesadores. Adems se dispone de unos terminales para un ajuste previo del circuito
(fondo de escala, cero, etc.).
- VREF: Junto al cdigo digital de entrada, controla el valor de la tensin o intensidad de salida.
Ha de tener gran precisin.

CONVERSIN A/D Y D/A

2.3

- DGND y AGND: Son los terminales sobre los que referimos los valores de la tensin de entrada
(bits) y la tensin o corriente de salida (analgica), respectivamente.
La tensin de alimentacin de la parte digital es la que define la compatibilidad del DAC
con las diferentes familias lgicas (TTL, CMOS, etc.).
El diagrama de bloques interno de un DAC suele responder al mostrado en la figura 2.4.
y la funcin de las diferentes partes se describe a continuacin.

Fig. 2.4.- Diagrama de bloques interno de un DAC.

- INTERFACE DIGITAL: Adapta los niveles lgicos de las entradas a los niveles
requeridos por las entradas de los conmutadores electrnicos. Esta interfaz de entrada puede
incluir, en algunos casos, latches que se encargan de retener la informacin de entrada.
- CONMUTADORES ELECTRNICOS: Son controlados por el cdigo digital de
entrada, es decir, estarn en una u otra posicin segn el bit que reciben sea 1 o 0.
- RED RESISTIVA DE PRECISIN: Es la encargada de realizar una suma ponderada
de tensiones o corrientes, en funcin del nmero y posicin de los unos y ceros del cdigo digital
de entrada.
- FUENTE DE REFERENCIA: Establece el factor de escala (K) en la conversin
digital/analgica.

2.2.2.- CDIGOS BINARIOS USADOS EN LOS DACS

En funcin del signo que pueda adoptar la salida de un DAC, estos se pueden clasificar
en unipolares y bipolares.
En los DAC bipolares, la seal analgica de salida podr ser positiva o negativa y por
tanto tendr valores por encima y por debajo de cero. Sin embargo en los DAC unipolares, la
seal analgica de salida variar siempre dentro de los valores positivos o de los negativos pero
no podr tomar valores en ambos.

CONVERSIN A/D Y D/A

2.4

De acuerdo con esto, los DAC unipolares suelen trabajar con entradas en binario natural
y en BCD, mientras que los DAC bipolares utilizan cdigos binarios que incluyen el signo del
nmero, especialmente el complemento a 2.

2.2.3.- TIPOS DE DACS

La diferencia entre los distintos tipos de DACs, suele establecerse en el modelo de red
resistiva que implementan, siendo el resto de los elementos internos, de caractersticas similares
en la mayora de los modelos (figura 2.4.)
DAC con red R-2R en escalera
Este DAC utiliza una red resistiva constituida por un conjunto de resistencias con dos
nicos valores: R y 2R. Esta caracterstica hace de este DAC uno de los ms utilizados, por su
fcil implementacin.
En la figura 2.5. se puede observar el esquema de un DAC tipo R-2R con salida en forma
de tensin, ya que el amplificador operacional hace la funcin de conversor IOUT  VOUT.
.

Fig. 2.5.- DAC con red R-2R en escalera y salida de tensin

Sobre este circuito podemos destacar lo siguiente:

- Los conmutadores electrnicos actan, normalmente, del siguiente modo: cuando un
Bi est a 1, su conmutador estar posicionado a la izquierda, aplicando a la resistencia una
tensin VREF; si Bi = 0, el conmutador se posiciona a la derecha y la resistencia recibe cero
voltios.

CONVERSIN A/D Y D/A

2.5

- La salida en forma de tensin (VOUT) no est siempre disponible. Habr DACs cuya
salida ser en forma de corriente (IOUT), siendo el usuario el que deber aadirle el
correspondiente amplificador operacional para hacer la conversin corriente a tensin.
- En el circuito no se ha dibujado la interface digital para no complicarlo
innecesariamente. Los chips comerciales aaden circuitos analgicos y digitales que mejoran
sustancialmente sus caractersticas.
- La VREF es una tensin muy estable y podr ser negativa o positiva.
El anlisis elctrico del circuito se lleva a cabo mediante la aplicacin n-veces (una por
cada bit) del Teorema de Thevenin a la red resistiva, sumando los resultados mediante el
Teorema de Superposicin. De este modo, la salida en tensin del DAC de la figura 2.5. viene
dada por la expresin,
VOUT

RF
3R 2

VREF (B020B121.......Bn 12n 1)

siendo la salida en corriente,

IOUT

VOUT
RF

VREF
n

3R 2

(B020B121......Bn 12n 1)

Podemos comprobar que en el parntesis se tendr siempre el valor decimal del cdigo
digital de entrada, siendo K lo que multiplica a dicho parntesis. Con ello, las expresiones
anteriores responden a la funcin de un DAC, referida al inicio del apartado 2.2.
DAC con red R-2R en escalera invertida
Este DAC utiliza el mismo tipo de red resistiva que el anterior, cambiando nicamente
los puntos a los que se conecta VREF. En la figura 2.6. podemos ver el circuito correspondiente
a este tipo de DAC con salida en forma de corriente.
Cuando Bi = 0, el conmutador est a la derecha y no aporta corriente a la IOUT . Sin
embargo cuando Bi = 1, el conmutador se sita a la izquierda, aportando al valor final de IOUT
una corriente ponderada, de acuerdo con la posicin del bit de entrada. En tal caso la corriente de salida viene dada por la expresin
IOUT

VREF
R 2

(B020B121.....Bn 12n 1)

que responde a la conversin digital-analgica esperada.

CONVERSIN A/D Y D/A

2.6

Fig. 2.6.- DAC con red R-2R en escalera invertida y salida de corriente.

Como se ha visto en los dos DACs analizados, lo que importa es que la corriente/tensin
de salida sea la suma ponderada de las corrientes/tensiones de los bits de entrada que estn a 1.
En ambos casos se ha conseguido esto mediante una estructura R-2R. Sin embargo hay otros
mtodos para hacer que el aporte de corriente/tensin al valor final se haga tambin
ponderadamente: con generadores de corriente ponderados individuales para cada bit o con
resistencias de valores R-2R-4R-8R-.....-2n-1R formando un amplificador sumador inversor. El
primer caso ser el DAC con fuentes de corriente ponderadas y el segundo el DAC con
resistencias ponderadas. El inconveniente de estos ltimos modelos de DAC se centra
esencialmente en la precisin requerida para las resistencias y la no estandarizacin de sus
valores.
2.2.4.- OTROS TIPOS DE DACS: CONVERSIN INDIRECTA O SECUENCIAL
Los DACs descritos en el apartado anterior pertenecen a los conocidos como de
conversin directa o simultanea, es decir, su salida analgica vara al ritmo que lo hace la
entrada digital.
Los DACs de conversin indirecta o secuencial se caracterizan por una mayor
complejidad interna, solucionando sin embargo, los problemas principales que presentaban los
DACs de conversin directa: valores resistivos no estandarizados y elevadas relaciones entre
las resistencias, elevado nmero de ellas (sobre todo en los R-2R), cambios bruscos en los
consumos al cambiar la configuracin digital de entrada, etc.
Los DACs de conversin indirecta o secuencial suelen basarse en la generacin de
impulsos con un ciclo de trabajo variable. El diagrama de bloques de un DAC de ste tipo es el
mostrado en la figura 2.7. Bsicamente, con este sistema lo que se persigue es que a la salida del
comparador (V1) se obtenga una seal de periodo constante (T), pero con una duracin a nivel
alto (tx) proporcional a la palabra digital de entrada:
CONVERSIN A/D Y D/A

2.7

tx
K

VALOR DECIMAL EQUIVALENTE DE CADA

PALABRA DIGITAL DE ENTRADA

Fig. 2.7.- DAC por generacin de impulsos de duracin variable.

El funcionamiento del circuito sera el siguiente: El contador hace cclicamente la cuenta

desde cero hasta su valor mximo a una velocidad impuesta por el reloj CK y la duracin de esta
cuenta es la que define el periodo T. Mientras el valor digital de la entrada (X) est por encima
del que sale por el contador (Y), V1 = 1 y el multiplexor (MX) mantendr a su salida el valor
de VREF (V2 = VREF). Cuando el valor de Y supere al de X, V1 = 0 y V2 = 0 (masa).
El ltimo paso es promediar V2 mediante un filtro paso bajo. El valor de salida, VOUT,
ser proporcional al ciclo de trabajo de cada pulso (V2) dentro de cada periodo (T). As podemos
expresar el valor de salida como:
VOUT

VREF
T

VALOR DECIMAL EQUIVALENTE DE CADA

PALABRA DIGITAL DE ENTRADA

En la figura 2.8. se puede observar la evolucin de las principales seales descritas

anteriormente y para tres casos diferentes. Podemos observar, de izquierda a derecha como el
valor medio (VOUT) de la salida analgica disminuye, siguiendo la misma evolucin que la seal
digital a convertir (X).
El principal inconveniente de este tipo de DAC de conversin indirecta, radica en su
lentitud, es decir, los valores que formarn la seal analgica de salida no se podrn obtener a
un ritmo tan elevado como en los DAC de conversin directa.
Para mejorar la respuesta de este DAC, se utiliza el DAC estocstico, que con el mismo
principio de funcionamiento ofrece una velocidad de trabajo superior. La diferencia entre ambos
tipos de DAC se centra en que el estocstico no genera la seal Y (figura 2.7.) mediante un
contador sino mediante un generador de secuencias seudoaleatorias: los sucesivos estados no

CONVERSIN A/D Y D/A

2.8

se pueden predecir, pero las secuencias se repiten cada cierto tiempo, T, que es perfectamente
conocido.

Fig. 2.8.- Seales y valores principales en el DAC de la Fig. 2.7. para tres valores.

2.2.5.- DESCRIPCIN DE UN DAC COMERCIAL: DAC 0800

Para concretar algunos aspectos sobre DACs, vamos a estudiar un DAC real, en concreto
el DAC 0800 (National Semiconductor) que tiene 8 bits de entrada.
En la figura 2.9. se muestra la composicin interna de este chip, con indicacin de todos
sus terminales. El circuito est formado por un conjunto de transistores cuya corriente de colector
est binariamente ponderada, es decir, sus valores son mltiplos o submltiplos de las potencias
de dos1. Adems tiene 8 conmutadores controlados por otros tantos bits de entrada.
En un anlisis ms detallado, el DAC 0800 se observa que dispone de:
- Dos salidas complementarias, Io e

I o, cuyo valor viene dado por las siguientes ecuaciones:

I o

I o

IREF
256
IREF
256

(27B126B2.....2B7B8)
(27B126B2.....2B7B8)

Esto se consigue mediante la red R-2R que se aplica a los emisores de los transistores.

CONVERSIN A/D Y D/A

2.9

Fig. 2.9.- Diagrama funcional del DAC 0800.

- Dos entradas de referencia, VREF(+) y VREF(-), que se aplicarn a sus terminales respectivos de la
forma indicada en la figura 2.10,

Fig. 2.10.- Obtencin de las corrientes de referencia en el DAC 0800. a) Tensin de referencia positiva. b)Tensin
de referencia negativa.

CONVERSIN A/D Y D/A

2.10

y que definirn los valores de IREF segn la ecuacin

IREF

VREF
RREF

- Una entrada VLC (pin 1) que permite fijar los valores lgicos requeridos en las entradas
digitales. Esto facilita la realizacin de interfaces con diferentes familias lgicas: TTL, CMOS,
ECL, HTL, etc.
- Un terminal de compensacin (pin 16). El fabricante recomienda conectar un condensador de
001 F entre este terminal y el de alimentacin negativa (pin 3).
El circuito, adems, requiere para su funcionamiento tensiones de alimentacin
simtricas, V+ y V-, en el margen de 45 a 18 v.
Para obtener una salida en forma de tensin, a la salida del DAC 0800 (en forma de
corriente) se podr acoplar un amplificador operacional, segn se indic anteriormente en el
anlisis que se hizo para la figura 2.5.

2.2.6.- CONEXIN DE UN DAC A UN MICROPROCESADOR

La complejidad de la conexin entre un DAC y un microprocesador no siempre es la
misma, pues depende, esencialmente, de las caractersticas del primero. As, la interfaz entre un
DAC y un microprocesador incluye una parte hardware y otra software, interesando en este caso
la primera. El hardware incluso puede que no exista si el DAC est desarrollado especialmente
para ser compatible con una determinada familia de microprocesadores, llevndose a cabo un
simple conexionado de conductores entre ambos chips. Sin embargo, en este apartado vamos a
suponer un caso general, en el cual el DAC no cuenta con una interfaz completa para
interconectarlo al microprocesador, por lo que tendremos que aadir algunos elementos que
formarn la interface entre ambos chips.
En general, se pueden considerar dos casos:
- El nmero de bits (entradas) del DAC coincide o es menor que el nmero de bits del bus
de datos del P.
- El nmero de bits del DAC es mayor que el del bus de datos del P.
En el primer caso la solucin es inmediata y se refleja en la figura 2.11. (a).
El LATCH, en los casos de mayor compatibilidad, suele estar incluido en el propio DAC,
indicndolo as el fabricante. Aqu el DAC se comporta como un dispositivo de salida cualquiera,
al que se asigna una direccin en el mapa de memoria o de E/S del entorno microprocesador.

CONVERSIN A/D Y D/A

2.11

Fig. 2.11.- Conexin de un DAC a un P. Caso en que el nmero de bits del DAC sea inferior o igual al del bus del
P. (b) Diagrama de tiempos del proceso de escritura sobre el DAC.

El proceso de conversin queda resumido en el cronograma de la figura 2.11.(b). El P

enva la direccin que identifica al DAC, los datos digitales y la seal que indica la operacin a
llevar a cabo (escribir) en dicho dispositivo, R / W

= 0. Con todas estas seales la LGICA DE

CONTROL le da al LATCH la orden de retener la informacin que le llega del BUS DE
DATOS.
Esta retencin tiene un doble objetivo: por un lado permite que la entrada digital est
presente en el DAC el tiempo necesario para que lleve a cabo la conversin y por otro que se
vayan estabilizando nuevos datos en el BUS para la siguiente palabra a convertir.
Cuando el nmero de bits del DAC es superior al del BUS DE DATOS del P, la
solucin adoptada suele ser similar a la que se muestra en la figura 2.12. En este caso se supone
que el nmero de bits del DAC no supera al doble de los del BUS DE DATOS. En la
configuracin dada en dicha figura, los datos se deben enviar al DAC en dos operaciones de
escritura consecutivas.
En la primera operacin de escritura el P transfiere los datos al LATCH INTERMEDIO
y por tanto la entrada del DAC no se altera. En el segundo ciclo de escritura se realizan dos
operaciones simultaneas: se transfiere el contenido del bus de datos del P al LATCH-1 y el
contenido del LATCH INTERMEDIO al LATCH-2. De esta forma la informacin de entrada a
todos los bits del DAC llega simultneamente.

CONVERSIN A/D Y D/A

2.12

Fig. 2.12.- Conexin de un DAC a un P cuando el nmero de bits del DAC es superior al del bus de datos del P.

Si no se utilizara el LATCH INTERMEDIO, un grupo de bits del DAC sera actualizado

antes que otro grupo y por tanto en el intervalo de tiempo que media entre ambas actualizaciones,
en la salida del DAC se producira un transitorio. Este transitorio ser por tanto ms acusado
cuanto ms pequeo sea el tiempo de conversin del DAC (menor tiempo de respuesta), en
comparacin con el intervalo de tiempo que media entre las dos operaciones de escritura del P.
Por ltimo, resear en este apartado que, si bien los datos y dems seales digitales se han
supuesto que son suministrados por un P, bien podra ser vlida toda la exposicin si la
informacin digital viniese dada por el puerto de comunicaciones de un ordenador.
Lgicamente, si el puerto elegido fuese el serie, habra que convertir la informacin a paralelo,
teniendo en cuenta que los DAC con entrada serie no son los habituales en estos usos.

2.2.7.- PARMETROS DE UN DAC

Resumimos en este punto la informacin ms importante que los fabricantes de DAC
suelen dar respecto a definiciones y tipos de errores en estos dispositivos.
- Resolucin: Es el mnimo cambio incremental de la variable analgica de salida. Su
valor se obtiene dividiendo la mxima variacin de la salida por el nmero total de
combinaciones de entrada. La resolucin coincide, por tanto, con el valor de la seal analgica
de salida correspondiente al bit menos significativo (LSB). As por ejemplo, suponiendo un DAC
unipolar, la variable de salida puede variar entre 0 y 5 v. (fondo de escala) y el nmero de bits
de entrada es de 8: la resolucin ser 5/28 = 195 mV.
- Fondo de escala (FS): El fondo o final de escala de salida de un DAC es la mxima
corriente o tensin de salida que se puede obtener de dicho DAC. Para un conversor binario, el
fondo de escala se alcanzar cuando todas las entradas estn a 1.
Generalmente el FS est un valor q por debajo del de saturacin del circuito de salida
del DAC.

CONVERSIN A/D Y D/A

2.13

- Margen dinmico de la seal de salida: Es el margen de corrientes o tensiones que se

pueden obtener en las salidas. En los DAC con salida de tensin, el margen dinmico puede ser
variado por el usuario mediante modificaciones en la red externa.
- Glitch: Es una respuesta transitoria que puede aparecer en la seal de salida durante la
transicin de un cdigo a otro. Su valor se expresa como el producto de la intensidad o tensin
de salida por unidad de tiempo, Vns mAns. Ver figura 2.13.
- Tiempo de establecimiento (ts): Generalmente se especifica para un cambio de cero a
final de escala y es el tiempo que transcurre desde que la seal analgica de salida pasa por el
50% del valor final que debe alcanzar hasta el instante en que dicha salida alcance el valor final
con un cierto margen de error especfico. La figura 2.13. muestra grficamente la medida de ts.

Fig. 2.13.- Respuesta transitoria (GLITCH) y tiempo de establecimiento (ts) en un DAC.

- Error de offset: Es la seal de salida del DAC con entrada de cdigo cero (000....000).
Este error es debido a la existencia de una traslacin de la caracterstica real respecto a la ideal
(figura 2.14 a). Este error es posible corregirlo mediante el ajuste de un potencimetro de
regulacin de cero externo al chip.
- Error de ganancia: Representa la diferencia entre las pendientes de las funciones de
transferencia ideal y real (figura 2.14 b). Esta diferencia suele tomarse para el nivel de salida
correspondiente a FS-1LSB, supuesto que no exista error de offset. El error de ganancia tambin
puede ser corregido mediante el ajuste de un potencimetro.
- Error de linealidad: Este error se manifiesta cuando ante incrementos iguales en el
cdigo digital de entrada, se producen incrementos desiguales en la seal analgica de salida
(figura 2.14 c).

CONVERSIN A/D Y D/A

2.14

- Error de monotonicidad: Es un caso extremo del error de linealidad y se manifiesta

cuando, para combinaciones binarias de entrada crecientes, la salida analgica se muestra en
algn instante decreciente. (Figura 2.14 d).

Fig. 2.14.- Representacin de los errores de un DAC. (a) Offset. (b) Ganancia. (c) Linealidad. (d) Monotonicidad.

2.3.- CONVERSORES ANALGICO-DIGITALES (Analogic to Digital

Converter, ADC)
La misin de un conversor A/D (ADC) es obtener una representacin digital (conjunto
de unos y ceros) de una magnitud analgica. Las operaciones necesarias para convertir una seal
analgica en un conjunto de cdigos digitales, son las siguientes:
- MUESTREO: Mediante esta operacin se obtienen los valores instantneos de la seal
analgica. La frecuencia de MUESTREO debe ser de un valor tal, que en el proceso inverso, se
asegure la completa reconstruccin de la seal original. Esta frecuencia de MUESTREO (fm)
viene impuesta por el Teorema de Nyquist, que obliga a que sea, por lo menos, el doble de la
mxima frecuencia (fmax) presente en la seal que va a ser digitalizada.
fm  2 fmax
- RETENCIN: Esta operacin es necesaria para que el valor instantneo de la muestra
se mantenga durante el tiempo empleado por el ADC para la conversin.

CONVERSIN A/D Y D/A

2.15

Una gran mayora de los chips ADC utilizados hoy en da traen incluida la circuitera
necesaria para llevar a cabo los dos pasos descritos; sin embargo, en otros casos, habra que
aadir externamente dicha circuitera.
- CUANTIFICACIN: Como los valores de las muestras obtenidas mediante el
MUESTREO de la seal analgica pueden ser infinitos, y el nmero de bits (n) de salida del
ADC es finito, es necesario realizar una correspondencia entre tramos de valores de la seal
analgica y estados digitales posibles con n bits. A esta correspondencia se le conoce con el
nombre de cuantificacin.

Fig. 2.15.- (a) Cuantificacin con redondeo. (b) Error de cuantificacin para este caso.

CONVERSIN A/D Y D/A

2.16

El principio de cuantificacin de una seal analgica se entiende mejor con la ayuda de

la grfica de la figura 2.15 (a). Obsrvese que por efecto de la cuantificacin, cada conjunto de
valores de la seal analgica comprendida en el intervalo Vi - Vi + 1, resulta cuantificado siempre
al mismo nivel qi.
Al intervalo Vi + 1 - Vi = q, se le denomina intervalo de cuantificacin. El valor de q queda
fijado a partir del valor mximo, V, o fondo de escala positivo (FS), y del valor mnimo, -V (FS), de la seal analgica, adems del nmero N de posibles niveles de salida del cuantificador:
q

V ( V) 2V 2FS

N
N
N

Cuando la seal analgica de entrada es unipolar, por ejemplo si vara entre 0 y V (FS),
entonces:
V FS
q

N N

Lgicamente, este proceso lleva consigo un error de cuantificacin, cuya representacin

viene dada en la figura 2.15 (b). El valor (cuadrtico medio) de este error es
E

q2
12

observndose como a menor valor de q (ms bits a la salida) el error cometido por la necesaria
cuantificacin tambin disminuye.
Todo lo expresado hasta aqu respecto a la cuantificacin, se ha referido a la
cuantificacin con redondeo, la ms utilizada en la conversin A/D.
- CODIFICACIN: Es el proceso en el cual se asigna un conjunto de bits (cdigo digital)
a cada uno de los N niveles de cuantificacin. Si a la entrada del ADC aparecen valores slo
positivos o slo negativos, se utilizarn para la salida digital los cdigos unipolares (binario
natural y BCD); si la entrada al ADC es una seal analgica con valores positivos y negativos
se utilizarn los cdigos bipolares (SVA, C2, etc.).
En un ADC, el valor analgico equivalente al bit de menor peso (LSB) ser:
1LSB
q

FS
N

siendo N el nmero de combinaciones posibles del cdigo digital de salida. Si, por ejemplo, este
fuese el binario natural de 4 bits, tendramos:

CONVERSIN A/D Y D/A

2.17

1LSB
q

FS FS

24 16

siendo FS (Full Scale) el valor a fondo de escala de la seal analgica de entrada al ADC.
Otra caracterstica a tener presente es que el valor de la tensin correspondiente a la
palabra digital ms alta del cdigo (111...11 en binario natural) de salida es (N - 1)q. Esto supone
que en el proceso inverso de conversin (digital-analgico), nunca se alcanza el valor de FS, ya
que:
(N 1)q
(N 1)

FS
FS

FS
FS 1LSB
N
N

En efecto, suponiendo un FS = 5 v y 8 bits de salida en un ADC, tendremos

1LSB
q

5
28

5
256

si ahora le aplicamos el mximo valor de entrada a un DAC de 8 bits con el mismo FS (5 v),
tendramos
2n
28
256
N
mximo valor binario con 8 bits: 255 = N - 1
q

5
256

valor analgico de salida para todo 1:

(N 1)q
255

498
FS 1LSB
256

Esto nos recuerda el error de cuantificacin que sufre una seal analgica al ser
digitalizada, y que se manifiesta en el proceso inverso.
Clasificacin de los ADCs
La clasificacin ms importante que se puede hacer de los ADCs, es atendiendo a la
forma en que presentan la informacin a la salida:

CONVERSIN A/D Y D/A

2.18

- Salida paralelo
- Salida serie
- Salida temporal
Los ADCs con salida paralelo se caracterizan porque suministran simultneamente y en
terminales independientes la combinacin binaria correspondiente al valor analgico de la seal
de entrada.
Los ADCs con salida serie se suelen obtener mediante la serializacin de la
informacin de salida de un ADC paralelo, por lo que su estudio no merece una especial
atencin. Este tipo de ADCs resultan de inters en aplicaciones en las que la informacin digital
va a ser transmitida a distancia.
Los ADCs con salida temporal convierten una variable analgica en una secuencia de
impulsos cuya frecuencia o duracin es proporcional a la amplitud de la seal de entrada. Este
tipo de conversores suelen venir bajo la denominacin de conversores tensin-frecuencia y se
caracterizan por su gran sencillez. Como el Control de Procesos lo que se desea tener es el valor
digital de una magnitud analgica, este tipo de ADCs no resulta, en principio, de nuestro inters,
por lo que prescindiremos de su estudio.

2.3.1.- ADCS CON SALIDA PARALELO

Este tipo de conversores es el ms utilizado y se puede clasificar en
- ADCs de lazo abierto
- ADCs de lazo cerrado

Fig. 2.16.- ADCs de salida paralelo: (a) en lazo abierto, (b) en lazo cerrado.

En los primero no existe realimentacin interna, obtenindose la informacin digital de

forma directa (figura 2.16 (a)).
CONVERSIN A/D Y D/A

2.19

En los segundos (figura 2.16 (b)) existe una lazo de realimentacin del que forma parte
un DAC. En ellos los procesos de cuantificacin y codificacin se realizan de forma simultanea,
obtenindose una secuencia de nmeros digitales que son convertidos a un valor analgico, el
cual es comparado con la entrada. La salida digital ser el valor ms prximo.

2.3.2.- EL CHIP ADC CON SALIDA PARALELO

Aunque no todos los chips ADC son exactamente iguales (cada uno presentar ciertas
peculiaridades), se puede dar una disposicin bsica vlida para un gran nmero de conversores.
As, en la figura 2.17. se representan los terminales exteriores ms comunes de un ADC.

Fig. 2.17.- Terminales caractersticos de un chip ADC.

La funcin de cada uno de estos terminales se resume a continuacin:

- TENSIONES DE ALIMENTACIN: normalmente estos chips se alimentan con
tensiones bipolares en su parte analgica y unipolar en su parte digital.
- TENSIONES DE REFERENCIA: es necesaria en aquellos casos en los que no se
obtiene internamente. Ha de ser muy estable y precisa.
- ENTRADA ANALGICA: entre este terminal y la masa analgica (AGND) es por
donde se aplica la seal a convertir.
- SALIDA DIGITAL: tiene tantos terminales como bits de salida, adems del terminal
de referencia digital (DGND). Algunos chips disponen de salidas tri-state controladas por un

CONVERSIN A/D Y D/A

2.20

terminal (OUTPUT-ENABLE). Esta particularidad facilita la conexin con otros sistemas

digitales (microprocesadores, controladores, etc.).
- RELOJ: se hace necesario para aquellos ADCs que llevan en su interior circuitos
secuenciales. En muchos casos esta seal se genera internamente.
- INICIO/FIN DE CONVERSIN: el proceso de conversin A/D comienza cuando se
aplica un impulso en el terminal INICIO DE CONVERSIN. El terminal FIN DE
CONVERSIN, tendr un estado mientras dure la conversin y el contrario cuando sta finalice.
Estos terminales se pueden conectar mediante simples circuitos para obtener un funcionamiento
ininterrumpido o continuo del ADC.
- TERMINALES DE CONTROL: en los ADCs ms sofisticados, estos terminales tienen
mltiples funciones y en los ms simples se reducen sus posibilidades, pero en general pueden
controlar el tipo de cdigo digital de salida, seleccin de chips (CS), lectura de datos (RD),
habilitacin de salida (OE), etc.

2.3.3.- ADC SIMULTANEO (FLASH)

Es un conversor de salida paralelo en lazo abierto, generndose los bits de salida de
forma directa y simultanea, por lo que es el ADC ms rpido. Vamos a considerar nosotros el
modelo unipolar.

Fig. 2.18.- ADC simultaneo o tipo FLASH.

CONVERSIN A/D Y D/A

2.21

Est basado en la comparacin simultnea de la tensin analgica de entrada (Vi) con

distintas tensiones fijas obtenidas a partir de una tensin de referencia (VREF) y una serie de
resistencias (R1, R2, R), tal como muestra la figura 2.18. La salida de cada comparador (un A.O.
en lazo abierto) puede ser un 0 o 1 dependiendo de si la Vi = V(+) es mayor o menor que la
tensin V(-) de cada operacional. Una vez realizada la comparacin, obtenemos a la salida de los
comparadores un cdigo digital, el cual pasa por un CODIFICADOR para obtener el cdigo
binario de n bits de salida. En este caso, el proceso de cuantificacin se lleva a cabo a travs
de los 2n-1 comparadores. Los valores de R1 y R2 dependen generalmente de la magnitud que se
quiera obtener para el error de cuantificacin, dndose generalmente los siguientes: R1 = 3R/2
y R2 = R/2.
Un anlisis del circuito de la figura 2.18. nos permitir obtener los valores de las
tensiones de cuantificacin (VR1, VR2, VR3, etc.)
I

VREF
NR

q
IR

VREF
N

N
2n

q V
R V
VR
IR2

REF 
REF
1
2 NR 2 2N
VR

VR

3q 3VREF

2
2N

5q 5VREF
2N 3 (2N 3)VREF
y as hasta VR

N 1
2
2N
2
2N

Obsrvese como con estos valores se obtiene una cuantificacin por redondeo, cuya
grfica estaba mostrada en la figura 2.15 (a); en este caso se ha supuesto un ADC unipolar, por
lo que nos fijaremos solamente en el primer cuadrante de dicha figura.
En la siguiente tabla podemos ver la relacin de valores de la seal de entrada, Vi, y las
variables de salida de los comparadores, donde se puede ver que VREF deber ser Vi max para que
el ADC funcione correctamente.
SEAL DE ENTRADA
Vi
0 < Vi < q/2
q/2 < Vi < 3q/2
3q/2 < Vi < 5q/2
..
..
(2N - 5)q/2 < Vi < (2N - 3)q/2
(2N - 3)q/2 < Vi < VREF

CONVERSIN A/D Y D/A

SALIDA DE LOS COMPARADORES

CN-1

CN-2

CN-3

......

C2

C1

0
0
0

0
0
0

0
0
0

0
0
1

0
1
1

0
1

1
1

1
1

......
......
......
..
..
......
......

1
1

1
1

2.22

2.3.4.- ADC DE CONTEO Y RAMPA ANALGICA

El circuito se basa en contar los impulsos que transcurren desde que la seal en rampa
analgica (que aparece a la salida del integrador), VG, pasa por un valor conocido hasta que
alcanza a la seal analgica de entrada a convertir. El diagrama de bloques bsico de este ADC
se muestra en la figura 2.19 (a)

Fig. 2.19.- ADC de rampa analgica. (a) Diagrama de bloques. (b) Diagrama temporal de las principales seales.

Para ver el funcionamiento del circuito, vamos a suponer que la entrada analgica Vi es
siempre positiva, que VREF < 0 y que el INTERRUPTOR ANALGICO se abre cuando se da la
orden de INICIO DE CONVERSIN, cerrndose al finalizar cada una de las conversiones.

CONVERSIN A/D Y D/A

2.23

La misin del circuito de muestreo/retencin (S/H), que estar o no en el chip ADC, es

la de mantener constante el valor de la muestra (ViH) de la seal analgica (Vi) desde el inicio al
fin de cada conversin.
Para comprender mejor el modo de funcionamiento de este ADC nos vamos a referir
tambin al diagrama mostrado en la figura 2.19 (b).
Mediante un impulso de INICIO DE CONVERSIN, aplicado en un instante t1, se
arranca el proceso de conversin. Dicho impulso provoca la PUESTA A CERO del
CONTADOR, la apertura del INTERRUPTOR ANALGICO y la puesta a 1 del
BIESTABLE. En estas condiciones, y una vez que desaparezca el impulso de puesta a cero, el
CONTADOR inicia su cuenta. Al mismo tiempo el circuito integrador GENERADOR DE
RAMPA comienza, partiendo de cero, la generacin de una rampa con pendiente positiva y cuya
ecuacin es:
VG

VREF
RC

(t t1)

Mientras VG < ViH, VR = 0 y Q = 1 por lo que los impulsos del RELOJ seguirn
llegando al CONTADOR, prosiguiendo ste su cuenta. Cuando VG > ViH (t2 ),VR = 1 y Q = 0,
bloqueando la puerta AND los impulsos de RELOJ y el CONTADOR deja de contar. Adems
el circuito de CONTROL tiene conocimiento de ello, enviando al exterior la correspondiente
seal de FIN DE CONVERSIN, cerrando el INTERRUPTOR ANALGICO y enviando la
orden de TRANSFERENCIA.
La correspondencia entre el nivel de la seal de entrada ViH y el nmero N de impulsos
que se han contado en el intervalo t2-t1 y que representa el valor digital de la entrada analgica,
se puede obtener de forma inmediata, teniendo en cuenta que en el instante t2 (fin de conversin)
se cumplen las relaciones
VIH

VREF

(t t )
RC 2 1
t2 t1
NT

donde T es el periodo de la seal de RELOJ.

De las ecuaciones anteriores deducimos que
N

ViH RC
VREF T

K ViH

lo cual pone de manifiesto que el valor de la salida digital, N, es directamente proporcional a la

amplitud de la seal analgica de entrada. Si sta fuese negativa, VREF debe ser positiva y si fuese

CONVERSIN A/D Y D/A

2.24

bipolar, se incluira un circuito que conmutase el signo de VREF en funcin del signo de la
entrada.
La simplicidad de este ADC tiene su contrapartida en la lentitud y limitada precisin que
muestra.

2.3.5.- ADC DE CONTEO Y DOBLE RAMPA ANALGICA

Este tipo de ADC ofrece una precisin muy superior al anterior y su esquema de bloques
se muestra en la figura 2.20 (a). Veamos el funcionamiento de este modelo, sirvindonos tambin
para ello de la figura 2.20 (b) y suponiendo que Vi es una tensin exclusivamente positiva.

Fig. 2.20.- ADC de doble rampa analgica.(a) Diagrama de bloques.(b) Diagrama temporal de las principales
seales.

Al dar la orden de INICIO DE CONVERSIN se pone a cero el CONTADOR y el

CONMUTADOR ANALGICO se conecta a la muestra de la tensin de entrada (ViH) durante
un tiempo fijo T0 = T  2n (lo que el contador tarda en contar de 0 a su valor de desbordamiento).
Al ser ViH > 0, la salida del INTEGRADOR (Vc) tiende hacia un valor negativo, por lo que
VR = 1 y el CONTADOR cuenta desde cero.
CONVERSIN A/D Y D/A

2.25

Durante T0, la ecuacin de la rampa Vc ser:

Vc

1
V t
RC iH

alcanzando Vc un valor en T0 de
VC (T0)

1
1
ViH T0

V T2n
RC
RC iH

Al final del intervalo T0, la seal de DESBORDAMIENTO enviada desde el

CONTADOR al circuito de CONTROL, har cambiar la posicin del CONMUTADOR
ANALGICO, y de esta forma la entrada del INTEGRADOR quedar unida a -VREF (de
polaridad opuesta a Vi).
Esto hace que a la salida del INTEGRADOR se genere una rampa creciente, partiendo
de Vc(T0), cuya ecuacin ser:
Vc

ViH
RC

T0

VREF
RC

(t T0)

Durante este segundo tramo (t > T0) el contador, partiendo de nuevo de cero, efectuar
la cuenta de los impulsos de reloj, ya que Vc sigue siendo negativa y por tanto VR = 1.
El ciclo se interrumpe en el instante en que Vc = 0 ya que esto hace que VR = 0
(COMPARADOR con V(+) a masa), bloqueando el RELOJ por medio de la puerta AND. Esta circunstancia es detectada por el circuito de CONTROL, enviando una seal de FIN DE
CONVERSIN y transfiriendo el dato a la salida. Suponiendo que Vc se hace cero transcurrido un tiempo T1, tendremos:
0

ViH
RC

T0

VREF
RC

(T1 T0)

Suponiendo que en el intervalo T1 - T0 el nmero de pulsos que llegan al CONTADOR

es N, se cumplir
T1 - T0 = N  T
siendo T el periodo de RELOJ y N la palabra digital equivalente al valor analgico de la seal
de entrada. Teniendo en cuenta las ltimas expresiones y que T0 = T  2n, obtenemos
N

CONVERSIN A/D Y D/A

2n
V
K ViH
VREF iH

2.26

con lo que el valor digital de salida (N) es directamente proporcional al valor analgico de
entrada (ViH) e independiente de R, C y T, mostrando ello su mayor precisin respecto al ADC
de rampa anterior.

2.3.6.- ADC CON RAMPA BINARIA (EN ESCALERA)

El esquema de bloques de este tipo de ADC se muestra en la figura 2.21.

Fig. 2.21.- Esquema de un ADC de rampa binaria.

Consideramos que, inicialmente, el CONTADOR est a 0. Esto implica que la seal

analgica de salida del DAC (Vc) es la menor posible. As, a la entrada del comparador tenemos
que ViH > Vc y por tanto Vo = 1, pasando los impulsos del RELOJ, por medio de N1, al
CONTADOR. La progresin del CONTADOR hace que a la salida del DAC se genera una salida
analgica en forma de rampa (binaria o en escalera). Cuando dicha rampa (Vc) alcance el valor
de la entrada analgica a convertir (ViH), se produce la desigualdad ViH < Vc y por tanto Vo = 0,
con lo que ahora los pulsos del RELOJ pasan al CIRCUITO DE CONTROL mediante N2,
avisndole del fin de la conversin. Ahora el CIRCUITO DE CONTROL mandar la orden de
TRANSFERENCIA al REGISTRO de salida y el RESET al contador. Con todo ello, ya tenemos
a la salida el valor digital equivalente a la entrada analgica ViH.
A partir de aqu, se procede de nuevo a la conversin A/D de otra muestra de la seal
analgica de entrada.
Un inconveniente importante de este tipo de ADCs es su lentitud. Obsrvese que el
tiempo de conversin es directamente proporcional a la magnitud de la seal analgica a
convertir (siendo mxima para FS) ya que el CONTADOR siempre inicia su cuenta desde cero.
CONVERSIN A/D Y D/A

2.27

Para conseguir tiempos de conversin pequeos sera necesario utilizar frecuencia de reloj muy
elevadas.

2.3.7.- ADC DE CONTEO CONTINUO (RAMPA CONTINUA)

Este tipo de ADC, cuyo diagrama de bloques se muestra en la figura 2.22, tiene el mismo
principio de funcionamiento que el de rampa en escalera. La nica diferencia reside en que en
lugar de partir siempre la cuenta de cero, sta, en cada inicio de conversin, parte del ltimo
valor que tuviera, incrementndose o decrementndose para tratar de seguir las variaciones de
la seal analgica a convertir. De esta forma se consigue reducir el tiempo de conversin, ya que
la probabilidad de que los valores de dos muestras consecutivas de la seal analgica estn
prximas es alta, sobre todo en seales de variacin lenta. Cuando la seal de entrada (Vi) es de
variacin muy rpida o cuando sta proceda de canales de informacin distintos, y por tanto las
sucesivas muestras no tienen por qu estar prximas, este tipo de conversores no es adecuado.

Fig. 2.22.- Esquema de un ADC de conteo continuo.

Segn vemos en la figura 2.22., en este ADC no se hace tan imprescindible un circuito
de control para describir su funcionamiento, que por otra parte, es similar al ADC con rampa
binaria del apartado anterior, con la salvedad de que ahora se dispone de un CONTADOR
UP/DOWN. As, cuando ViH > Vc, Vo = 1 y el CONTADOR cuenta hacia arriba (UP); cuando
ViH < Vc, Vo = 0 y el CONTADOR cuenta hacia abajo (DOWN).
Este modo de funcionamiento permite generar en la salida digital del ADC una sucesin
de cdigos que en todo instante siguen la evolucin de la seal analgica de entrada; esto a su

CONVERSIN A/D Y D/A

2.28

vez, implica que las evoluciones de Vi y Vc son similares, pero mientras la primera lo hace de
forma continua, la segundo lo hara a escalones alrededor de Vi.

2.3.8.- ADC DE APROXIMACIONES SUCESIVAS

Es el ADC ms utilizado en la prctica, ya que rene dos excelentes caractersticas: bajo
tiempo de conversin (aunque superior al del ADC simultaneo) y relativo bajo coste.
El diagrama de bloques de este tipo de ADC se muestra en la figura 2.23., donde se puede
observar su pertenencia a los ADC en lazo cerrado.
El procedimiento de conversin se basa en generar un valor binario y comprobar si est
por encima o por debajo del valor que toma en ese instante la seal de entrada. Este mtodo tiene
la ventaja de determinar el valor digital de salida con el mnimo nmero de decisiones. Veamos
el proceso que sigue.
Al dar la orden de INICIO DE CONVERSIN se carga un 1 en el bit ms significativo
(MSB) del REGISTRO DE DESPLAZAMIENTO, dejando los restantes bits a 0. De esta
forma a la salida del DAC (figura 2.23) se obtendr una tensin Vo = FS/2, siendo FS el valor
mximo que puede alcanzar la seal analgica de entrada (Vi). Si ViH > FS/2, VR = 1 e indica
al REGISTRO DE DESPLAZAMIENTO que debe mantener su valor actual (100...00); si ViH
< FS/2, VR = 0 indicando a dicho registro que debe retornar a cero el bit que puso a uno
(MSB). En el siguiente impulso de reloj se pone a 1 el bit de peso inmediatamente inferior y
se efecta una segunda comparacin de Vo cuyo valor se corresponder, bien con la palabra
1100...00, bien con la 010...00, dependiendo de si la comparacin precedente haba hecho que
VR fuese uno o cero, respectivamente. El proceso se repite hasta que se llegue al bit menos
significativo (LSB) del REGISTRO DE DESPLAZAMIENTO, momento en que se finaliza la
conversin de la muestra tomada de Vi, indicndose tal circunstancia mediante la generacin de
la seal FIN DE CONVERSIN.

Fig. 2.23.- Diagrama de bloques de un ADC de aproximaciones sucesivas.

CONVERSIN A/D Y D/A

2.29

Obsrvese en la figura 2.24 el diagrama de transiciones que se pueden dar en el

REGISTRO DE DESPLAZAMIENTO atendiendo a los valores que vaya tomando VR, segn Vo
est por encima o por debajo de ViH. En este caso el registro se considera de cuatro bits.

Fig. 2.24.- Diagrama de transiciones del REGISTRO DE DESPLAZAMIENTO (para el caso de 4 bits) del ADC de
aproximaciones sucesivas.

En la figura 2.25 podemos observar como con los distintos valores del REGISTRO DE
DESPLAZAMIENTO, lo que se va haciendo son aproximaciones sucesivas a la seal ViH,
situndose Vo en la mitad, superior o inferior, del tramo recorrido anteriormente, dependiendo
de si sobrepas, o no, a ViH. As, en la figura se muestran dos casos. En el primero, ViH est a un
valor levemente por encima de 13q, tomando el REGISTRO DE DESPLAZAMIENTO los
valores:
8 (1000) = inicial
12 (1100) = el anterior (8) ms la mitad del tramo recorrido (4)
14 (1110) = el anterior (12) ms la mitad del tramo recorrido (2)
13 (1101) = el anterior (14) menos la mitad del tramo recorrido (1)
siendo este ltimo valor (1101) el que se obtiene a la salida del ADC. En el segundo, ViH est en
un valor de 3q y los valores que toma el registro sern:
8 (1000) = inicial
4 (0100) = el anterior (8) menos la mitad del tramo recorrido (4)
CONVERSIN A/D Y D/A

2.30

2 (0010) = el anterior (4) menos la mitad del tramo recorrido (2)

3 (0011) = el anterior (2) ms la mitad del tramo recorrido (1)
siendo este ltimo valor (0011) el que se obtiene a la salida del ADC.

Fig. 2.25.- Obtencin del valor digital de salida en un ADC de aproximaciones sucesivas de 4 bits, para dos casos
independientes de ViH.

2.3.9.- CONEXIN ADC-MICROPROCESADOR

La interconexin de un ADC y un microprocesador, microcontrolador o puerto de
ordenador, es muy similar a la comentada en el caso del DAC.
La diferencia esencial, es que para el microprocesador que controla al ADC, este ser
ahora un perifrico de entrada, es decir, el microprocesador tendr que leer datos del ADC,
guardndolos en su memoria o procesndolos mediante el software adecuado.
El modo de comunicacin ADC-microprocesador es simple. A la seal INICIO DE
CONVERSIN enviada por el micro, responde el ADC con la de FIN DE CONVERSIN,
leyendo entonces el micro la informacin digital presente en el bus de datos. As se proceder
de forma repetitiva hasta que el microprocesador haya reunido el suficiente nmero de palabras
digitales de la seal analgica de entrada al ADC.
CONVERSIN A/D Y D/A

2.31

Generalmente y para evitar que el microprocesador est todo el tiempo pendiente de la

gestin del ADC, se suele introducir entre ambos un circuito especializado en E/S, perteneciente
a la familia del propio micro. Si el ADC se conecta al puerto de un ordenador, el circuito entre
ste y el ADC depender del tipo de puerto (serie, paralelo) y del aislamiento que se quiera llevar
a cabo entre ambos.

CONVERSIN A/D Y D/A

2.32