UNIVERSIDAD NACIONAL DEL

CENTRO DEL PERU

Estos sistemas pueden ser implementados con los PLDs, ya

que las caractersticas de las OLMC es permitir la
retroalimentacin, tambin las ecuaciones obtenidas se
pueden representar por medio de un diagrama escalera e
implementarse en un Controlador lgico programable PLC.
A continuacin se muestran 14 pasos sugeridos para el
desarrollo y diseo de sistemas secuenciales asncronos:

1.- Especificar el Sistema.

2.- Tabla de Flujo Primitiva.
3.- Eliminacin de estados redundantes o equivalentes.
4.- Mezcla de Filas.
5.- Expandir tabla de salidas.
6.- Tabla de estados internos.
7.- Asignacin de Valores a los Estados.
8.- Tabla de Estados.
9.- Completar Tabla de Salidas.
10.- Obtencin de las ecuaciones por medio de minimizacin.
11.- Simulacin.
12.- Representacin grafica.
13.- Implementacin

APLICACIN DE LA METODOLOGIA
La figura muestra un tanque en el que requiere de un sistema secuencial asncrono
para detectar nivel.

APLICACIN DE LA METODOLOGIA
Se cuenta con dos sensores llamados S1 (Nivel Bajo), S2 (Nivel Alto), que contenga una
salida H de modo que: H=0 cuando el nivel va de S1 hacia S2 (subida) hasta que llegue
a S2 y H=1 cuando el nivel va de S2 hacia S1. (Bajada) hasta que llegue a S1 como lo
indica el siguiente diagrama de tiempos.

1.- Especificar el Sistema

En el diagrama de transicin podemos observar que estando en el estado E1 si el nivel
baja hasta S1 (0,0) el sistema regresa al estado E0 y en el estado E3 si el nivel sube a S2
(1,1) el sistema regresa a E2 que se representara fsicamente por un oleaje o
Fluctuacin del agua entre los sensores y la salida no es alterada por dicho oleaje.

2.- Tabla de flujo primitiva

Se esta considerando que el valor de entrada 01 no se puede presentar ya que
implicara que solo el sensor S2 detectara nivel lo cual no es posible dentro de las
condiciones normales de funcionamiento.

Tabla de transiciones

3.- Eliminacin de estados redundantes

Los estados que son estables en la misma columna (10) son E1 y E3 pero tienen
diferente salida por lo que no son equivalentes.

4.- Mezcla de filas

Mezclando las filas 1 con 2 y 3 con 4 obtenemos:

Tabla de transiciones mezcladas

5.- Expandir tabla de salidas

No es necesario expandir la salida teniendo un sistema secuencial modelo Moore en
donde la salida solo depende directamente del estado Q

6.- Tabla de estados internos

Sustituyendo E0 y E1 por a y E2 y E3 por b dado que en ambos casos son estables en el
mismo rengln obtenemos lo siguiente:

Tabla de transiciones mezcladas

7.- Asignacin de valores a los estados

Asignando los valores de los estados a = 0 y b = 1 obtenemos:

6.- Tabla de estados totales

Tabla de estados asignados

Podemos observar en la tabla anterior que el valor de Q = H,

1.- Especificar el Sistema

En el diagrama de transicin podemos observar que estando en el estado E1 si el nivel
baja hasta S1 (0,0) el sistema regresa al estado E0 y en el estado E3 si el nivel sube a S2
(1,1) el sistema regresa a E2 que se representara fsicamente por un oleaje o
Fluctuacin del agua entre los sensores y la salida no es alterada por dicho oleaje.

1.- Pasar las especificaciones verbales a diagrama de

estados

Entrada
I0

I1

I2

I0

I1

I2

Salida

Diagrama de temporizacin correspondiente al diagrama de flujos del divisor

por tres del modelo de Moore

1.- Pasar las especificaciones verbales a diagrama de

estados
X=0/S=0
En el modelo de Mealy, se representan a
los estados internos por crculos que
contengan en su interior la denominacin
de la variable, que en este caso va sola
sin indicar el estado de salida.
Las variables de entrada se representa
con X, que con una flecha se indica la
transicin del estado origen al estado
final. Sobre esta flecha se representa
adems, el valor de la variable de salida,
indicando de esta manera que la salida
depende del estado interno en el que se
encontrara y del valor de la variable de
entrada en cada instante.

I1

I0

X=1/S=1

I2

X=0/S=0

X=0/S=0
Diagrama de flujos

1.- Pasar las especificaciones verbales a diagrama de

estados

Entrada
I2

I0

I1

I2

I0

I1

Salida

Diagrama de temporizacin correspondiente al diagrama de flujos del divisor

por tres del modelo de Mealy

2.- Reduccin de estados equivalente

A veces es posible obtener un diagrama de estados reducido,

eliminando estados equivalentes de acuerdo con el siguiente
criterio: Dos estados Ii e Ij son equivalentes y pueden reducirse a
un estado nico si, y solo si, ambos estados Ii e Ij iniciales
evolucionan al mismo estado In final, tanto para la entrada X=1
como la entrada X=0, siendo adems las salidas asociadas a los
estados Ii e Ij mismas.

3.- Construccin de la tabla de estados

Estado inicial X Estado final Salida Mealy Salida Moore

I0
I0
I1
I1
I2
I2

0
1
0
1
0
1

I0
I1
I1
I2
I2
I0

0
0
0
0
0
1

Tabla de estados del divisor por tres del modelo de Mealy y Moore

1
1
0
0
0
0

4.- Asignacin de los cdigos de estados

El nmero de bits a emplear ser igual al
nmero de elementos memoria , es decir,
si hay N estados, el nmero n ser como
mnimo el que cumpla: 2n-1 < N < 2n.
En nuestro caso existen 3 estados,
entonces sern necesarios al menos 2 bits
para codificarlos y los podemos asignar,
por ejemplo de la siguiente manera:
I0 00
I1 01
I2 10
Sustituyendo estos cdigos en las tabla de
estado se tiene:

Estados

Cantidad de
Flip Flops

3o4

5a8

9 a 16

17 a 32

33 a 64

65 a 128

129 a 256

257 a 512

513 a 1024

10

4.- Asignacin de los cdigos de estados

Estado inicial X Estado final Salida Mealy Salida Moore
00
00
01
01
10
10

0
1
0
1
0
1

00
01
01
10
10
00

0
0
0
0
0
1

1
1
0
0
0
0

5.- Seleccin de elementos de memoria

En esta fase se decide que elemento de memoria va a ser usado en el diseo, es
decir, rels, biestables, etc., para lo cual nos basaremos en consideraciones de
velocidad, economa, disposicin Etc.
En nuestro ejemplo utilizaremos flip flops del tipo JK.

6.- Tablas de excitacin

Una vez conocido cual es el tipo de flip flop que vamos a utilizar, debemos
determinar las conexiones que deben realizarse entre los diferentes flip flops
para que se comportan de acuerdo con el contenido de la tabla de estados. Para
ello se recurre a las tablas de excitacin del flip flop JK. Estas tablas nos indican
los valores que hay que aplicar a las entradas J y K para que la salida evolucione
de uno a otro estado.

6.- Tablas de excitacin

Teniendo en cuenta la tabla de excitacin del flip flop JK la tabla de estados se
transforma en la tabla de excitacin del circuito.

Estado inicial
Estado final
X
J1
Q1
Q0
Q1n+1 Q0n+1
0
0
0
0
1
1

0
0
1
1
0
0

0
1
0
1
0
1

0
0
0
1
1
0

0
1
1
0
0
0

0
0
0
1
X
X

K 1 J0

K0

X
X
X
X
0
1

X
X
0
1
X
X

0
1
X
X
0
0

Salida Salida
Mealy Moore
0
0
0
0
0
1

1
1
0
0
0
0

7.- Minimizacin de las funciones de excitacin

A partir de la tabla de excitacin obtenida en la etapa anterior se determina las
entradas de los flip flops en funcin de los estados iniciales y de las entradas al
circuito secuencial. Para nuestro caso se trata de obtener J0, K0, J1, K1, en funcin
de Q0, Q1 y X.

Estado inicial
Estado final
X
J1
Q1
Q0
Q1n+1 Q0n+1
0
0
0
0
1
1

0
0
1
1
0
0

0
1
0
1
0
1

0
0
0
1
1
0

0
1
1
0
0
0

0
0
0
1
X
X

K 1 J0

K0

X
X
X
X
0
1

X
X
0
1
X
X

0
1
X
X
0
0

Salida Salida
Mealy Moore
0
0
0
0
0
1

1
1
0
0
0
0

7.- Minimizacin de las funciones de excitacin

A partir de la tabla de excitacin obtenida en la etapa anterior se determina las
entradas de los flip flops en funcin de los estados iniciales y de las entradas al
circuito secuencial. Para nuestro caso se trata de obtener J0, K0, J1, K1, en funcin
de Q0, Q1 y X.

Estado inicial
Estado final
X
J1
Q1
Q0
Q1n+1 Q0n+1
0
0
0
0
1
1

0
0
1
1
0
0

0
1
0
1
0
1

0
0
0
1
1
0

0
1
1
0
0
0

0
0
0
1
X
X

K 1 J0

K0

X
X
X
X
0
1

X
X
0
1
X
X

0
1
X
X
0
0

Salida Salida
Mealy Moore
0
0
0
0
0
1

1
1
0
0
0
0

7.- Minimizacin de las funciones de excitacin

Se dibujan los mapas de Karnaugh para definir las funciones de entrada a cada
uno de los flip flops

Q1Q0

Q1 Q0
00
0

01
2

11
6

00

10
4

01
2

11
6

10
4

X
1

J1 = XQ0

01
2

10
4

J0 = XQ1

00
0

X
1

Q1 Q0
11

K1 = X

Q1 Q0
00

0
X

X
X

01
2

0
1

K0 = X

11
6

X
X

10
4

X
X

7.- Minimizacin de las funciones de excitacin

Para las funciones de salida los mapas de Karnaugh son los siguientes:

00
0

Q1 Q0

Q 1 Q0
01
11
2

00

10
4

01
2

11
6

10
4

X
1

S1 = XQ1
Modelo Mealy

S2 = Q 1 Q 0
Modelo Moore

8.- Diagrama esquemtico

Partiendo de las ecuaciones obtenidas se pasa a la implementacin del circuito.
Salida Mealy

J1

Q1

J0

Q0

Reloj

X
Entrada

K1

Q1

K0

Q0

Salida Moore

Divisor de frecuencia por tres para los modelos Mealy y Moore

DISEO DE UN APLICADOR DE GOMA

Disear el circuito de control de un sistema de aplicacin de goma, sobre la
banda transportadora, en una lnea de produccin de bolsas de papel. La
banda es accionada por un motor de velocidad constante. Al eje del motor se
acopla un codificador ptico formado por un engranaje, un disco con una
perforacin, una fuente emisora de luz y un fototransistor. Cada vez que el
motor gira un nmero de vueltas, el codificador emite un pulso que es
registrado por el circuito secuencial.
Tambin hay un sensor de proximidad que genera un pulso activo en bajo (0)
cuando la bolsa entra en la banda engomadora. Una vez recibida la seal del
sensor, el sistema debe contar 3 pulsos del codificador ptico, al cabo de los
cuales se acciona, durante 2 pulsos, un electroiman que deposita la goma.
Despus de otro pulso del codificador, el controlador espera la orden del
sensor para iniciar un nuevo ciclo de aplicacin de goma.

Compartimiento de
goma de aplicador

Solenoide

Sensor de
proximidad
Bandeja de
salida

Bolsa

Bandeja de
entrada

Interruptor
ptico

Diagrama pictrico del aplicador de goma

1.- Pasar las especificaciones verbales a diagrama de

estados

I0/0

I6/0

I1/0

I5/1

I2/0

I4/1
I3/0

3.- Construccin de la tabla de estados

Estado inicial Estado final Salida Moore

I0
I1
I2
I3
I4
I5
I6

I1
I2
I3
I4
I5
I6
I6

0
0
0
0
1
1
0

4.- Asignacin de los cdigos de estados

El nmero de bits a emplear ser igual al nmero de

elementos memoria , es decir, si hay 7 estados, el nmero
n ser como mnimo el que cumpla: 2n-1 < 7 < 2n.
En nuestro caso existen 7 estados, entonces sern
necesarios al menos 3 bits para codificarlos y los podemos
asignar, por ejemplo de la siguiente manera:
I0 000
I1 001
I2 010
Sustituyendo estos cdigos en las tabla de estado se tiene:

4.- Asignacin de los cdigos de estados

Estado inicial Estado final Salida Moore
0
0
0
0
1
1
1

0
0
1
1
0
0
1

0
1
0
1
0
1
0

0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
0

0
0
0
0
1
1
0

5.- Seleccin de elementos de memoria

En esta fase se decide que elemento de memoria va a ser usado en el diseo, es
decir, rels, biestables, etc., para lo cual nos basaremos en consideraciones de
velocidad, economa, disposicin Etc.
En nuestro ejemplo utilizaremos flip flops del tipo JK.

6.- Tablas de excitacin

Una vez conocido cual es el tipo de flip flop que vamos a utilizar, debemos
determinar las conexiones que deben realizarse entre los diferentes flip flops
para que se comportan de acuerdo con el contenido de la tabla de estados. Para
ello se recurre a las tablas de excitacin del flip flop JK. Estas tablas nos indican
los valores que hay que aplicar a las entradas J y K para que la salida evolucione
de uno a otro estado.

6.- Tablas de excitacin

Teniendo en cuenta la tabla de excitacin del flip flop JK la tabla de estados se
transforma en la tabla de excitacin del circuito.

Estado inicial
Q2 Q1 Q0
0
0
0
0
1
1
1

0
0
1
1
0
0
1

0
1
0
1
0
1
0

Estado final
J2 K2 J1 K1 J0 K0 Salida
Q2n+1 Q1n+1 Q0n+1
0
0
0
1
1
1
1

0
1
1
0
0
1
1

1
0
1
0
1
0
0

0
0
0
1
X
X
X

X
X
X
X
0
0
0

0
1
X
X
0
1
X

X
X
0
1
X
X
0

1
X
1
X
1
X
0

X
1
X
1
X
1
X

0
0
0
0
1
1
0

A partir de la tabla de excitacin obtenida se determina las entradas de los flip

flops en funcin de los estados iniciales y de las entradas al circuito secuencial
(en este ejemplo no existe). Para nuestro caso se trata de obtener J0, K0, J1, K1, J2,
K2 en funcin de Q0, Q1 y Q2.

7.- Minimizacin de las funciones de excitacin

Se dibujan los mapas de Karnaugh para definir las funciones de entrada a cada
uno de los flip flops
Q1 Q0
01

00
0

11
6

00

10
4

Q1Q0
01
11

10
4

Q2

Q2
1

00
0

J0 = Q1+ Q2
Q1 Q0
01
11
2

10
4

K0 = 1
Q1 Q0
01
11

00

10
4

Q2

Q2
1

J1 = Q0

K1 = Q0

7.- Minimizacin de las funciones de excitacin

Se dibujan los mapas de Karnaugh para definir las funciones de entrada a cada
uno de los flip flops
Q1 Q0
01

00
0

11
6

00

10
4

Q1Q0
01

11
6

10
4

Q2

Q2
1

K2 = 0

J2 = Q1 Q0

Q1 Q0
01

00
0

11
6

10
4

Q2
1

S = Q2 Q1

8.- Diagrama esquemtico

Partiendo de las ecuaciones obtenidas se pasa a la simulacin e implementacin
del circuito.

Circuito simulado en NI Multsim 11.0

Diseo de un contador ascendente/descendente con salida

de acarreo para conteo ascendente.

1.- Pasar las especificaciones verbales a diagrama de estados

X=1
X=1
I1/0

X=1

X=1

I2/0
X=0

I3/0
X=0

I4/0

X=0

X=0

I0/0

X=1

X=0
X=1

X=0
I5/0
X=0

X=0

I9/1

X=0

X=0
X=1

I8/0

I6/0

I7/0
X=1

X=1

X=1

3.- Construccin de la tabla de estados

X

Estado
inicial

Estado
final

Salida
Moore

0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1

I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9

I1
I2
I3
I4
I5
I6
I7
I8
I9
I0
I9
I0
I1
I2
I3
I4
I5
I6
I7
I8

0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0

4.- Asignacin de los cdigos de estados

El nmero de bits a emplear ser igual al nmero de elementos
memoria , es decir, si hay 10 estados, el nmero n ser como mnimo el
que cumpla: 2n-1 < 10 < 2n.
En nuestro caso existen 10 estados, entonces sern necesarios al menos
4 bits para codificarlos y los podemos asignar, por ejemplo de la
siguiente manera:
I0 0000
I1 0001
I2 0010
Sustituyendo estos cdigos en las tabla de estado se tiene:

4.- Asignacin de los cdigos de estados

X

Estado
inicial

Estado
final

Salida
Moore

0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
1001
0000
0001
0010
0011
0100
0101
0110
0111
1000

0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0

5.- Seleccin de elementos de memoria

En esta fase se decide que elemento de memoria va a ser usado en el diseo, es

decir, rels, biestables, etc., para lo cual nos basaremos en consideraciones de
velocidad, economa, disposicin Etc.
En nuestro ejemplo utilizaremos flip flops del tipo JK.

6.- Tablas de excitacin

Una vez conocido cual es el tipo de flip flop que vamos a utilizar,
debemos determinar las conexiones que deben realizarse entre los
diferentes flip flops para que se comportan de acuerdo con el contenido
de la tabla de estados. Para ello se recurre a las tablas de excitacin del
flip flop JK. Estas tablas nos indican los valores que hay que aplicar a las
entradas J y K para que la salida evolucione de uno a otro estado.

6.- Tablas de excitacin

Teniendo la tabla de excitacin del flip flop JK la tabla de estados se transforma en la tabla de excitacin del
circuito.
X

Estado inicial
Q3Q2Q1Q0

Estado final
Q3n+1Q2n+1Q1n+1Q0n+1

0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
1001
0000
0001
0010
0011
0100
0101
0110
0111
1000

J3 K3

J2 K2

J1 K1

0
0
0
0
0
0
0
1
X
X
1
0
0
0
0
0
0
0
X
X

0
0
0
1
X
X
X
X
0
0
0
0
0
0
X
X
X
X
1
0

0
1
X
X
0
1
X
X
0
0
0
0
X
X
1
0
X
X
1
0

X
X
X
X
X
X
X
X
0
1
X
X
X
X
X
X
X
X
1
0

X
X
X
X
0
0
0
1
X
X
X
X
X
X
1
0
0
0
X
X

X
X
0
1
X
X
0
1
X
X
X
X
1
0
X
X
1
0
X
X

J0 K0
1
X
1
X
1
X
1
X
1
X
1
X
1
X
1
X
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Salida
Moore
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7.- Diagrama esquemtico

Circuito obtenido mediante el software Boole-Deusto