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UNIVERSITE SIDI MOHAMED BEN ABDELLAH

FACULTE DES SCIENCES ET TECHNIQUES FES

Filire dIngnieurs
SYSTEMES ELECTRONIQUES ET TELECOMMUNICATIONS

Communication srie RS232


avec une FPGA Cyclone IV
de ALTERA
Ralis par :
-

Mohammed Ayoub BOUKHRIS

Abdelmajid EL.BAHAOUI

Amal BOUAMOUTE

Encadr par :
Pr. M.RAZI

SET 2013-2014

UNIVERSITE SIDI MOHAMED BEN ABDELLAH


FACULTE DES SCIENCES ET TECHNIQUES FES

Cahier de charge :
Le but de ce projet est la ralisation dune communication entre un ordinateur et la
carte cyclone IV dALTERA via le port de communication srie le RS232 .
Cette application vise cre une partie hardware est une partie software qui vont tre
responsable de cette communication.

Prsentation du port de communication srie le RS232 :


I.

Prsentation gnrale

Les communications entre les quipements sont dfinies par des normes, dans le cadre
du CCITT (Comit Consultatif International des Tlphones et Tlgraphes) ; voici les
lments dune liaison entre quipements communicants :

ETTD : Equipement Terminal de Traitement de Donnes (DTE: Data Terminal Equipment).


Cest un quipement susceptible de transmettre des donnes (console, serveur, PC , ..).
ETCD : Equipement Terminal de Circuit de Donnes
Equipment).

(DCE : Data Communication

Cest un quipement situ chaque extrmit du support de transmission ; il a pour rle de


convertir (ou adapter) le signal transmettre en un signal compatible avec les possibilits de
transport.
La jonction : cest linterface physique entre le DTE et le DCE. Elle dfinit les caractristiques de la
connexion selon 3 types : physique, lectrique et fonctionnelle.

La caractristique physique dfinit laspect mcanique des connecteurs.


La caractristique lectrique concerne la transmission des bits et les niveaux de
tension.
La caractristique fonctionnelle dfinit le protocole dchange entre le DTE et le DCE.

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II.

Dfinition dune liaison srie :

Une liaison srie est une ligne o les bits d'information (1 ou 0) arrivent successivement
(en srie), soit intervalles rguliers (transmission synchrone), soit des intervalles
alatoires, en groupe (transmission asynchrone). Elle permet de faire dialoguer 2 quipements
(et seulement 2) entre eux.

III.

Description RS232 :

La connectique de cette liaison se prsente frquemment sous la forme du connecteur


DE-9 ou DB-25, mais peut aussi tre d'un autre type (RJ25). Seule la version DB-25 est
vraiment standardise, la DE-9 (trs souvent appele DB-9 dans le commerce) est une
adaptation d'IBM lors de la cration du PC. La transmission des lments d'information
(ou bit) s'effectue bit par bit, de manire squentielle.
Le standard RS232 prvoit des formats de transmission synchrone et asynchrone. La
transmission asynchrone tant beaucoup plus dmocratise en raison de sa souplesse
d'utilisation. Ce standard dfinit :

IV.

Le format des donnes transmises.


Le brochage des connecteurs.
Les niveaux de tension du support physique de transmission.
Le protocole d'change des informations.

Protocole RS232 :

Pour tablir une communication effective via RS-232, il est ncessaire de dfinir le protocole
utilis : notamment, le dbit de la transmission, le codage utilis, le dcoupage en trame, etc.
La norme RS-232 laisse ces points libres, mais en pratique on utilise souvent des UART qui
dcoupent le flux en trames d'un caractre ainsi constitues :

1 bit de dpart ;
7 8 bit de donnes ;
1 bit de parit optionnel ;
1 ou plusieurs bits d'arrt.

Le bit de dpart un niveau logique "0" tandis que le bit d'arrt est de niveau logique "1". Le
bit de donne de poids faible est envoy en premier suivi des autres.
La spcification RS-232 prescrit des dbits infrieurs 20 000 bit/s. Cependant, les dbits
utiliss en pratique varient entre 75 bit/s et 115 200 bit/s.

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V.

Le brochage pour une liaison RS232

les figures ci-dessous

VI.

montrent les pins de brochage pour une liaison RS232.

Description rapide des signaux :

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VII.

Format des trames RS232

La srialisation d'une donne envoyer est ralise par un circuit UART (ou contrleur
RS232). La transmission tant asynchrone, elle s'effectue sans signal d'horloge. Le rcepteur
peut recevoir sans erreur la donne srie condition :
De dtecter le dbut de la trame transmise
De connatre la frquence de transmission de chaque bit
De connatre le format prcis de la trame

Ainsi, les UART d'mission et de rception doivent tre configurs de manire identique et
conformment aux options choisies concernant le format des trames RS232 et la vitesse de
transmission.
Une trame RS232 est constitue des bits suivants :
1 bit de START : C'est un '0' logique. Lorsque la ligne est au repos, elle est au niveau
logique '1'. L'mission de ce bit permet au rcepteur de dtecter le dbut de la
transmission d'une trame, et de se synchroniser avec l'metteur.
La donne de 1 8 bits suivant les UART. Il faut savoir que le poids faible de la
donne est transmis en premier.
1 bit de parit (optionnel) : Il permet la dtection d'une ventuelle erreur de
transmission due un support dfaillant, ou une perturbation lectromagntique. Le
calcul du bit de parit est ralis par l'UART. On peut distinguer 2 type de parit :
La parit paire : Le nombre de '1' contenus dans l'ensemble donne et parit
doit tre un nombre pair.
La parit impaire : Le nombre de '1' contenus dans l'ensemble donne et parit
doit tre un nombre impair.
1 ou 1,5 ou 2 STOP bit : C'est un '1' logique transmis pendant une dure de 1 ou 1,5 ou
2 cycles de transmission. Il permet de maintenir la ligne au repos avant la transmission
ventuelle d'une nouvelle trame.

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Hardware
Le processeur Nios II est un soft processeur, dfinit avec un langage de description matrielle,
qui peut-tre implment sur les FPGA Altera en utilisant la suite logicielle Quartus II.
Pour implmenter un systme complet, il est ncessaire dajouter dautres lments au
processeur, tel que des mmoires, des interfaces dentres/sorties, des temporisateurs (timers)
et des interfaces de communications.
Un systme complet base de Nios II peut tre implment sur la carte DE2 comme le montre
la figure ci-dessous.

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Linterface UART dans la carte DE-115 :

Architecture matriel du projet :

Dans la configuration du projet, on a utilis :


-

CPU : Nios II
On-chip Memory de taille 200ko
JTAG-UART
UART (RS 232)

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Le schmatique est comme suit :

Entres du systme :
-

Signal dhorloge CLK_0


Signal Reset
RXD

Sorties du systme :
- LCD
- TXD
Le PIN Planner du projet :

Aprs la synthtisation du projet, on passe la partie dveloppement software.

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SOFTWARE :
Notre code C est comme suit, il repose sur lenvoi et la rception des donnes lUART, le
SOPC Builder contient un noyau UART nom uart_0 qui nest pas ncessairement
configur comme stdout.
Lexplication du code est en commentaire.

Conculsion :
Notre code a bien t compil et excut parfaitement, le fichier system.h a t aussi gnr
sans problme. Lorsquon a charg le programme dans la FPGA, on a remarqu que les 2
LED tmoins RXD et TXD se sont allums pour une dure trs brve (les deux LEDs sur la
carte cyclone IV), ce qui veut dire que la transmission et rception bien t faite, sauf quil
reste un problme juste au niveau de laffichage du rsultat dans le LCD.

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