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La technologie mmoire

La hirarchie mmoire

La mmoire cache

Les problmes dcriture


Techologie Mmoire 1 / 47

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Gnralits

Les problmes dcriture


Techologie Mmoire 4 / 47

Qualifier une mmoire

Mthode daccs :

Techologie Mmoire

Squentiel : accs successif tous les emplacements, ordre


fixe ;
Direct : accs en temps constant nimporte quel lment ;
Mixte : voisinage de la donne, puis accs squentiel ;
Associatif : recherche par cl en temps constant ;

Chapitre 6

J.-C. Dubacq

Type de support physique :

Chapitre 6 A

S1 2012

Rsistance la coupure dnergie : volatile, non volatile ;


Effaable, inscriptible une fois, non effaable.

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Quantifier une mmoire

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La quantit de donnes
Dfinition (quation de la quantit de donnes)
T : capacit totale du support ;

Capacit : nombre de mots, taille du mot (en gnral 1 octet) ;


Taille physique et densit de mmoire ;
Unit de transfert : mot, bloc, page, fichier ;
Performances :
Temps daccs : obtenir linformation une fois demande ;
Temps de cycle : temps entre deux accs conscutifs ;
Latence : Temps daccs - Temps de cycle ;
Quantit de donnes par accs
Dbit de transfert :
.
Temps de cycle

Rappel : 1 Mo = 106 o, 1 Mio = 220 o, 1 Ko = 103 o, 1 Kio = 210 o,


1 octet = 8 bits.

T = nD
n = 2b

D : taille dun mot ;


n : nombre de mots adressables ;
b : nombre de bits pour coder une adresse.

103 bits : carte bande magntique


106 bits : un fax dune page
109 bits : Capacit dun CD ou du gnome humain
1012 bits : Un disque dur moyen en 2008
1015 bits : 1/10etaille des serveurs de Google
1018 bits : Tout ce qui est imprim dans le monde.

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Semi-conducteur ;
Magntique ;
Optique.

IUT de Villetaneuse
Universit Paris 13

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Gnralits

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La densit de donnes

Disque dur : 1956 : environ 2000 b/in2 , 2008 : 800 Gb/in2 .


Cdrom : 900 Mb/in2 .
DVD (simple couche) : 2, 2 Gb/in2 .
Systmes holographiques actuels : 1 Tb/in2 , en labo :
3 Eb/in2 (environ 35 bits par lectron)

Gnralits

Le dbit de transfert est une quantit de donnes qui peut tre


communique au processeur (ou la mmoire centrale pour les
priphriques plus lents) par unit de temps. Il sexprime en bits
par seconde (ou multiples ; quasiment toujours lchelle dcimale).
Il est limit par deux facteurs : la capacit du bus et la capacit de
lunit de stockage.
DVD16 : 177 Mb/s.
Bande magntique : de 1 640 Mb/s.
Disques durs : 1 Gb/s.

SRAM (semi-conducteur trs rapide) : de 85 Mb/in2


1, 25 Gb/in2 .

Mmoires flash : 1, 6 Gb/s.

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Mmoire EDO (typique 1995) : 2 Gb/s.


Mmoire PC3200 (actuelle) : jusqu 25, 6 Gb/s.

DRAM (semi-conducteur) : jusqu 4, 6 Gb/in .


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Stockage base de polymre : 10 Tb/in2

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Disquette : 1 Mb/s.

Blu-Ray (simple couche) : 12, 5 Gb/in2 .

Chapitre 6 B

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Dbit de transfert

La densit de donnes est la quantit de donnes que lon peut


stocker sur une surface ou un volume donn. Lunit plutt utilise
dans le milieu industriel est le bit par pouce carr (b /in2 ).

Gnralits

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Le prix

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Situation physique de la mmoire vive (rappel)


Hors du champ de lexprimental ou du laboratoire, le prix est
le facteur dterminant de la dynamique industrielle.

Cache L2

La miniaturisation (densit) est un facteur de gain de prix (


cause des procds industriels).

CPU
registres+L1

Les dbouchs ont permis aussi des usines plus grandes et


diminuer les prix de production.
Dplacement du leadership des tats-Unis vers le Japon, puis
less nouveaux pays asiatiques (Tawan, Core) puis
maintenant vers la Chine.
Progression logarithmique chaque anne (diminution de 90%
en 3 ans environ) pour la mmoire flash et le disque dur. La
dure de division par 10 est plutt de 6-7 ans pour la mmoire
DRAM et encore moins pour la SRAM.

Le CPU est connect un contrleur


mmoire (ou graphique) : northbridge.

Back
side bus

northbridge connect au southbridge,


connect aux priphriques plus lents
(joue le rle de tampon).

Front Memory
side bus bus

RAM

Frquence du FSB=frquence bus


mmoire (de 100 1250 MHz).

AGP

Cycle mmoire : inverse, souvent de 1


5 ns.

Northbridge
Internal
bus

Bus PCI

Southbridge
Super I/O
ISA BIOS

Mmoire cache L1 : dans le


processeur, avec les registres.
Mmoire cache L2 : BSB, connexion
plus rapide que FSB.

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La mmoire RAM (ou mmoire vive)

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Le bistable (SRAM)

Lecture/criture commande par signaux lectriques : CS


(lecture dadresse), OE (lecture de donnes), WE (criture de
donnes) ;
CS
OE
WE
m
A
Ram
D
Volatile ; n
Accs direct : Random Access Memory.

Cellule complexe : au moins six transistors ;


criture :
1
2

Appliquer valeur X mmoriser sur bit et X sur bit ;


Tension leve sur ligne slection (b plus fort) ;

Lecture par comparaison :


1
2

Tension leve sur ligne slection ;


bit et bit sont fournis par la cellule.

Cellule de base
Temps daccs
Prix
Consommation
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Sel

Statique (SRAM)
bascule
10 ns
lev
faible
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Dynamique (DRAM)
condensateur
70 ns
faible
leve
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Mise en grille de la SRAM (16 mots, 4 bits)


DIn3

DIn2

DIn1

DIn0

Circuit
criture

Circuit
criture

Circuit
criture

Circuit
criture

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

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La DRAM : les gros volumes


Slection

bit

WE

Cellule : 1 condensateur + 1 transistor ;


mot 0

mot 1
..
.
mot 15

(et pareil pour les mots 2 14)


Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Cellule
SRAM

Ampli op.

Ampli op.

Ampli op.

Ampli op.

DOut3

DOut2

DOut1

DOut0

DCD 4:16 (Adresse)

Chapitre 6 C

Comparaison DRAM/SRAM

4
A 30

Organisation en grilles (lignes/colonnes) similaire la SRAM :


les colonnes sont les adresses successives, les lignes sont les
paquets dadresses.
Chaque bit (dans un mme octet) est dans une grille diffrente
(on lit plusieurs grilles la fois pour avoir un octet complet).
La ligne bit passe par toutes les cellules dune mme colonne.
Au bout, un systme (RAS) la connecte un amplificateur
oprationnel qui peut lire les variations de tension et en
imposer une autre : en dessous de Vdd /2, cest de plus en plus
petit (jusqu Vss ) qui est impos, au-dessus, cest de plus en
plus grand (jusqu Vdd ).

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La DRAM : lecture, criture, rafrachissement

Chapitre 6 D

Si cond. charg, drive de tension vers Vdd , sinon vers Vss ;

Dtection et changement bit en valeur lue par AO : rcriture

Seul le bit demand est sorti de la mmoire. Tant que la


page (ligne) est ouverte, on peut lire trs vite plusieurs
colonnes (pas de prchargement refaire).
Rafrachissement : une ligne doit tre lue rgulirement
(64 ms) pour conserver la tension des condensateurs. Un
compteur interne trace la ligne courante de rafrachissement.
criture : identique lecture, sauf que le bit concern est
forc au lieu dtre lu par lAO.
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Le mode page

Lecture dun bit


1 RAS est ferm, et les lignes bit sont prcharges V
dd /2,
puis slection 1 pour toute la ligne.

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Ordres de grandeur de la RAM


Performances de la SRAM : latence de 7 ns pour les plus
performantes, 70 ns pour les anciennes.
Performances de la SRAM en mode page (on commence
demander une rponse alors que la prcdente nest pas
encore arrive) : un peu moins de la moiti.
Taille dune DRAM : chaque ligne comporte jusqu des
centaines de milliers de cellules.
Performances de la DRAM en accs alatoire : 25 40 ns
pour DDR-1 (et environ 20 ns pour prcharger).
On agrandit la largueur du bus mmoire pour augmenter le
dbit (lecture par mots de plus en plus gros) et on acclre
lhorloge des DRAM (granularit beaucoup plus fine, moins de
temps perdu).

Registre lentre des dcodeurs de lignes et de colonnes,


synchroniss sur RAS (lignes) et CAS (colonnes) ;
Une fois mmorise, une (demie-)adresse sert jusqu tre
remplace ;
Mthode de lecture normale : mmoriser adresse de rang,
mmoriser adresse de colonne : lecture du bit voulu ;
Mthode de lecture en mode page : compteur interne pour lire
toutes les colonnes (pas de CAS) ou boucle, mmoriser
adresse de rang, mettre 0 dans adresse colonne (lire), puis
mettre 1 dans adresse colonne (lire), puis recommencer
jusqu dernire colonne ;
Efficacit accrue : 1 cycle pour mmoriser la ligne, puis 1 cycle
par colonne.
En plus, pas de temps de prchargement si on lit tout une
page.
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Beaucoup de types de RAM


DRAM, SRAM, dj vues ;
NV-RAM : non-volatile RAM (plusieurs types) ;
Fast Page Mode DRAM : amliore la vitesse en mode page ;
Extended Data Out DRAM (1993) : permet de prcharger un
rang sans perdre les donnes lues ;
Synchronous DRAM (1997) : travail en mode synchrone,
permet denchaner les oprations sans attendre ;
DDR SDRAM (2000) : travaille sur des cycles deux fois plus
courts ;
DRDRAM, VRAM, SGRAM existent aussi ;
Pseudo-Static RAM : DRAM utilise comme de la SRAM.

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La mmoire non-volatile

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La mmoire non-volatile

Chapitre 6 E

ROM : Read-Only Memory

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Les mmoires non-volatiles

Cellule de base : 1 fil (contact ouvert ou ferm) ;

Invente dans les annes 50 ;

Information fige la fabrication ;

Maintenant quasi-exclusivement de la mmoire Flash ;

Cot lev (conception) ;


Dlai important de fabrication ;

PROM : possibilit denregistrer le contenu en ROM (signaux


lectriques grillent des contacts) ;

Non-volatile, non-effaable ;

EPROM : PROM effaable par rayonnement UV ;

Utile pour microprogramme, librairies, programmes systmes ;

EEPROM : PROM effaable par signaux lectriques ;

Lgrement plus lent que RAM : utilisation de shadow ram


(recopie en RAM de la ROM, et dsactivation de la ROM).

Mmoire Flash : une forme dEEPROM ;

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Problmatique

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Vitesse CPU et mmoire

Mmoire Flash : taille de mot plutt 512 octets.

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Problmatique

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Hirarchie mmoire
Disque
optique

SRAM

SRAM rapide, mais chre ;


DRAM plus lente, moins chre ;

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Registres

DRAM

Disque dur

Bandes

Chaque variante a un rapport vitesse-prix-taille diffrent ;


Problme : accs la mmoire ncessaire chaque cycle
processeur ;
Frquence processeur : Entre 1 et 3 GHz ;

semi-conducteur

mmoire secondaire

Souvent
volatile

Cher

Latence
leve

Lent

Frquence mmoire : autour de 200 MHz ;


1 cycle mmoire = 5 15 cycles processeur !
Comment donner lillusion dune mmoire rapide, de grande
capacit, et pas chre ?

Faible
capacit

Grande
capacit

On btit une hirarchie qui va du processeur vers les supports les


plus gros, plus lents et moins chers.
Quand on a plus assez dans un niveau, on prend dans le suivant.

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Problmatique

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Principe de la hirarchie mmoire

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Problmatique

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Pourquoi a marche ?
Principe de localit : tout instant, un programme accde
une partie petite de son espace dadressage ;

Le niveau suprieur est plus prs du processeur ;


Il est plus rapide, plus cher, plus petit ;
Le niveau infrieur est plus loin du processeur ;
Il est plus gros, plus lent, moins cher ;

Chapitre 6 F

Unit de transfert : bloc (souvent).

On fait donc migrer plus prs du processeur les donnes les


plus rcemment accdes ;
On fait aussi migrer les donnes ayant des adresses voisines,
donc on dplace toujours les donnes en blocs.

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Problmatique

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Terminologie

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Problmatique

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La hirarchie mmoire dun ordinateur

Quand on essaye daccder une information un niveau, on


peut la trouver, ou ne pas la trouver. Quand on la trouve, on
a un succs, et sinon un chec ;

Registres (1 ns, 100 octets) ;

Le taux de succs S est la proportion des accs russis ;

Mmoire cache niveau 2 (externe) (SRAM) (10 ns, 100 1000


kio) ;

Le taux dchec E = 1 S est le contraire ;

Mmoire cache niveau 1 (1 ns, 10-100 kio) ;

Le temps de succs TS est le temps daccs dans le cas dun


succs ;

Mmoire cache niveau 3 (parfois) (DRAM) (1 100 Mio) ;

La pnalit dchec TP est le temps de dplacement dun bloc


de la mmoire de niveau infrieur vers le niveau suprieur. En
cas dchec, le temps daccs est TE = TS + TP ;

Disques durs (10 1000 Go) ;

On a bien sr TP TS .

Mmoire principale (DRAM) (100 10000 Mio) ;


Bandes (quelques centaines de Go) ;
Rseau...

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Deux types de localit :


Temporelle Si un mot a t utilis rcemment, il a plus de
chances dtre rutilis (exemple : segment de
donnes) ;
Spatiale Si un mot a t utilis rcemment, les mots avec
adresses voisines ont plus de chances dtre
utiliss (exemple : segment de texte, tableaux) ;

tout moment, on ne copie des informations que dun niveau


vers le niveau immdiatement adjacent ;

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Organisation de la mmoire cache

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Performance dune mmoire cache

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Organisation de la mmoire cache

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Mthodologie de la mmoire cache

On veut un temps daccs moyen rduit ;


Temps daccs moyen : Tm = Ts + E TP

On a besoin dinformations : on va les chercher uniquement


ct ;

Exemple
Accs SRAM : 10 ns ;

Dfaut de cache ramne linformation ;

Accs DRAM en mode page : 20 ns ;

Quand le produit demand nest pas l, lpicerie la demande


au grossiste en grande quantit et donne le produit demand ;

Taux succs : 90% en mode page, 30% ;

Le grossiste est plus loin, mais a plus de choix.

Chapitre 6 G

Temps moyen normal : 10 + 0, 7 70 = 59 ns


Temps moyen mode page (8 mots) : 10 + 0, 1 (70 + 7 20) = 31 ns

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Organisation de la mmoire cache

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Dcoupage dune adresse pour identifier

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Du cache associatif au cache direct

La mmoire cache

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Le cache associatif
On demande une adresse, dans un certain bloc X ;

Classifier linformation : connue uniquement par son adresse ;

La mmoire cache contient un certain nombre de blocs, ainsi


que lindication de leurs numros ;

Rpartition en blocs : x bits de poids faibles utiliss comme


colonne, reste utilis comme ligne ;

Les blocs sont de toute faon tous aussi dans la RAM ;

Un bloc est donc identifi par son numro (les bits de poids
fort) ;
Dcoupage en champs !
n
x
numro de page

0
numro de colonne

Chacun de ces emplacements peut contenir le bloc demand


X ou un autre ;
On parcourt chacun des emplacements de blocs, et on regarde
si on trouve X ;
Si on trouve X , succs (on cherche le bon octet, et on
lenvoie) ;
Sinon, chec (on trouve un bloc liminer, et on met X la
place).

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Analogie : picerie locale ;

Accs DRAM : 70 ns ;

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Du cache associatif au cache direct

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Reprsentation dun cache associatif

5
No bloc=cl

No octet

{z

}|

{z

Octet

16 emplacements Cl

Donnes

oct. oct. oct.


Valide 63 62 61

oct. oct. oct.


2
1
0

=?

=?

=?

Chapitre 6 H

Du cache associatif au cache direct

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Bit valide dcrit si le numro du bloc correspond bien


une copie de la mmoire ;
Quand il y a chec daccs, il faut remplacer un bloc par le
bloc voulu ;
Remplacement alatoire : un bloc au hasard est limin ;

Remplacement du plus vieux : le matriel garde la trace du


bloc le plus ancien, on remplace ce bloc ;

=?

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Remplacement LRU (least recently used) : le matriel garde la


trace des accs mmoires les plus rcents, on remplace le bloc
le moins utilis rcemment ;

=?
=?

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Politique de remplacement

On prend 32 bits dadresse, 64 octets/bloc, cache de 1 kio


31

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On met le nouveau bloc la place.

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Du cache associatif au cache direct

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Techologie Mmoire 38 / 47

Le cache direct
Dfaut du cache associatif : parcours de tous les
emplacements pour trouver le bon bloc ;
Cache direct : les bits de poids faible du numro de bloc
forment un index cache ;

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Du cache associatif au cache direct

Techologie Mmoire 39 / 47

32 bits dadresse, 64 octets/bloc, cache de 1 kio


31

index No octet

cl
{z

}|

No bloc
16 emplacements

Cl

{z

Octet

Donnes

oct. oct. oct.


Valide 63 62 61

0
=?

La cl est plus courte ;

Deux blocs conscutifs ne sont pas dans le mme


emplacement (car index=poids faible) ;

Choix direct du bloc remplacer en cas dchec (un seul bloc


possible).

Les problmes dcriture

Cache direct

Les autres bits du numro de bloc forment la cl ;


Un bloc ne peut aller que dans un seul emplacement ;

La mmoire cache

14
15

oct. oct. oct.


2
1
0

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Du cache associatif au cache direct

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Cache associatif par ensembles n voies

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Du cache associatif au cache direct

Cache direct : un seul emplacement pour un bloc, stratgie et


identification simple ;

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2 voies, 32 bits dadresse, 64 octets/bloc, cache de 1 kio


31

index No octet

cl
{z

}|

No bloc
16 emplacements

{z

Octet

Cl

Mais effet ping-pong entre blocs possible !

Chapitre 6 I

oct. oct. oct.


2
1
0

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Les problmes dcriture

Politique de remplacement pour cache associatif par


ensembles : comme cache associatif, mais lindex est fixe (on
doit jeter un bloc qui a le bon index) ;
vite leffet ping-pong ;
Cache direct quivalent cache associatif par ensembles 1
voie, et cache associatif quivalent un cache associatif par
ensembles k voies (k=nb blocs).
Ces mthodes de cache sappliquent entre le cache niveau 1
(sur processeur) et cache niveau 2 (externe) ;
Mais aussi entre cache niveau 2 et RAM/cache niveau 3 ;
Souvent, le cache niveau 1 est divis en cache dinstructions
et cache de donnes ;
Donnes : en 2008, caches L1 de 32 Kio, latence d1/2 cycle,
caches L2 de 2 Mio, latence de 10 cycles.

1A

=?

1B

7B

Les problmes dcriture

Hirarchie de cache

=?

7A

taille de lindex cache diminue si quantit totale de mmoire


constante.

Du cache associatif au cache direct

oct. oct. oct.


Valide 63 62 61

0B

2 voies donnent 2 emplacements possibles pour un bloc, 4


voies donnent 4 emplacements...

La mmoire cache

Donnes

0A

Cache associatif par ensembles n voies : comme cache


direct, mais avec le choix entre plusieurs emplacements ;

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Cache associatif 2 voies

Cache associatif : beaucoup demplacements quivalents,


stratgie de remplacement et identification complexe ;

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Cohrence de cache

La mmoire peut parfois tre modifie indpendamment du


processeur (ex : contrleur DMA) ;
Le cache nest alors plus une copie fidle de la mmoire ;
Dans ce cas, on invalide le bloc du cache (bit valide 0) ;
Problme similaire dans le cas de lcriture ;
On modifie la valeur dans le cache ;
Que doit-on faire pour la mmoire ?

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Chapitre 6 J

criture en cas de succs cache

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criture en cas dchec cache

Mthode 1 : criture immdiate ;

Pour crire, pas besoin de lire ;

crire en mme temps dans le cache et dans la mmoire ;

Mthode 1 : crire uniquement dans mmoire ;

mthode lente ;

Pas de dplacement du bloc vers le cache ;

Mthode 2 : criture diffre ;

taux dchec reste lev ;

on crit seulement dans le cache ;

En cas dcriture au mme endroit, trs lent (cache inutile) ;

on retient un bit par bloc de cache pour savoir sil a t


modifi ;

marche bien avec criture immdiate ;

quand un bloc est jet, il doit dabord tre copi du cache vers
la mmoire ;

taux dchec rduit ;

rduit le trafic, mais complexe.

marche bien avec criture diffre.

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Conclusion sur le cache

Paramtres nombreux :
temps moyen ;
taux succs ;
taille cache ;
taille bloc ;
associativit (nombre de voies) ;
stratgie de remplacement ;
criture immdiate ou diffre ;
allocation ou non sur chec en criture ;

Intgration dans la hirarchie mmoire ;


Utilisation en programmation.

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Mthode 2 : criture avec allocation ;


complexe et trafic intense ;

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