Ejercicios Microwind VSCH y Verilog

DISEO VLSI
PRODUCTO DE UNIDAD
PRIMER PARCIAL
INTEGRANTES
MARCO AGUIRRE
WILSON SIGCHA
EDUARDO TAYUPANTA
PAL VALDEZ
Msc. Darwim Alulema
22 de noviembre del 2015

Sangolqu-Pichincha-Ecuador
Contenido
INDICE DE FIGURAS............................................................................................ 5
1
INDICE DE TABLAS.............................................................................................. 7
1.
PLANTEAMIENTO DEL PROBLEMA...............................................................8
2.
OBJETIVOS................................................................................................... 8
2.1.
Objetivo General........................................................................................ 8
2.2.
Objetivos Especficos.................................................................................. 8
3.
ESTADO DEL ARTE........................................................................................ 8
4.
SOLUCIN DE LOS EJERCICIOS..................................................................10

4.1.
Enunciados............................................................................................. 10
Ejercicio 1..................................................................................................... 10
Ejercicio 2..................................................................................................... 11
Ejercicio 3..................................................................................................... 11
Ejercicio 4................................................................................................. 12
4.2.
Tabla de Verdad y Mapas K........................................................................13
Ejercicio 1...................................................................................................... 13
Ejercicio 2...................................................................................................... 14
Ejercicio 3...................................................................................................... 16
Ejercicio 4...................................................................................................... 17
5.
DIAGRAMAS................................................................................................ 19
5.1.
Diagramas de Bloques............................................................................... 19
Ejercicio 1...................................................................................................... 19
Ejercicio 2...................................................................................................... 19
Ejercicio 3...................................................................................................... 20
Ejercicio 4...................................................................................................... 20
5.2.
DIAGRAMA ESQUEMTICO...................................................................20
Ejercicio1...................................................................................................... 20
Ejercicio2...................................................................................................... 21
Ejercicio3...................................................................................................... 21
Ejercicio4...................................................................................................... 22
5.3.
5.3.1.
Diagramas UML...................................................................................... 23
De caso de Uso...................................................................................... 23
Ejercicio 1...................................................................................................... 23
Ejercicio 2...................................................................................................... 24
Ejercicio 3...................................................................................................... 25
2
Ejercicio 4...................................................................................................... 26
5.3.2.
De Secuencia........................................................................................ 27
Ejercicio 1...................................................................................................... 27
Ejercicio 2...................................................................................................... 27
Ejercicio 3...................................................................................................... 28
Ejercicio 4...................................................................................................... 28
5.4.
DIAGRAMAS ELECTRNICOS CON COMPUERTAS.................................29
Ejercicio 1...................................................................................................... 29
Diagrama equivalente ejercicio 1..........................................................................29
Ejercicio 2...................................................................................................... 30
Ejercicio 3...................................................................................................... 31
Ejercicio 4...................................................................................................... 32
5.5.
DIAGRAMAS ELECTRNICOS CON TRANSISTORES...............................33
MICROWIND ejercicio 1................................................................................... 33

DSCH ejercicio 1............................................................................................. 33
VERILOG ejercicio 1........................................................................................ 34
DSCH ejercicio 2............................................................................................. 35
DSCH ejercicio 3............................................................................................. 37
DSCH ejercicio 4............................................................................................. 39
5.6.
DIAGRAMA DE TIEMPOS.......................................................................41

DSCH ejercicio 1............................................................................................. 41
DSCH ejercicio 2............................................................................................. 43
3
DSCH ejercicio 3............................................................................................. 45

DSCH ejercicio 4............................................................................................. 47
6.
LISTA DE COMPONENTES............................................................................48
7.
MAPAS DE VARIABLES................................................................................. 49
Ejercicio1...................................................................................................... 49
Ejercicio2...................................................................................................... 50
Ejercicio3...................................................................................................... 50
Ejercicio4...................................................................................................... 51
CDIGO FUENTE...................................................................................... 51
8.
8.1.
CODIGO VERILOG................................................................................ 51
Ejercicio 1...................................................................................................... 51
Ejercicio 2...................................................................................................... 52
Ejercicio 3...................................................................................................... 53
Ejercicio 4...................................................................................................... 54
MULTIPLEXACIN...................................................................................... 58
9.
9.1.
DSCH.................................................................................................... 58
9.2.
9.3.
MICROWIND......................................................................................... 61
9.4.
10.
DESCRIPCIN DE PRERREQUISITOS Y CONFIGURACIN.........................64
11.
CONCLUSIONES....................................................................................... 64
12.
RECOMENDACIONES............................................................................... 64
13.
BIBLIOGRAFA......................................................................................... 65
14.
CRONOGRAMA........................................................................................ 66
15.
ANEXOS................................................................................................... 67
15.1.
MANUAL DE USUARIO........................................................................67
INDICE DE FIGURAS
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
Fig
1 Diagrama1 enunciado Ej1.........................................................................10

3 Diagrama enunciado Ej2...........................................................................11
4 Diagrama enunciado Ej4...........................................................................12
6 Mapa de Karnaugh Ej1.............................................................................. 14
7 Mapa de Karnaugh Ej2.............................................................................. 15
8Mapa de Karnaugh Ej. 3............................................................................. 17
9 Mapa de Karnaugh F1 Ej. 4.......................................................................18
10 Mapa de Karnaugh F2 Ej.4......................................................................19
11 Diagrama de Bloques Ej.1......................................................................19
15 Diagrama de Caso de Uso Ej.1...............................................................23
16 Diagrama de Caos de Uso Ej.2...............................................................24
17 Diagrama de Casos de Uso Ej.3..............................................................25
18 Diagrama de Casos de Uso Ej.4..............................................................26
19 Diagrama de Secuencia Ej.1...................................................................27
20 Diagrama de Secuencias Ej.2.................................................................27
23 Diagrama Electrnico Ej1.......................................................................29
24 Diagrama Electrnico Equivalente Ej.1...................................................29
25 Diagrama Electrnico Ej.2......................................................................30
28 Diagrama Microwind Ej.1........................................................................33
29 Diagrama DSCH Ej.1............................................................................... 33
30 Diagrama Verilog Ej.1............................................................................. 34
32 Diagrama DSCH Ej.2............................................................................... 35
35 Diagrama DSCH Ej.3............................................................................... 37
36 Diagrama Microwind F1 Ej.4...................................................................38
37 Diagrama Microwind F2 Ej.4...................................................................38
38 Diagrama DSCH F1 Ej.4..........................................................................39
39 Diagrama DSCH F2 Ej.4..........................................................................40
41 Tiempo Microwind Ej.1............................................................................41
42 Tiempo DSCH Ej1.................................................................................... 41
43 Tiempo Verilog Ej.1................................................................................. 42
5
Fig 44 Tiempo Microwind Ej2............................................................................. 43

Fig 45 Tiempo DSCH Ej.2................................................................................... 43
Fig 46 Tiempo Verilog Ej.2................................................................................. 44
Fig 47 Tiempo Microwind Ej.3............................................................................44
Fig 48 Tiempo DSCH Ej.3................................................................................... 45
Fig 49 Tiempo Microwind F1 Ej.4.......................................................................46
Fig 50 Tiempo Microwind F2 Ej.4.......................................................................46
Fig 51 Tiempo DSCH F1 Ej.4.............................................................................. 47
Fig 52 Tiempo DSCH F2 Ej.4.............................................................................. 47
Fig 53 Tiempo Verilog Ej.4................................................................................. 48
Fig 54 Circuito Multiplexado DSCH....................................................................58
Fig 55 Circuito Multiplexado en DSCH...............................................................60
Fig 56 Diagrama de Tiempos C. Multiplexado DSCH........................................60
Fig 57 Diagrama Multiplexado MICROWIND......................................................61
Fig 58 Diagrama Multiplexado MICROWIND......................................................62
Fig 59 Diagrama de Tiempos C. Multiplexado MICROWIND...............................63
Fig 60 Cronograma de Actividades....................................................................66
Fig 61 Captura de cdigo de programacion el Bloc de Notas............................67
Fig 62 Captura de modificacin de archivo .txt.................................................67
Fig 63 Guardado del archivo............................................................................. 68
Fig 64 Ejecucin de Microwind..........................................................................68
Fig 65 Abriendo archivo que contiene el lenguaje verilog desde microwind.....69
Fig 66. Seleccin de archivo .txt.......................................................................70
Fig 67 visualizacin de cdigo en microwind.....................................................70
Fig 68 Layout objetivo....................................................................................... 71
Fig 69 Diagrama de tiempos correspondiente al programa realizado, simulado
en microwind.................................................................................................... 72
Fig 70 Paleta de Herramientas Microwind.........................................................73
Fig 71Compuerta NOT Microwind......................................................................74
Fig 72 Paleta de Simbolos DSCH.......................................................................74
Fig 73 Compuerta NOT DSCH............................................................................ 75
INDICE DE TABLAS
Tabla
Tabla
Tabla
Tabla
Tabla
Tabla
Tabla
Tabla
Tabla
1
2
3
4
5
6
7
8
9
T. verdad Ej1......................................................................................... 13
T. verdad Ej2......................................................................................... 14
T. verdad Ej3......................................................................................... 16
T. verdad Ej4......................................................................................... 17
Lista de Componentes..........................................................................48
Mapa de Variables Ej.1..........................................................................49
6
1. PLANTEAMIENTO DEL PROBLEMA

La electrnica digital es fundamental en el diseo de sistemas de control y en el anlisis
de lgica combinacional, esto ha desembocado en la implementacin de sistemas con
mayor eficiencia al introducir estados lgicos, obteniendo as sistemas de baja, mediana,
alta, y muy alta escala de integracin. En la actualidad se cuenta con herramientas para el
diseo de circuitos integrados, as como software para diseo y simulacin. Los
diseadores buscan optimizar y sintetizar el diseo de sus circuitos, empleando el menor
nmero de componentes. Por medio del software Microwind y DSCH para validar la
arquitectura del circuito lgico antes del diseo; y Verilog como lenguaje descriptor de
7
Hardware. Se resolver los problemas planteados de lgica combinaciones a partir de

transistores CMOS, empleando las bases tericas.
2. OBJETIVOS
2.1. Objetivo General
Analizar los diferentes enunciados propuestos para disear circuitos lgicos
Combinacionales usando herramientas de simulacin basadas en el comportamiento de
transistores CMOS.
2.2. Objetivos Especficos

Realizar la implementacin de circuitos de alta escala de integracin mediante
MICROWIND, DSCH, y programacin en VERILOG.
3. ESTADO DEL ARTE

Los circuitos integrados son una representacin de pequeas dimensiones de material
semiconductor, la integracin de grandes cantidades de pequeos transistores dentro de este
dispositivo ha generado una gran cantidad de aplicaciones tecnolgicas que han
revolucionado el mundo de la electrnica.
Durante los ltimos aos, se han realizado un gran nmero de investigaciones, en las que se
utiliza circuitos integrados. A continuacin se har una recapitulacin de los proyectos ms
relevantes.
En el 2014 G. MATTHEW de la compaa estadounidense Qualcoom desarrolla circuitos
integrados con software especializado, que son aplicados en la robtica, autmatas que son
capaces de reconocer objetos que no ha visto antes, clasificarlos por su similitud con
objetos relacionados y navegar por la habitacin para llevarlos al lugar adecuado.
Estos Circuitos Integrados "Neuromrficos", llamados as porque se inspiran en cerebros
biolgicos, sern diseados para procesar datos sensoriales como imgenes y sonido, y para
responder a los cambios en dichos datos de un modo no programado especficamente.
Podran acelerar dcadas de progreso intermitente en el campo de la inteligencia artificial y
dar lugar a mquinas que sean capaces de entender e interactuar con el mundo de formas
similares a las humanas.
Qualcomm est especialmente interesada en la posibilidad de que los chips neuromrficos
puedan transformar los telfonos inteligentes y otros dispositivos mviles en compaeros
cognitivos que presten atencin a nuestras acciones y alrededores y aprendan nuestros
hbitos con el tiempo.
Las herramientas de diseo de chips comerciales disponibles en la actualidad son muy
poderosos. Sin embargo, estas herramientas son muy complejos y requieren mucho tiempo
8
para aprender. La implementacin Fsica de los semiconductores se ha disparado en la

complejidad (100-1000 parmetros en modelos MOS)
En el 2012 la empresa MICROWIND.ORG ha actualizado su software para el diseo de
circuitos integrados de complejidad a 7G transistores, tecnologa 22nm para la integracin
en circuitos integrados embebidos como Quad Core, Quad DSP, entre otros.
Utilizando la tecnologa de nodo Tri-Gate para aumentar la corriente de excitacin y la
reduccin de fugas, disminuyendo las tensiones y el margen de ruido alrededor de 100mV,
integrando el modelo BSIM que utiliza ms de 200 parmetros para el diseo de
dispositivos MOS.
El entorno es de Fcil de usar y una herramienta de diseo intuitivo para su uso educativo.
El estudiante puede generar la capaz del trazado del circuito y lleva a cabo la simulacin
analgica, la herramienta muestra el diseo en 2D, 3D y 3D animada esttica.
La implementacin de lenguajes de programacin para el desarrollo de circuitos integrados
como Verilog que es un lenguaje de representacin de hardware, aplicado a diseo
electrnico. Est destinado a ser utilizado para la verificacin y descripcin de circuitos y
sistemas electrnicos a travs de la simulacin, para medir el tiempo de anlisis y de prueba
(anlisis de la capacidad de prueba y clasificacin de fallos) y para la sntesis de la lgica.
En el 2013 el Diseo de un sistema micro controlador utilizando Verilog en robots que
se usan para herramientas agrcolas usando un diseo de ncleo emulando a INTEL
8051 (Mala & S., 2013). Este trabajo presenta un diseo RTL compatible con Verilog para
un sistema IP Core de un micro controlador modelado en la popular 8051 de Intel. Este
requerimiento se deriva principalmente del proyecto en curso para disear un robot basado
en una instrumentacin de herramientas agrcolas. El sistema propuesto consiste en un
procesador de ncleo que emula el Micro controlador 8051 existente. El ncleo diseado
tiene 4K ROM interna, 128 bytes de RAM interna, un generador de direcciones, un
decodificador, una memoria de 64 KB de RAM externa y 60 KB ROM externa. La
memoria RAM y ROM externa es configurable por el usuario. El IP Core da cuenta de la
mayora de las caractersticas de 8051 excepto que se conecta a travs de comunicacin
serial. Ellos se han probado completamente utilizando codificacin en Verilog. El diseo
RTL es de plataforma y de tecnologa independiente. El diseo de herramienta agrcola ha
sido testeado en una FPGA Xilinx Spartan 3, 200. El sistema diseado es ms eficiente en
trminos de velocidad de procesamiento por ms de 8 a 50 veces en comparacin con el
procesador Intel originales 8051.
4. SOLUCIN DE LOS EJERCICIOS

4.1. Enunciados
Ejercicio 1
Textura es la organizacin de una superficie como un conjunto de elementos repetidos. En
un proceso automtico para clasificar texturas artificiales, un sensor de 4 puntos (como el
mostrado en la figura) enva seales a un circuito combinatorio cuya tarea es discriminar
(emitiendo pulsos [1]) los siguientes elementos:
Fig 1 Diagrama1 enunciado Ej1
En todos los caso que inspecciona el sensor se activan al menos dos puntos de la rejilla (por
consiguiente, no se presentan casos en los cuales se activa tan solo un punto, ni casos en los
que no se activa ningn punto). Minimizar la funcin booleana F(A, B, C, D) a la salida del
circuito discriminador haciendo uso de condiciones irrelevantes (o No-Importa).Realizar el
circuito mediante inversores y compuertas Nor-y(o NAND).
Ejercicio 2
El sistema nervioso humano, incluyendo al cerebro, est hecho de billones de clulas
especializadas llamadas neuronas. Cada Neurona posee sinapsis (nodos, puntos de conexin
con otras neuronas) que pueden ser de dos tipos: (1) excitatorias e (2) inhibitorias. Cada
neurona tiene una sola terminal de salida, (la cual se denomina axn), y transmite por ella
una seal [1] cuando el nmero de sinapsis excitatorias con entradas [1], excede al nmero
de sinapsis inhibitorias con entrada [1] por al menos el nmero N (umbral de la neurona).
Determine la funcin de la salida F(A, B, C, D, E) en el axn de la neurona, dadas las
siguientes condiciones:
N=1
10
No se presenta nunca el caso en el cual el nmero de unos en la sinapsis de excitacin es

igual al nmero de unos en la sinapsis de inhibicin.
Minimizar F mediante mapas de Karnaugh haciendo uso de las condiciones irrelevantes (o
No Importa) implementar con compuertas No- Y (o NAND).
Fig 3 Diagrama enunciado Ej2
Ejercicio 3
Construya mediante un circuito combinatorio una maquina sper-elemental que reconozca,
emitiendo la seal [1] a la salida, si alguno de los siguientes hechos ocurren en la historia
de Alicia en el pas de las maravillas
Alicia corre detrs de alguien

La liebre de marzo salta sobre el sombrero loco
Alguien salta sobre la reina de Corazones
La liebre de marzo corre detrs de la reina de corazones
a)
Asigne a los cuatro personajes etiquetas binarias en orden alfabtico

Alicia 00
La liebre de Marzo 01
La reina de corazones 10
El sombrero loco 11
b) Relaciones
X corre detrs de Y con la etiqueta 0
X salta sobre Y con la etiqueta 1
11
Ejemplo: la reina de corazones salta sobre el Sombrero Loco se transforma en 10111

Condicin Adicional: en esta historia nadie puede correr detrs de Alicia ni saltar sobre
ella. Observe que nadie puede correr detrs de s mismo, ni saltar sobre s mismo.
Minimizar el circuito usando mapas de Karnaugh. Haga uso de condiciones irrelevantes
Ejercicio 4
Un robot de juguete est diseado para ser capaz de seguir una trayectoria, (previamente
programada por medio de controles que el robot tiene en la espalda), avanzando cuadro por
cuadro en un rea de 5x6 cuadros. El robot puede realizar una de las cuatro acciones
siguientes:
a) (Girar sobre su eje vertical) 90 a la derecha y luego avanzar al centro del siguiente
cuadro si su pequeo cerebro recibe la seal binaria 01.
b) Girar 90 a la izquierda y luego avanzar al centro del siguiente cuadro si su diminuto
cerebro percibe la seal binaria 10.
c) Avanzar al frente un cuadro si su limitado cerebro recibe la seal 00.
d) Hacer alto si su cerebro recibe la seal 11.
Programar el robot para que recorra el laberinto de la figura.
Fig 4 Diagrama enunciado Ej4
Determinar las funciones booleanas del par de estmulos binarios que recibe el mini-cerebro
del robot durante este recorrido y minimizarlas mediante mapas de Karnaugh. Hacer uso de
las condiciones irrelevantes.
Los controles en la espalda del robot estn localizados en tres reas. En el rea I se indicar
el cuadro inicial mediante los controles de dos posiciones A, B, C, D, E como se ve en la
figura
12
Si el control A se presiona del lado derecho, el peso de la variable A se contabilizar para

determinar el nmero asignado al cuadro inicial (lo mismo ocurrir para el resto de las
variables). En el rea II se programa la trayectoria por medio de treinta controles de tres
posiciones cada uno: I-F-D (a lo largo de una ranura). En el rea III similar al rea I se
indicar el ltimo cuadro de la trayectoria; en este cuadro el cerebro del robot recibir la
seal 11.
4.2. Tabla de Verdad y Mapas K

Ejercicio 1
Tabla 1 T. verdad Ej1
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
X
X
X
1
0
0
1
1
X
1
1
1
0
0
0
0
13
Fig 6 Mapa de Karnaugh Ej1
A C
F=B+
Ejercicio 2
A
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Excitacin
B
0
0
0
0
0
0
0
0
1
1
1
1
1
1
Inhibicin
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Axn
F
0
0
0
0
1
X
X
0
1
X
X
0
1
1
14
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
X
1
X
X
0
1
1
1
X
1
1
1
X
1
1
1
1
Fig 7 Mapa de Karnaugh Ej2
B E+
BC + A D
F=C E+
+B E
+ BC + A D
F=C E
15
C E
B E
BC
AD
() ()
()
()
F=
Ejercicio 3
B
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
C
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
D
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
E
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
F
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
X
1
1
1
X
0
1
0
X
X
1
0
X
X
1
1
X
0
X
0
X
0
X
0
X
0
0
16
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
0
0
1
1
1
0
1
0
1
X
X
0
1
X
Fig 8Mapa de Karnaugh Ej. 3
) +( A
B
C ) +(BCD)
F=( A E
Ejercicio 4
A
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
B
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
F1
0
0
1
0
1
0
0
0
0
X
0
1
1
0
0
X
X
F2
1
0
0
0
1
0
1
1
1
X
1
0
0
1
0
X
X
17
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
X
0
0
1
X
X
1
1
0
0
1
X
X
X
0
X
1
0
0
X
X
0
0
0
0
0
X
X
X
Para F1
Fig 9 Mapa de Karnaugh F1 Ej. 4
C
D E)+
(A
CD
E
) + ( ACE )+ ( A B C E )+ ( AB D
)
F1=( B
Para F2
18
Fig 10 Mapa de Karnaugh F2 Ej.4
B C E)+
( A B D ) + ( A
B
D
E ) + ( B CD )+ ( A B D
E)
F2 =( A
5. DIAGRAMAS
5.1. Diagramas de Bloques
Ejercicio
1 punto A
Textura
Textura punto B
Textura punto C
Textura punto D
Detector de Texturas
Salida Detector de Texturas
Fig 11 Diagrama de Bloques Ej.1
Ejercicio 2
napsis de excitacin (A, B, C) Sinapsis de inhibicin (D, E)

Accin de la Neurona
Salida del Sistema Axn
19
Ejercicio 3
PersonajeX (A, B)
ACCIN (C)
PersonajeY(D, E)
Salida del Sistema Reconocedor de Frase

Reconocedor de Frase
Ejercicio 4
Trayectoria definida del laberinto
cin A,B,C,D
de nmeros
binarios
a decimal
paraderecha,
casilleros.
Decodificacin
para
direccin
izquierda,
frente, y parar mediante funcin lgica
Trayectoria definida del laberinto
5.2. DIAGRAMA ESQUEMTICO

Ejercicio1
EJERCICIO 1
TEXTURA PUNTO A
Deteccin Textura
TEXTURA PUNTO B
TEXTURA PUNTO C
TEXTURA PUNTO D
20
Ejercicio2
EJERCICIO 2
EXITACIN A
AXN
EXITACIN B
EXITACIN C
INHIBICIN D
INHIBICIN D
Ejercicio3
EJERCICIO 3
Deteccin de Frase
B
C
Maquina Sper Elemental
D
E
21
Ejercicio4
EJERCICIO 4
Instruccin de trayectoria1
B
C
D
Circuito combinacional
Instruccin de trayectoria2
22
5.3. Diagramas UML

5.3.1. De caso de Uso
Ejercicio 1
Deteccin de texturas
COMBINACIONES
0000
0001
0010
0011
0100
0101
0110
SENSOR ACTIVADO
0111
Deteccin de texturas (A, B, C , D)
1000
CONDICIONES IRRELEVANTES
1001
1010
1011
1100
1101
1110
1111
Fig 15 Diagrama de Caso de Uso Ej.1
23
Ejercicio 2
COMBINACIONES
COMBINACIONES
00000
10000
00001
10001
00010
10010
00011
10011
00100
10100
00101
10101
SEAL [1] AXN
00110
10110
00111
10111
Sinapsis de excitacin (A, B, C) Sinapsis de inhibicin (D, E)

01000
01001
11000
01010
01011
01100
01101
01110
01111
11001
11010
11011
11100
11101
11110
11111
Fig 16 Diagrama de Caos de Uso Ej.2
24
Ejercicio 3
COMBINACIONES
COMBINACIONES
00000
10000
00001
10001
00010
10010
00011
10011
00100
10100
00101
10101
RECONOCEDOR DE FRASE
00110
10110
00111
10111
Sinapsis de excitacin (A, B, C) Sinapsis de inhibicin (D, E)

01000
01001
11000
01010
01011
01100
01101
01110
01111
11001
11010
11011
11100
11101
11110
11111
Fig 17 Diagrama de Casos de Uso Ej.3
25
Ejercicio 4
COMBINACIONES
COMBINACIONES
00000
10000
00001
10001
00010
10010
00011
10011
00100
10100
00101
00110
10101
Trayectoria definida del laberinto 1
10110
00111
10111
Codificacion A,B,C,D de nmeros binarios a decimal para casilleros.

01000
01001
11000
01010
01011
01100
01101
01110
01111
11001
11010
11011
11100
11101
11110
11111
Fig 18 Diagrama de Casos de Uso Ej.4
26
5.3.2. De Secuencia
Ejercicio 1
Fig 19 Diagrama de Secuencia Ej.1
Ejercicio 2
Fig 20 Diagrama de Secuencias Ej.2
27
Ejercicio 3
Ejercicio 4
28
5.4. DIAGRAMAS ELECTRNICOS CON COMPUERTAS

Ejercicio 1
Fig 23 Diagrama Electrnico Ej1
Diagrama equivalente ejercicio 1
Fig 24 Diagrama Electrnico Equivalente Ej.1
29
Ejercicio 2
Fig 25 Diagrama Electrnico Ej.2
Ejercicio 3
30
Ejercicio 4
31
5.5. DIAGRAMAS ELECTRNICOS CON TRANSISTORES
32
MICROWIND ejercicio 1
Fig 28 Diagrama Microwind Ej.1
DSCH ejercicio 1
Fig 29 Diagrama DSCH Ej.1
33
VERILOG ejercicio 1
Fig 30 Diagrama Verilog Ej.1
34
DSCH ejercicio 2
35
VERILOG ejercicio 2
36
DSCH ejercicio 3
VERILOG ejercicio 3
Ilustracin 1Diagrama Verilog Ej.3
37
F1
Fig 36 Diagrama Microwind F1 Ej.4
F2
Fig 37 Diagrama Microwind F2 Ej.4
38
DSCH ejercicio 4
F1
Fig 38 Diagrama DSCH F1 Ej.4
39
F2
Fig 39 Diagrama DSCH F2 Ej.4
VERILOG ejercicio 4
5.6. DIAGRAMA DE TIEMPOS

40
Fig 41 Tiempo Microwind Ej.1
DSCH ejercicio 1
Fig 42 Tiempo DSCH Ej1
VERILOG ejercicio 1
41
Fig 43 Tiempo Verilog Ej.1
42
Fig 44 Tiempo Microwind Ej2
DSCH ejercicio 2
Fig 45 Tiempo DSCH Ej.2
43
VERILOG ejercicio 2
Fig 47 Tiempo Microwind Ej.3
44
DSCH ejercicio 3
Fig 48 Tiempo DSCH Ej.3
VERILOG ejercicio 3
Ilustracin 2 Tiempo Verilog Ej.3
45
F1
Fig 49 Tiempo Microwind F1 Ej.4
F2
Fig 50 Tiempo Microwind F2 Ej.4
46
DSCH ejercicio 4
F1
Fig 51 Tiempo DSCH F1 Ej.4
F2
Fig 52 Tiempo DSCH F2 Ej.4
47
VERILOG ejercicio 4
6. LISTA DE COMPONENTES
Tabla 5 Lista de Componentes
COMPONENTE
BLOC DE NOTAS
MICROWIND 3.1
FUNCIN
Se usa para realizar programacin
en VERILOG
Es una herramienta de PC para el
diseo y simulacin de circuitos
microelectrnicos a nivel de
diseo.
DSCH03
Es el software acompaante
para el diseo de la lgica.
Basndose en las primitivas, un
circuito jerrquica se construye
y simulado.
PC
Word, Google Chrome, etc
48
7. MAPAS DE VARIABLES
Ejercicio1
Tabla 6 Mapa de Variables Ej.1
VARIABLE
VARIABLE
MAS
SIGNIFICATI
VA PUNTO
TEXTURA
VARIABLE
PUNTO
TEXTURA
VARIABLE
PUNTO
TEXTURA
VARIABLE
MENOS
SIGNIFICATI
VA PUNTO
TEXTURA
VARIABLES
ENTRADA
NOMINACI
FUNCIONAMIENTO VARIABLE
ON
INSTRUCCI
A
0
ON
SALIDA
A
SENSOR
INSTRUCCI
A
1
ON
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
0
ON
INSTRUCCI
1
ON
INSTRUCCI
0
ON
INSTRUCCI
ON
0
1
C
D
SALIDA
NOMINACI
ON
FUNCIONAMIEN
TO
0
SALIDA
SALIDA
C
C
49
Ejercicio2
VARIABLES
ENTRADA
VARIABLE
NOMINACI
FUNCIONAMIENTO
VARIABLE
ON
VARIABLE
0 INSTRUCCI
A
A SALIDA AXON
MAS
ON
1 INSTRUCCI
A
SIGNIFICATIV
ON
A SINAPSIS
DE
EXITACION
VARIABLE
0 INSTRUCCI
B
B
SINAPSIS DE
ON
EXITACION
1 INSTRUCCI
B
ON
VARIABLE
0 INSTRUCCI
C
C
MENOS
ON
1
INSTRUCCI
C
SIGNIFICATIV
ON
A SINAPSIS
DE
EXITACION
VARIABLE
0 INSTRUCCI
D
D
MAS
ON
1
INSTRUCCI
D
SIGNIFICATIV
ON
A SINAPSIS
DE
INHIBICION
VARIABLE
0 INSTRUCCI
E
E
MENOS
ON
1 INSTRUCCI
E
SIGNIFICATIV
ON
A SINAPSIS
DE
INHIBICION
SALIDA
NOMINACI
ON
F
FUNCIONAMIEN
TO
0
SALIDA
F
1
SALIDA
Ejercicio3
VARIABLES
VARIABLE
ENTRADA
NOMINACI
FUNCIONAMIENTO
ON
VARIABLE
SALIDA
NOMINACI
ON
FUNCIONAMIEN
TO
50
VARIABLE
MAS
SIGNIFICATI
VA
PERSONAJE
X
VARIABLE
MENOS
SIGNIFICATI
VA
PERSONAJE
X
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
1
ON
INSTRUCCI
0
ON
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
ON
VARIABLE
DE ACCION
VARIABLE
MAS
SIGNIFICATI
VA
PERSONAJE
Y
VARIABLE
MENOS
SIGNIFICATI
VA
PERSONAJE
Y
SALIDA
MAQUINA
SUPER
ELEMENTAL
SALIDA
SALIDA
Ejercicio4
VARIABLES
VARIABLE
VARIABLE
MAS
SIGNIFICATI
VA
VARIABLE
NUMERICA
ENTRADA
NOMINACI
FUNCIONAMIENTO
ON
INSTRUCCI
A
0
ON
INSTRUCCI
ON
INSTRUCCI
ON
INSTRUCCI
ON
VARIABLE
SALIDA
DECODIFICAC
ION
INSTRUCCION
1
SALIDA
DECODIFICAC
ION
INSTRUCCION
2
SALIDA
NOMINACI
ON
FUNCIONAMIEN
TO
0
SALIDA
F 1
SALIDA
F1
SALIDA
F 2
SALIDA
F2
F1
F2
51
VARIABLE
NUMERICA
VARIABLE
NUMERICA
VARIABLE
MENOS
SIGNIFICATI
VA
INSTRUCCI
ON
INSTRUCCI
1
ON
INSTRUCCI
0
ON
INSTRUCCI
1
ON
INSTRUCCI
ON
INSTRUCCI
ON
D
D
8. CDIGO FUENTE
8.1. CODIGO VERILOG
Ejercicio 1
module Ejer1( C,A,B,D,E,F);
input C,A,B,D,E;
output F;
pmos #(24) pmos(out2,vdd,B);
pmos #(24) pmos(out2,vdd,w7);
nmos #(10) nmos(w8,vss,B);
nmos #(24) nmos(F,w8,w7);
pmos #(31) pmos(w7,vdd,C);
nmos #(10) nmos(w9,vss,C);
nmos #(31) nmos(w7,w9,w10);
pmos #(31) pmos(w7,vdd,w10);
pmos #(24) pmos(w10,vdd,A);
nmos #(24) nmos(w10,vss,A);
endmodule
Ejercicio 2
module ejer2(A,B,C,D,E,F);
input A,B,C,D,E;
output F;
nmos #(17) nmos(w1,vss,D);
pmos #(17) pmos(w1,vdd,D);
//salida de la compuerta w1
nmos #(17) nmos(w2,vss,E);
pmos #(17) pmos(w2,vdd,E);
//Inicializar el mdulo con todos sus E/S

//Declarar las entradas
//Declarar las salidas
//Crear el PDN del inversor de D
//Crear el PUN del inversor de D
//Crear el PDN del inversor de E
//Crear el PUN del inversor de E
52
//Compuerta NAND de 2 entradas

nmos #(38) nmos(w4,w3,C);
nmos #(38) nmos(vss,w4,w2);
//Crear el PDN de la compuerta NAND

//Se encuentran en serie C y w2
//Crear el PUN de la compuerta NAND
//Se encuentran en paralelo C y w2

nmos #(38) nmos(w6,w5,B);
pmos #(10) pmos(w5,vdd,B);

//Se encuentran en serie B y w2
//Se encuentran en paralelo B y w2

nmos #(38) nmos(vss,w8,C);

//Se encuentran en serie B y C
//Se encuentran en paralelo B y C

nmos #(38) nmos(w10,w9,A);

//Se encuentran en serie A y w1
//Se encuentran en serie A y w1

nmos #(38) nmos(w12,F,w3);
nmos #(38) nmos(w13,w12,w5);
nmos #(38) nmos(w14,w13,w7);
pmos #(10) pmos(F,vdd,w3);
//salida de la compuerta F
endmodule

//Se encuentran en serie w3, w5, w7, w9
//Se encuentran en paralelo w3, w5, w7, w9
//Finalizar el modulo
Ejercicio 3
module ALICIAPRESENTAR( C,E,B,A,D,F);
input C,E,B,A,D;
output F;
//compuertas not
53

//pull ap network
//pmos paralelo1
//pmos paralelo 2 serie con paralelo 1
pmos #(17) pmos(w7,w6,w1);
//pmos paralelo 3 serie con paralelo 2
pmos #(20) pmos(w8,w7,B);
pmos #(21) pmos(w8,w7,C);
pmos #(22) pmos(w8,w7,D);
//pull down network
//nmos serie 1
nmos #(16) nmos(w9,vss,w2);
//nmos serie 2 paralelo con serie 1
nmos #(18) nmos(w10,w11,w2);
//nmos serie 3 paralelo con serie 2 y 1
//funcin de salida compuerta not
nmos #(23) nmos(F,vss,w8);
endmodule
54
Ejercicio 4
F1
module EJERCICIO4DSCH_1( B,A,E,D,C,F1);
input B,A,E,D,C;
output F1;
nmos #(10) nmos(w2,vss,w1); // Creamos un transistor nmos
nmos #(38) nmos(w5,vss,B); // Creamos un transistor nmos
nmos #(38) nmos(w7,vss,C); // Creamos un transistor nmos
nmos #(24) nmos(w1,vss,D); // Creamos un transistor nmos
pmos #(24) pmos(w1,vdd,D); // Creamos un transistor pmos
pmos #(38) pmos(w7,vdd,C); // Creamos un transistor pmos
pmos #(38) pmos(w5,vdd,B); // Creamos un transistor pmos
pmos #(38) pmos(w9,vdd,A); // Creamos un transistor pmos
pmos #(38) pmos(w11,vdd,E); // Creamos un transistor pmos
nmos #(38) nmos(w11,vss,E); // Creamos un transistor nmos
nmos #(38) nmos(w9,vss,A); // Creamos un transistor nmos
pmos #(38) pmos(w12,vdd,w1); // Creamos un transistor pmos
nmos #(38) nmos(w12,w13,A); // Creamos un transistor nmos
nmos #(10) nmos(w13,w2,B); // Creamos un transistor nmos
nmos #(38) nmos(w14,w15,A); // Creamos un transistor pmos
nmos #(10) nmos(w15,w16,C); // Creamos un transistor nmos
nmos #(45) nmos(w17,w18,w9); // Creamos un transistor nmos
nmos #(10) nmos(w19,w20,C); // Creamos un transistor nmos
nmos #(10) nmos(w20,vss,w11); // Creamos un transistor nmos
nmos #(94) nmos(w21,w22,w9); // // Creamos un transistor nmos
nmos #(10) nmos(w23,w24,B); // // Creamos un transistor nmos
55
pmos #(94) pmos(w21,vdd,D); // Creamos un transistor pmos

nmos #(10) nmos(w27,vss,D); // // Creamos un transistor nmos
pmos #(45) pmos(F1,vdd,w12); // Creamos un transistor pmos
nmos #(45) nmos(F1,w29,w12); // Creamos un transistor nmos
pmos #(45) pmos(F1,vdd,w21); // // Creamos un transistor pmos
nmos #(10) nmos(w32,vss,w21); /// Creamos un transistor nmos
endmodule
F2
module Ejercicio4DSCH( D,E,B,A,C,F2);
input D,E,B,A,C;
output F2;
nmos #(31) nmos(w12,w13,w11);
pmos #(10) pmos(w16,w15,D);
pmos #(45) pmos(w14,w17,E);
pmos #(10) pmos(w17,w16,A);
56

nmos #(31) nmos(w19,w20,A);
nmos #(31) nmos(w21,w22,w11);
nmos #(10) nmos(w28,w29,w25);
nmos #(10) nmos(w29,w26,w24);
pmos #(38) pmos(F2,vdd,w21);
nmos #(38) nmos(F2,w32,w12);
nmos #(10) nmos(w32,w33,w27);
nmos #(10) nmos(w33,w34,w18);
endmodule
57
9. MULTIPLEXACIN
9.1.
DSCH
Fig 54 Circuito Multiplexado DSCH
58
59
Fig 55 Circuito Multiplexado en DSCH
9.2.
DIAGRAMA DE TIEMPOS
Fig 56 Diagrama de Tiempos C. Multiplexado DSCH
60
9.3.
MICROWIND
Fig 57 Diagrama Multiplexado MICROWIND
61
Fig 58 Diagrama Multiplexado MICROWIND
62
9.4.
DIAGRAMA DE TIEMPOS
Fig 59 Diagrama de Tiempos C. Multiplexado MICROWIND
63
10.DESCRIPCIN DE PRERREQUISITOS Y CONFIGURACIN

Para la programacin en Verilog se utiliz el editor de texto "bloc de notas" o el
que corresponda en el sistema operativo empleado.
Microwind y DSCH son ejecutables y no requieren de instalacin, ms que la
observacin de ejecutarlos como administrador.
11.CONCLUSIONES
Al utilizar diferentes herramientas, para la implementacin de circuitos

combinacionales, se puede realizar comparaciones entre varios aspectos,
para este caso se han utilizado tres diferentes medios, llegando a concluir
que de las tres herramientas usadas la ms factible en cuanto a tiempo de
realizacin, es Verilog por ser una herramienta de programacin, sin
embargo si queremos optimizar espacio para la impresin de los circuitos en
obleas es mejor realizar nuestro propio diseo manualmente en Microwind.
Si tomamos en cuenta estos dos aspectos: tamao, tiempo y adems circuitos
commbinacionales de alta escala de integracin la utilizacin de Verilog es
la ms recomendable, ya que al estar orientado a programacin de alto nivel,
se puede detectar errores al momento de compilar, siendo ms fcil de
corregirlos que al realizar un diseo manualmente.
Dentro de la implementacin en MICROWIND y DSCH existe una
herramienta que exporta el diagrama del sistema en lgica digital a cdigo
de programacin en Verilog y diseo esquemtico en Microwind, haciendo
de nexo entre los dos simuladores y lenguaje de programacin, creando un
archivo por computador eficiente, compacto y se lo puede usar como medio
de verificacin para una implementacin transistor por transistor dentro de
DSCH y MICROWIND
Los circuitos digitales hoy en da tienen una capacidad de integracin muy
alta que para analizar su funcionamiento es necesario contar con
herramientas de simulacin como DSCH y simuladores en tiempo real como
lo es MICROWIND, que trabajando en conjunto nos dan una comprensin
complementaria para circuitos combinacionales.
Con la utilizacin de los programas MICROWIND y DSCH se determin
que los circuitos con lgica MOS, son ms eficientes a comparacin de
utilizar compuertas lgicas que generan mayor consumo de recursos
12.RECOMENDACIONES
Si se desea implementar un circuito combinacional tenemos tres
herramientas que nos ayudaran, estas son: DSCH, MICROWIND Y
PROGRAMACION EN VERILOG, de los cuales Verilog es el ms
64
amigable al usuario siendo un lenguaje sencillo y muy fcil de implementar

al comenzar a simular circuitos digitales en muy alta escala de integracin.
Para encontrar la solucin de una problema de implementacin, es
recomendable seguir los pasos establecidos, una vez que se tenga planteado
el enunciado, se debe identificar las entradas y salidas, realizar una tabla de
verdad para establecer las condiciones del sistema, y con la utilizacin de
mapas de karnough y algebra booleana encontrar expresiones simplificadas
de las salidas
13.BIBLIOGRAFA
Mala, C. S., & S., R. (2013). IP CORE DESIGN OF MICROCONTROLLER

SYSTEM USING VERILOG FOR ROBOT BASED AGRICULTURAL
IMPLEMENTS. Bangalore. Recuperado el 15 de Noviembre de 2015, de
http://sdiwc.net/digital-library/download.php?id=00000207.pdf
Sicard, E. (2015, Marzo 5). Microwind.Org. Retrieved from

http://www.microwind.org/Documentation
HOF, R. D. (2014). Chips neuromrficos. MIT Technology Review, 52.
Alulema, D. (2015). Lgica y Diseo CMOS. Presentacion del Capitulo I

VLSI . Sangolqu, Ecuador: Universidad de las Fuerzas Armadas "ESPE".
Koppelman, D. (2011). Uso de Verilog. Recuperado el 16 de Noviembre

de 2015, de http://www2.elo.utfsm.cl/~lsb/elo211/labs/docs/veriloglsb.pdf
Jelemensk, K., Nos, M., & ik, P. (2010). Visualization of Verilog

Digital Systems Models. Bratislavia. Recuperado el 07 de Noviembre de
2015, de
http://www2.fiit.stuba.sk/~jelemenska/publikacie/CISSE2010_Verilog_visu
alization_final.pdf
Ruiz, P. (Noviembre de 2012). Introduccin a HDL Verilog. Recuperado el

16 de Noviembre de 2015, de
https://www.dte.us.es/Members/paulino/Verilog-Intro.pdf
http://rua.ua.es/dspace/bitstream/10045/3833/1/S2_1_VHDL_INTRODUCC
ION_HISTORIA.pdf
65
14.CRONOGRAMA
Fig 60 Cronograma de Actividades
66
15.ANEXOS
15.1.
MANUAL DE USUARIO
En este anexo se realiza el manual de usuario en referencia a un ejemplo de una ALU.
En el bloq de notas de Windows se realiza el cdigo fuente del programa y se configura el
programa en el lenguaje descriptor de hardware Verilog.
Fig 61 Captura de cdigo de programacion el Bloc de Notas
Ya finalizado el cdigo se procede a guardar el archivo con el nombre que desee en la

extensin .txt
Fig 62 Captura de modificacin de archivo .txt
67
Fig 63 Guardado del archivo
Despus de tener el cdigo procedemos a abrir el programa MICROWIND. Un paso

importante es ejecutarlo como administrador para no tener problemas en la simulacin.
Fig 64 Ejecucin de Microwind
68
Una vez abierto el programa se procede a entrar en la barra de men a Compile y al

submen Compile Verilog File.
Fig 65 Abriendo archivo que contiene el lenguaje verilog desde microwind
Realizado esto aparecer la siguiente ventana. Donde se escoge el programa realizado

anteriormente en el bloq de notas.
69
Fig 66. Seleccin de archivo .txt
En ese instante se desplegar la siguiente ventana en la cual se puede observar claramente

el cdigo del programa y tambin se puede modificar aspectos de tamao de capa y el
enrutado.
Modificar
diseo
Cdigo del
programa
Fig 67 visualizacin de cdigo en microwind
70
Se Compila el programa, y se verifica que no exista errores posteriormente se procede a

volver al editor.
Ilustracin 3. compilacin de cdigo en microwind
Al volver al editor se obtiene el diseo en MICROWIND.
Fig 68 Layout objetivo
Y con esto se puede simular el programa y verificar los tiempos requeridos en el diseo.
71
Fig 69 Diagrama de tiempos correspondiente al programa realizado, simulado en microwind
En este ejemplo se observa que las primeras ondas son las entradas A, B, C, D y las dos
siguientes son las salidas en este caso X el resultado y C el carry de la ALU.
De igual modo en microwind se puede realizar un diseo manualmente para ello, una vez
dentro del Microwind se arrastra los transistores que se desea de la paleta de herramientas y
se une con los diferentes tipos de metales para disear de acuerdo al modelo que se quiera
disear
72
Puntos de unin de
diferentes metales
Elementos transistores
Alimentaciones, entradas y
salidas
Elementos de Unin
Diferentes Metales,polisilicio
Fig 70 Paleta de Herramientas Microwind
Si se quiere por ejemplo disear una compuerta not se necesita dos

transistores uno pmos y uno nmos, se escoge el transistor en la paleta de
herramientas y coloque donde ms conveniente se crea, seguidamente se crea
alimentaciones, salidas y entradas, luego de esto una con los metales y
polisilicios, hay que tomar en cuenta que cada tipo de metal y polisilicio trabaja
en diferentes capas esto para evitar choques de metales, si se requiere hacer
una conexin entre distintos metales se utiliza contactos
73
Fig 71Compuerta NOT Microwind
De igual modo para iniciar DSCH solo se necesita abrir el ejecutable una vez
dentro del programa es muy parecido a PROTEUS, aqu se tiene una paleta de
smbolos donde se puede escoger entre transistores, compuertas, etc.
Fig 72 Paleta de Simbolos DSCH
Para construir un diseo por ejemplo una compuerta not solo arrastre los
elementos y una, con lneas de la barra de herramientas, en esta barra
74
tambin existen botones para borrar copiar, etc , en este software las lneas si
pueden cruzarse entre si ya que como se menciono antes es muy parecido a
proteus
Barra de Herramientas
Fig 73 Compuerta NOT DSCH
75

Ejercicios Microwind VSCH y Verilog

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DISEO VLSI

Msc. Darwim Alulema

22 de noviembre del 2015

PLANTEAMIENTO DEL PROBLEMA...............................................................8

ESTADO DEL ARTE........................................................................................ 8

SOLUCIN DE LOS EJERCICIOS..................................................................10

Tabla de Verdad y Mapas K........................................................................13

DIAGRAMAS ELECTRNICOS CON COMPUERTAS.................................29

DIAGRAMAS ELECTRNICOS CON TRANSISTORES...............................33

MICROWIND ejercicio 1................................................................................... 33

MICROWIND ejercicio 1................................................................................... 41

DSCH ejercicio 3............................................................................................. 45

DESCRIPCIN DE PRERREQUISITOS Y CONFIGURACIN.........................64

1 Diagrama1 enunciado Ej1.........................................................................10

Fig 44 Tiempo Microwind Ej2............................................................................. 43

1. PLANTEAMIENTO DEL PROBLEMA

Hardware. Se resolver los problemas planteados de lgica combinaciones a partir de

2.2. Objetivos Especficos

3. ESTADO DEL ARTE

para aprender. La implementacin Fsica de los semiconductores se ha disparado en la

4. SOLUCIN DE LOS EJERCICIOS

Fig 1 Diagrama1 enunciado Ej1

Fig 2 Diagrama2 enunciado Ej1

No se presenta nunca el caso en el cual el nmero de unos en la sinapsis de excitacin es

Fig 3 Diagrama enunciado Ej2

Alicia corre detrs de alguien

Asigne a los cuatro personajes etiquetas binarias en orden alfabtico

Ejemplo: la reina de corazones salta sobre el Sombrero Loco se transforma en 10111

Fig 4 Diagrama enunciado Ej4

Fig 5 Diagrama2 enunciado Ej4

Si el control A se presiona del lado derecho, el peso de la variable A se contabilizar para

4.2. Tabla de Verdad y Mapas K

Fig 6 Mapa de Karnaugh Ej1

Fig 7 Mapa de Karnaugh Ej2

Fig 8Mapa de Karnaugh Ej. 3

Fig 9 Mapa de Karnaugh F1 Ej. 4

Fig 10 Mapa de Karnaugh F2 Ej.4

Salida Detector de Texturas

Fig 11 Diagrama de Bloques Ej.1

napsis de excitacin (A, B, C) Sinapsis de inhibicin (D, E)

Salida del Sistema Axn

Fig 12 Diagrama de Bloques Ej.2

Salida del Sistema Reconocedor de Frase

Fig 13 Diagrama de Bloques Ej.3

Fig 14 Diagrama de Bloques Ej.4

5.2. DIAGRAMA ESQUEMTICO

Maquina Sper Elemental

5.3. Diagramas UML

Fig 15 Diagrama de Caso de Uso Ej.1

Sinapsis de excitacin (A, B, C) Sinapsis de inhibicin (D, E)

Fig 16 Diagrama de Caos de Uso Ej.2

Sinapsis de excitacin (A, B, C) Sinapsis de inhibicin (D, E)

Fig 17 Diagrama de Casos de Uso Ej.3

Codificacion A,B,C,D de nmeros binarios a decimal para casilleros.

Fig 18 Diagrama de Casos de Uso Ej.4

Fig 19 Diagrama de Secuencia Ej.1

Fig 20 Diagrama de Secuencias Ej.2

Fig 21 Diagrama de Secuencias Ej.3

Fig 22 Diagrama de Secuencias Ej.4

5.4. DIAGRAMAS ELECTRNICOS CON COMPUERTAS

Fig 23 Diagrama Electrnico Ej1

Diagrama equivalente ejercicio 1

Fig 24 Diagrama Electrnico Equivalente Ej.1

Fig 25 Diagrama Electrnico Ej.2