DISEO DIGITAL

PRCTICA 7
DISEO DE CIRCUITOS LOGICOS SECUENCIALES EN VHDL
(QUARTUS)
OBJETIVOS:
Implementar circuitos Logicos secuenciales con el lenguaje de programacin
VHDL , con el enfoque de Mealy y Moore
Emplear el software de programacin Quartus 13.1 en el lenguaje VHDL.
Aplicar el atributo event de VHDL para definir un flanco especifico en una
seal de reloj de un circuito secuencial
Materiales
PC con Quartus 13.1
TRABAJO PREVIO
Investigar la sintaxis de las siguientes de VHDL: process, when, case.
Investigar cules son los atributos ms usados en VHDL.

INTRODUCCION
El procedimiento para el diseo de circuitos secuenciales es ms laborioso que el de
anlisis, ya que intervienen ms factores tales como: interpretacin correcta del diseo,
tipo de flip-flop a emplear, asignacin de estados, etc.
Asimismo, se puede decir con certeza, que el paso crtico consiste en obtener el diagrama
de estados correcto, de lo contrario todo el procedimiento sera errneo. Hoy en da existe
una diversidad de herramientas de software y hardware que permiten que el proceso de
diseo sea menos propenso a errores y efectivo.
Pero vale la pena mencionar que el uso de software especializado es vlido y se justifica
slo si previamente se han comprendido los conceptos bsicos de la lgica secuencial,
tanto para el anlisis como para diseo.

PROCEDIMIENTO
Parte I: Descripcin de mquinas de Mealy en VHDL.
1. Dentro de la carpeta Mis documentos, crear una nueva carpeta con el nombre de
sumador serial mealy.

2. Analice el diagrama de estados siguiente, y con el programa

Boole-Deusto edtelo el cual corresponde a un sumador serial

Diagrama d estados para un sumador serial diseado como

mquina de Mealy
Observe que hay dos estados en el sumador, uno cuando no hay acarreo (NO_C) y otro
cuando existe acarreo (SI_C). Tambin es posible determinar que la salida (SUMA)
depende tanto de las entradas (A y B) como del estado interno del sumador, por lo tanto
dicho diagrama est elaborado bajo el enfoque de mquina de Mealy.
3. Guarde el diagrama de estados con el nombre de sumser_mealy.aut en la
carpeta que se creo en el punto 1.
4. Genere el cdigo en VHDL para el diagrama de la figura seleccionando la opcin
Exportar a VHDL del men Archivo del programa Boole-Deusto y gurdelo en la
carpeta sumador serial mealy con el nombre de sumser_me.vhd.
5. Ejecute el programa quartus y genere un nuevo proyecto, cuando el programa
solicite el nombre teclee sumador_serial_mealy y seleccione la carpeta sumador
serial mealy que se cre en el paso 1.
6. Despus, en el cuadro de dilogo Add Files to Project seleccione el archivo
sumser_me.vhd.
7. Despliegue el cdigo VHDL:
8. Analice el cdigo detenidamente y conteste, Qu entradas nuevas agreg
Boole_Deusto a la entidad original y cul es su funcin?
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9. Cul es el significado de las siguientes lneas del programa?
type nombres_estados is (NO_C, SI_C);
signal estado: nombres_estados;

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10. El programa Boole_Deusto englob dentro de una seal de tipo vector a las
entradas A y B, de tal manera que puede hacerse referencia a ellas como una sola
dentro del case_when. Escriba las lneas de cdigo que realizaron dicha
conversin.
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11. Compile el cdigo, depure cualquier error que se presente durante el proceso.
12. Realice la simulacin respectiva
13. Utilice la siguiente forma de onda

Parte II: Descripcin de mquinas de Moore en VHDL.

14. Dentro de la carpeta Mis documentos, crear una nueva carpeta con el nombre de
sumador serial moore.
15. Regrese al programa Boole-Deusto y recupere el diagrama de estados de la figura
anterior, previamente almacenado y convierta el sumador serial Mealy en una
mquina de Moore y repita los pasos 3, 4, 5 y 6.
16. Despliegue el cdigo VHDL bajo el enfoque de Moore.
17. Repita los pasos de la parte I del 11 al 13.
18. Compare las seales de simulacin y haga sus conclusiones.
Parte III ejercicio de Aplicacin
Obtener el diagrama de estados de un sistema secuencial sincrnico que es
capaz de detectar la secuencia 110 cada vez que sta se presente. Determinar
la secuencia de salida, cuando se aplica en la entrada la secuencia: 011011..

VIII. BIBLIOGRAFA
REFERENCIAS WEB
1. http://www.cs.tau.ac.il/~orish/structure/similidoc/similiumanual.htm
2. http://www.redeya.com/electronica/tutoriales/PDF/vhdl.pdf
3. http://es.wikibooks.org/wiki/VHDL
4. http://www.ite.tul.cz/data/vhdl_ref.pdf
Diagrama de estados modelo de Moore

Secuencia de salida modelo de Moore

Diagrama de mealy

Seceuncia de estados del modelo de Mealy

Algunas observaciones sobre las representaciones:

Las salidas de Moore son sincrnicas con el reloj, las de Mealy son asincrnicas; es decir,
apenas ocurre una transicin en la entrada, se genera el prximo estado y se produce la
salida sin esperar el canto del reloj.
En general los modelos de Mealy pueden generar las mismas secuencias de salidas que
una mquina de Moore, pero con menos estados. Ntese que las salidas de Mealy
ocurren un intervalo de tiempo antes que las de Moore.
En las mquinas de Mealy, las salidas z pueden cambiar inmediatamente
cuando ocurre un cambio en las entradas, y stas pueden cambiar entre pulsos
del reloj. Si esto no se desea, pueden sincronizarse las salidas asincrnicas, de
una mquina de Mealy, pasndolas por un flip-flop.

LIBROS

Salidas registradas en el modelo Mealy

En el modelo de Moore, el circuito combinacional de salida puede generar
perturbaciones, stas pueden evitarse si las salidas se generan en funcin del
estado prximo

En diseos de mquinas secuenciales de estados finitos completamente

sincrnicas, debe preferirse el modelo de Moore. As tambin cuando se
empleen dispositivos lgicos programables (PLD o FPGA) para la
implementacin.

Implementar en VHDL este modelo

Realizar la simulacin respectiva.

19. Ashenden, Peter The VHDL Cookbook 1ed.

(http://www.licm.sciences.univmetz.fr/IMG/pdf/VHDL-Cookbook.pdf)
20. Hayes. Introduccin al diseo lgico digital. 1Ed. Addison Wesley.