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ANALISIS Y SINTESIS DE CIRCUITOS

SECUENCIALES SINCRONOS
Profesor Jorge Gianotti Hidalgo
Departamento de Ingeniera Elctrica
Universidad de Antofagasta
2007
Sistemas Digitales

Jorge Gianotti H.

Circuito Secuencial General


Un circuito secuencial general contiene:
Lgica combinacional y biestables.
Los biestables:
Son elementos de memoria que almacenan la historia
del circuito.
Los valores almacenados en los biestables constituyen el
estado del circuito (salidas Q de los flip-flops).

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Jorge Gianotti H.

Cualquier circuito secuencial se puede asimilar al esquema:

Lgica

Entradas xi

Salidas

Combinacional

yi
Variables de Estado
Secundaria

Sistemas Digitales

zi

MEMORIA
(biestables)

Jorge Gianotti H.

Yi
Variables de
Estado de
Excitacin

La lgica combinacional del circuito secuencial general, entrega las


salidas del circuito (zi) y las variables de excitacin (variables de
estado) que son las entradas a los biestables de la memoria (Yi).
Las variables de estado secundaria de la memoria (yi) almacenan el
estado actual del circuito.
El estado actual en la memoria est representado por el valor que
asumen las salidas Qi de los flip flops y se asume binaria (1 o 0).
Las variables de excitacin (Yi) corresponden a los estados siguientes
de circuito secuencial.
Los circuitos secuenciales tienen un nmero finito de estados posibles:
con n biestables son posibles 2n estados.
Los circuitos secuenciales tambin se conocen como:
Mquinas de Estados (ME), o
Mquinas de Estados Finitos (MEF).
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Mquina de Estado Sncrona


Lgica

Entradas xi

Variables de
Estado de
Secundaria

zi

Combinacional

yi

MEMORIA
(biestables)

Pulsos de Reloj

Yi
Variables de
Estado de
Excitacin

Los biestables estn sincronizados por pulsos de reloj (clock)


Sistemas Digitales

Jorge Gianotti H.

Circuitos Secuenciales Sncronos


Los circuitos sncronos son :
ms fciles de disear.
ms seguros de funcionamiento.
En un circuito sncrono :
Todos los cambios de estado de los biestables se deben a los
niveles presentes justo antes del flanco activo y ocurren justo
despus del flanco activo.
Por lo tanto, su estado permanece
constante en cada ciclo de reloj

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El comportamiento de una ME se puede definir con dos funciones:


Salidas = (Estado_actual, Entradas)
Estado_Siguiente = (Estado_actual, Entradas)
Ambas funciones son generadas por la lgica combinacional:
= es la funcin de salida
= es la funcin de transicin de estados ( estado_siguiente )
En general se puede describir como:
zi = (yi , xi)
Yi = (yi , xi)
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Modelos de circuitos secuenciales sncronos


Modelo de Mquina de Mealy

Entradas

Estado Siguiente
Lgica
Combinacional

Flip
Flops

Salida
Lgica
Combinacional

Salidas

En el modelo de Mealy de un circuito secuencial, las salidas


son funciones de las entradas y del estado actual.
Sistemas Digitales

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Ejemplo
Determinar la respuesta de salida del circuito secuencial definido
en la siguiente figura con la secuencia de entrada X = 011010

Estado
A

Presente X=0

1/1

1/0
0/1

B
0/0
Sistemas Digitales

0/0
X/Z

Entrada

C
1/0
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X=1

B,1

C,0

B,0

A,1

A,0

C,0

Estado siguiente/Salida

Comportamiento de la secuencia del circuito secuencial:


TIEMPO

ESTADO ACTUAL

ENTRADA

SALIDA

ESTADO SIGUIENTE

Diagrama de tiempos del modelo Mealy


T0

T1

T2

T3

T4

T5

Clock
State

Input x

Output z

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Modelos de circuitos secuenciales sncronos


Modelo de Mquina de Moore

Entradas

Estado Siguiente
Lgica
Combinacional

Flip
Flops

Salida
Lgica
Combinacional

Salidas

En el modelo de Moore de un circuito secuencial, las salidas


son funciones slo del estado actual.

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11

Modelos de circuitos secuenciales sncronos


Ejemplo
Determinar la respuesta de salida del circuito secuencial definido
en la siguiente figura con la secuencia de entrada X = 011010

Estado

Y/0
0

Presente X=0

0
1

1
W/0

X/1
1

Sistemas Digitales

Entrada

Salida

X=1

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12

Comportamiento de la secuencia del circuito secuencial:


TIEMPO

ESTADO ACTUAL

ENTRADA

SALIDA

ESTADO SIGUIENTE

Diagrama de tiempos del modelo Moore


T0

T1

T2

T3

T4

T5

Clock
State

Input x

Output z

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Ejemplo: Diagramas de Estado para la Secuencia 101


0
Q0 /0

0/0

Q0
1/0

1/0
0/0

Q1/0
0

Q1
0/0

1/1

Q2 /0
1

Q2

Q3/1

Diagrama Mealy
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Diagrama Moore

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Tablas de Estado para la Secuencia 101

Estado
Presente
Qv

Estado
Siguiente

Estado
Presente

Entradas
X=0
X=1

Q0

Q0

Q1

Q1

Q2

Q1

Q0

Q0,0

Q1,0

Q2

Q0

Q3

Q1

Q2,0

Q1,0

Q3

Q2

Q1

Q2

Q0,0

Q1,1

Qv+1,Z

Qv+1,Z

Salida
Z

Tabla de Moore

Tabla de Mealy
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Entrada
X=0 X=1

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Sntesis de Circuitos Secuenciales Modalidad Reloj

En la modalidad reloj, los cambios de estado estn regidos por la


accin de un pulso de reloj aplicado a los flip flops que conforman la
memoria.
El procedimiento que rige el diseo de mquinas secuenciales se
describe mediante el siguiente diagrama de etapas:
Diagrama de
estados

Descripcin
Funcional

Tabla de
estados

Tabla mnima
de estados

Asignacin de estado
Tabla de
transicin
Circuito

Sistemas Digitales

Ecuacin de
entrada a memoria

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16

Ejemplo para disear el diagrama de estado y la tabla de estados de un


problema de planteo.
Ejemplo:
Disear un circuito secuencial sncrono en la modalidad de reloj, que
detecte la secuencia de tres unos consecutivos que ingresan a travs de
la lnea de entrada X. Cuando tal situacin se presenta, la lnea de salida
del circuito, Z, debe ir a estado lgico 1 y permanecer en ese estado
indefinidamente cualquiera sea la seal de entrada que se ingrese. Cada
bit de entrada 0 o 1 estar sincronizado por un pulso de reloj.

Entrada X

Detector
de
Secuencia

Salida Z

Pulsos de Reloj
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Diagrama de Estados
1. Considerando el caso en que ingresen los tres unos seguidos.
0/0
1/0
q0

1/0

q1

q2

1/0

q3

1/1

2. Considerando todas las posibles combinaciones de entradas


0/0
1/0
q0

1/0

q1

1/0

q2

1/1

q3

0/0
1/0
0/0

q4
0/0

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18

Tabla de Estados
De acuerdo al diagrama de todas las posibles combinaciones.
qv

xv
0

q0

q4,0

q1,0

q1

q4,0

q2,0

q2

q4,0

q3,1

q3

q3,0

q3,0

q4

q4,0

q1,0

qv+1,z

qv+1,z

Se aprecia que el estado q4 puede ser reemplazado por q0.


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19

RELACIONES DE EQUIVALENCIAS
Para reducir una Tabla de Estados y conseguir una tabla ptima en
estados con la menor cantidad de estados, es necesario determinar a
partir de la tabla inicial de estados, los estados que resulten ser
equivalentes. Esto significa que algunos estados pueden considerarse
bajo condiciones de ser equivalentes siempre y cuando no sea posible
distinguir su funcionalidad entre ellos.
Ser equivalentes se puede simbolizar como el hecho que esos estados
presentan iguales estados siguientes y valores de salida para las
mismas condiciones de entrada.
De igual manera existen circuitos equivalentes, ya que bajo iguales
condiciones de entrada entregan las mismas salidas.

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20

Estados Equivalentes y Circuitos


Si las salidas y los estados siguientes se especifican para cada
combinacin de entradas y estados presentes, los circuitos se clasifican
como completamente especificados.
La funcin del estado siguiente se denota por el smbolo , mientras que
la funcin de salida lo ser por el smbolo

(q2,3) = 0 indica que la salida del estado q2 para la entrada 3, es 0.


(q2,3) = q4 indica que el estado siguiente de q2 para la entrada 3, es q4

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21

Ejemplo:
Considere un circuito el cual es sometido a una serie de entradas dadas
por los nmeros 0-2-3-0-0-1. Determinar los valores de salida en
respuesta a esta secuencia de entrada, como tambin, la secuencia del
siguiente estado a partir del estado inicial q1. La tabla de estados tpica
del circuito es la siguiente:
qv

X
0

q1

q3,0

q1 ,0

q2 ,0

q2 ,0

q2

q3 ,0

q3 ,0

q4 ,0

q4 ,0

q3

q3 ,0

q1,1

q1,2

q1 ,0

q4

q4 ,0

q4 ,0

q2 ,0

q2 ,0

qv+1,z
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22

Solucin:
La secuencia de valores de salida (z) y estados siguientes (qv+1) en
respuesta a la serie de entradas (x) es la siguiente:
(q1,0) = 0

(q1,0) = q3

(q3,2) = 2

(q3,2) = q1

(q1,3) = 0

(q1,3) = q2

(q2,0) = 0

(q2,0) = q3

(q3,0) = 0

(q3,0) = q3

(q3,1) = 1

(q3,1) = q1

La secuencia salida y estado final se resumen como la siguiente


funcin:
(q1,023001) = 020001
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(q1,023001) = q1
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23

Definicin de equivalencia de dos estados en circuitos


Definicin 10.1.- Sean S y T dos circuitos completamente especificados,
sujetos a las mismas secuencias de entrada posible. Sea (X1, X2,...Xn)
una secuencia de valores posibles de un conjunto de entrada X, de
longitud arbitraria. Los estados p a T y q S son indistinguibles
(equivalentes), lo cual se expresa como p q , si y solo si T(q, X1,
X2...Xn) = S (p, X1, X2...Xn) para cada secuencia posible de entradas.
Definicin 10.2.- Se dice que los circuitos secuenciales S y T son
equivalentes, lo cual se expresa como S T si para cada estado p en T,
existe un estado q en S , tal que p q e inversamente, para cada estado
q en S existe un estado p en T tal que p q .

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24

Por ejemplo se puede verificar que los circuitos S y T son equivalentes si


no se pueden diferenciar observando las respuestas a una secuencia de
entradas. Sean la tablas de estados de los circuitos S y T las siguientes:
S

X=0 X=1

X=0

X=1

q1

q3 , 0

q2,1

p1

p1 , 0

p2 , 1

q2

q1 , 1

q2,0

p2

p1 , 1

p2 , 0

q3

q1 , 0

q2,1

Estado inicial q1
ESTADO

Estado inicial q3
q1 q3 q1 q2 q2 q1

ESTADO

q3 q1 q3 q2 q2 q1

ENTRADA

0 01 1 0

ENTRADA

0 01 1 0

SALIDA

0 01 0 1

SALIDA

0 01 0 1

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25

Estado inicial p1
ESTADO

Estado inicial p2
p1 p1 p1 p2 p2 p1

ESTADO

p2 p1 p1 p2 p2 p1

ENTRADA

0 01 1 0

ENTRADA

0 01 1 0

SALIDA

0 01 0 1

SALIDA

1 01 0 1

Estado inicial q2
ESTADO

q2 q1 q3 q2 q2 q1

ENTRADA

0 01 1 0

SALIDA

1 01 0 1

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26

En conclusin:
1. Estado q1 es igual al estado q3 , luego estados q1 con q3 son
equivalentes en siguientes estados y en salidas.
2. Adems, se tiene que el estado p1 en el circuito P es equivalente
tanto a q1 como a q3 en el circuito S.
3. El estado p2 es equivalente al estado q2.
4. Por lo tanto se concluye que los circuitos S y T son equivalentes

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27

Determinacin de clases de estados indistinguibles


Se trata de obtener una tabla de estados ptima de clases de estados
indistinguibles. Esto significa tener una menor cantidad de estados y
por consiguiente una reduccin en el nmero de circuitos secuenciales
(flip-flops).
Teorema 10.1.- Se har que los estados de un circuito secuencial se
dividan en clases separadas. p = q denota que los estados p y q
quedan dentro de la misma clase en la particin. Esta particin se
compone de clases equivalentes de estados indistinguibles (dos
estados inndistinguibles deben estar en la misma clase), si y solo si,
se satisfacen las dos condiciones siguientes para cada par de estados
p y q en la misma clase (p = q) y cada entrada individual X.
1. (p,X) = (q,X)
2. (p,X) = (q,X)
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28

Ejemplo.- Realizar una particin de los estados del circuito secuencial de


la siguiente tabla en clases de equivalencia de estados indistinguibles.
qv

Sistemas Digitales

X
0

q0

q0,1

q4,0

q1

q0,0

q4,0

q2

q1,0

q5,0

q3

q1,0

q5,0

q4

q2,0

q6,1

q5

q2,o

q6,1

q6

q3,0

q7,1

q7

q3,0

q7,1

qv+1,zv

qv+1,zv

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29

Solucin.a. Cada Clase se forma por los estados que tienen salidas Zv iguales en
X=0 y X=1.
Clase

q0

q1 , q2 , q3

q4 , q5 , q6 , q7

Esta agrupacin de estados en clases cumple con el N1 del teorema


10.1.
(p,X) = (q,X)

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30

b. Para cumplir la segunda condicin del teorema 10.1 se deber


verificar que los estados siguientes de los estados de una clase se
encuentren en una misma clase para cada una de las entradas.
Clase de
estado
siguiente

Clase

a-c

a-c

b-c

b-c

b-c

b-c

b-c

b-c

La clase b contiene pares de estado que no satisfacen la condicin N 2


del teorema (p,X) = (q,X).
Clase de
estado
siguiente
Clase
Sistemas Digitales

a-c

d-c

d-c

b-c

b-c

b-c

b-c

a-c

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31

Clases de Equivalencia

c
0/1

1/0

q0

q4

1/1

q6

a
1/1 1/1

1/0
q1

q5

1/0 0/0
0/0
q2

q7
0/0

1/0
q3
b

0/0

Sistemas Digitales

0/0

1/1

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32

A continuacin se determina el equivalente mnimo de estados del


circuito secuencial original. Luego, se definen los estados p1 , p2 , p3 y p4
en un circuito T correspondiente a cada una de las clases a , b , c y d .
La siguiente tabla de estados se resume luego en:
pv

Xv

Clase

Estados
equivalentes de
S

p1

p1 , 1

p3 , 0

q0

p2

p4 , 0

p3 , 0

q2 , q3

p3

p2 , 0

p3 , 1

q4 , q5 , q6 , q7

p4

p1 , 0

p3 , 0

q1

Pv+1 , Zv

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33

En conclusin un circuito con 8 estados iniciales que requera 3 flip-flops


se ha convertido en un circuito de 4 estados con slo 2 flip-flops

p1

0/1

0/0
p4
0/0
p2
1/0

1/0

1/0

0/0
p3

1/1

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34

Simplificacin por Tablas de Implicacin


Se utiliza para encontrar un equivalente mnimo de estados de una
Tabla de Estados
qv
1
2
3
4
5
6
7
8
9
10
11
12

Xv = 0
2,0
4,0
6,0
8,0
10 , 0
4,0
10 , 0
8,0
10 , 1
4,0
2,0
2,0
Qv+1 , Zv

Sistemas Digitales

Xv = 1
3,0
5,0
7,0
9,0
11 , 0
12 , 0
12 , 0
1,0
1,0
1,0
1,0
1,0
Qv+1 , Zv

Por inspeccin se observa que el


estado q12 es equivalente con q11,
luego, se elimina el estado q12 y se
reemplaza en la tabla por q11.

q11
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35

qv

Xv = 0

Xv = 1

qv

Xv = 0

Xv = 1

2,0

3,0

2,0

3,0

4,0

5,0

4,0

5,0

6,0

7,0

6,0

5,0

8,0

9,0

8,0

9,0

10 , 0

11 , 0

10 , 0

11 , 0

4,0

11 , 0

4,0

11 , 0

10 , 0

11 , 0

8,0

1,0

8,0

1,0

10

4,0

1,0

10 , 1

1,0

11

2,0

1,0

10

4,0

1,0

10 , 1

1,0

11

2,0

1,0

Qv+1 , Zv

Qv+1 , Zv

Qv+1 , Zv

Qv+1 , Zv

Sistemas Digitales

q7=q5
q7=q5

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36

2
3
4
5
6
8
10
11
9

2-4
3-5
2-6
3-5
2-8
3-9
2-10
3-11
2-4
3-11
2-8
1-3
2-4
1-3
1-3

Tabla de Implicacin
4-6
4-8
5-9
4-10
5-11
5-11
4-8
1-5
1-5
2-4
1-5

6-8
5-9
6-10
5-11
4-6
5-11
6-8
1-5
4-6
1-5
2-6
1-5

8-10
9-11
4-8
9-11
1-9
4-8
1-9
2-8
1-9

4-10
8-10
1-11
4-10
1-11
2-10
1-11

4-8
1-11
1-11

4-8

2-4
1-11

2-8

2-4

X X X X X X X X X
1

Sistemas Digitales

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10

11

37

2
3
4
5
6
8
10
11

2-4
3-5
2-6
3-5
2-8
3-9
2-10
3-11
2-4
3-11
2-8
1-3
2-4
1-3

Tabla de Implicacin
4-6
4-8
5-9
4-10
5-11

6-8
5-9
6-10
5-11

1-3

2-4
1-5

4-6
5-11
6-8
1-5
4-6
1-5
2-6
1-5

5-11
4-8
1-5
1-5

8-10
9-11
4-8
9-11

4-10

4-8
1-9
2-8
1-9

8-10
1-11
4-10
1-11
2-10
1-11

1-11

4-8

2-4
1-11

2-8

2-4

10

1-9

4-8
1-11

Sistemas Digitales

Jorge Gianotti H.

11
38

En la ltima tabla de implicacin, cada celda no cruzada representa un


par de estados equivalentes.
Estados Equivalentes
11

------------------

10

------------------

------------------

( 6 , 10 )

( 5 , 11 ) ( 6 , 10 )

( 5 , 11 ) ( 6 , 10 )

( 3 , 5 , 11 ) ( 6 , 10 )

( 3 , 5 , 11 ) ( 2 , 6 , 10 )

( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 )

Clases de equivalencia

( 1 , 3 , 5 , 11 ) ( 2 , 6 , 10 ) ( 4 ) ( 8 ) ( 9 )

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39

Tabla Mnima de Estados

qv

Xv = 0

Xv = 1

a = ( 1 , 3 , 5 , 11 )

b,0

a,0

b = ( 2 , 6 , 10 )

c,0

a,0

c=(4)

d,0

e,0

d=(8)

d,0

a,0

e=(9)

b,1

a,0

qv+1 , Zv

qv+1 , Zv

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40

Asignacin de estados y Ecuaciones de entrada del elemento de Memoria


La asignacin de estados consiste en otorgar a cada variable de estado
de una tabal de estados, un valor binario. El valor binario asignado tiene
en parte relacin con la cantidad de variables de estado presente en la
tabla de estados.
Para determinar las ecuaciones de estado de entrada al elemento de
Memoria se debe conocer que tipo de flip flop se emplear, ya sea tipo D
o JK (entre los ms usados). Luego es preciso conocer la tabla de
excitacin del flip flop.
Transicin deseada
qv+1
qv
0
0

Entradas de los Flip flops


J
K
S

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41

La asignacin correcta de los valores binarios a cada estado presente en


la tabla de estados, favorece la minimizacin de variables en las
ecuaciones de estado y por consiguiente permite minimizar los circuitos.
Para tal efecto es posible enunciar tres reglas que permiten servir como
gua en el proceso de asignacion. Las reglas van de acuerdo a una
prioridad, en este caso la Regla I (a, b, c) es la mayor prioridad, a
continuacin la II y III.
Regla I.a. Se deben examinar las filas de la tabla de estados que tengan
anotaciones idnticas para el siguiente estado. Estas filas deben
recibir asignaciones adyacentes.
b. Se dan asignaciones adyacentes a las filas de la tabla de estado que
tengan las mismas anotaciones del siguiente estado, pero en
diferente orden de columna. A estas filas se le dan asignaciones
adyacentes, si las anotaciones de estado siguiente pueden recibir
asignaciones adyacentes.
Sistemas Digitales

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42

c. Las filas con anotaciones idnticas para el estado siguiente en algunas


pero no en todas las columnas de la tabla de estado, deben recibir
asignaciones adyacentes en donde las filas que tengan ms columnas
idnticas asuman la mxima prioridad.
Regla II.Las anotaciones de estado siguiente para una fila deben recibir
asignaciones adyacentes.
Regla III.Las asignaciones deben hacerse de tal manera que se simplifiquen los
mapas de salida.

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43

Ejemplo.Determinar las adyacencias de la siguiente tabla de estado de acuerdo a


la aplicacin de las reglas
qv
A
B
C
D
E
F
G

Xv = 0
B,0
D,0
E,0
F,0
G,0
A,1
A,0
qv+1, zv

Xv = 1
C,0
E,0
D,0
G,0
F,0
A,0
A,1
qv+1, zv

Regla Ia, los estados F y G son


adyacentes.
Regla Ib, D y E adyacentes si F y G
pueden serlo tambin. B y C
adyacentes si D y E pueden serlo
tambin
Asignaciones propuestas :
A = 000
D = 011

B = 001
E = 111

C = 101
F = 010

G = 110
Sistemas Digitales

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44

De acuerdo a la aplicacin de las reglas es posible establecer las


variables de estado en la siguiente tabla de estados de transicin (los
estado se ordenan de acuerdo a su ubicacin en el mapa K):
qv
(y2y1y0)v
Xv = 0
Xv = 1

Sistemas Digitales

000

001 , 0

101 , 0

001

011 , 0

111 , 0

011

010 , 0

110 , 0

010

000 , 1

000 , 0

110

000 , 0

000 , 1

111

110 , 1

010 , 0

101

111 , 0

011 , 0

100

XXX , X

XXX , X

(y2y1y0)v+1 , z

(y2y1y0)v+1 , z

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45

Reemplazando las variables de Estado Secundario Y por las salidas Q de


cada Flip Flop se tiene:
Qv

(Q2Q1Q0)v

Xv = 0

Xv = 1

000

001 , 0

101 , 0

001

011 , 0

111 , 0

011

010 , 0

110 , 0

010

000 , 1

000 , 0

110

000 , 0

000 , 1

111

110 , 1

010 , 0

101

111 , 0

011 , 0

no posible

100

XXX , X

XXX , X

(Q2Q1Q0)v+1 , z

(Q2Q1Q0)v+1 , z

Sistemas Digitales

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46

Ecuaciones de las Variables de Estado


Q0X
Q2 Q1

Q0X
00

01

11

10

00

01

11

10

Q2 Q1

00

01

11

10

00

01

11

10

K 2 = X + Q0

J 2 = X Q1 + XQ0
Sistemas Digitales

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47

Ecuaciones de las Variables de Estado


Q0X
Q2 Q1

Q0X
00

01

11

10

00

01

11

10

Q2 Q1

00

01

11

10

00

01

11

10

J1 = Q0
Sistemas Digitales

K1 = Q0
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48

Ecuaciones de las Variables de Estado


Q0X
Q2 Q1

Q0X
00

01

11

10

00

01

11

10

Q2 Q1

00

01

11

10

00

01

11

10

K 0 = Q1

J 0 = Q1
Sistemas Digitales

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49

Ecuaciones de las Variables de Estado


Q0X
Q2 Q1

00

01

11

10

00

01

11

10

Z = Q2Q1 Q0 X + Q2 Q0 X
Sistemas Digitales

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50

Circuito Final
X
Z

clock

J 2 Q2
ck
K 2 Q2

J 1 Q1
ck
K 1 Q1

J 0 Q0
ck
K 0 Q0

Sistemas Digitales

y2
y2

y1
y1

y0
y0

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51

Ejercicio de Circuito Sncrono

Diseo de un reconocedor de dos secuencias R4


El problema es disear un circuito secuencial R4 de una entrada, dos salidas,
que reconozca y distinga la ocurrencia de dos secuencias especficas de cuatro
bits en su flujo de entrada.
El patrn de salida de reposo es Z1Z2=00. si se aplica la secuencia X1=0101 a la
lnea de entrada X, la salida debe convertirse en Z1Z2=01 al aparecer el ltimo
bit de X1 y el circuito deber regresar a su estado de puesta a cero (estado
inicial de reset). Si se aplica a X una segunda secuencia X2=1110, la salida
deber ser Z1Z2=10 cuando aparezca el ltimo bit de X2 y, una vez ms, el
circuito debe regresar al estado de puesta a cero.
Observe que X1 y X2 pueden ir precedidos por cualquier patrn que no incluya
ninguna de las secuencias. En la figura siguiente se presenta R4 con algunas
seales representativas de entrada/salida que indican el comportamiento
deseado. Determine la tabla de Estados Mnima, Asigne Estados y encuentre las
Ecuaciones de Estado.
Sistemas Digitales

Jorge Gianotti H.

52

Ejercicio de Circuito Sncrono

Ciclo 1-2-3-4-5-6-7-8-9-10-11
0- 0-0 -0-0 - 0-0 -0-0 - 1 - 0

Ciclo 1-2-3-4-5-6-7-8-9-10-11

0- 0-1 -0-1 - 1-1 -1-1 - 0 - 1

Reconocedor de dos
Secuencias

Z1
Z2
Ciclo 1-2-3-4-5-6-7-8-9-10-11
0- 0-0 -0-1 - 0-0 -0-0 - 0 - 0

CLK

Sistemas Digitales

RESET

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53

Diagrama de Estados del R4

1/01
0/00
B

1/00

0/00

0/00
0/00

0/00
1/00
E

0/00

1/00

1/00

1/00

1/00

Reset
0/10
X/Z 1Z2
Sistemas Digitales

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54

Tabla de Estados del R4

Sistemas Digitales

qv

Xv = 0

Xv = 1

B , 00

E , 00

B , 00

C , 00

D , 00

F , 00

B , 00

A , 01

B , 00

F , 00

B , 00

G , 00

A , 10

G , 00

qv+1, z1z2

qv+1, z1z2

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55

Tabla de Implicancia del R4


B

E-C

B-D
E- F

B-D
C-F

E- F

C-F

D-B

E-G

C-G

D-B
F -G

F -G

No hay clases de estados equivalentes, luego cada estado es una


clase y la tabla de estados se considera mnima.
Sistemas Digitales

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56

Tabla Mnima de Estados del R4

Sistemas Digitales

qv

Xv = 0

Xv = 1

B , 00

E , 00

B , 00

C , 00

D , 00

F , 00

B , 00

A , 01

B , 00

F , 00

B , 00

G , 00

A , 10

G , 00

qv+1, z1z2

qv+1, z1z2

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57

Tabla con Asignacin de Estados del R4


qv

Xv = 0

Xv = 1

A(000)

001 , 00

101 , 00

B(001)

001 , 00

011 , 00

(010)

XXX , XX

XXX , XX

C(011)

100 , 00

110 , 00

D(100)

001 , 00

000 , 01

E(101)

001 , 00

110 , 00

F(110)

001, 00

111 , 00

G(111)

000 , 10

111 , 00

(Q2Q1Q0)v+1 , z1z2

(Q2Q1Q0)v+1 , z1z2

Asignacin basado en las Reglas II y III


Sistemas Digitales

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58

Tabla Excitacin del flip flop tipo D


De acuerdo a la cantidad de estados presentes en la Tabla Mnima de
Estados se determina que la etapa de lgica secuencial estar formada
por 3 Flip- Flop, en este caso se utilizarn del tipo D.
Se debe utilizar la tabla de excitacin del flip flop tipo D para
determinar el estado siguiente de acuerdo a la excitacin presente en
su entrada D. Cada entrada va sincronizada por un pulso de reloj.
Transicin
deseada
qv
qv+1

Sistemas Digitales

Entrada del
Flip flop
D

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59

Tabla con Asignacin de Estados del R4

Qv

(Q2Q1Q0)v

Xv = 0

Xv = 1

000

001 , 00

101 , 00

001

001 , 00

011 , 00

no posible

010

XXX , XX

XXX , XX

011

100 , 00

110 , 00

100

001 , 00

000 , 01

101

001 , 00

110 , 00

110

001 , 00

111 , 00

111

000 , 10

111 , 00

(Q2Q1Q0)v+1 , z1z2

(Q2Q1Q0)v+1 , z1z2

Sistemas Digitales

Jorge Gianotti H.

60

Ecuaciones de Estados del R4

Q0X

Q0X
Q2 Q1

Q2 Q1

00

01

11

10

00

01

11

10

00

01

11

10

00

01

11

10

D2 = Q2Q1 + Q2 Q0 X + Q1 X + Q2Q0 X
Sistemas Digitales

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D1 = Q1 X + Q0 X
61

Ecuaciones de Estados del R4

Q0X
Q2 Q1

00

01

11

10

00

01

11

10

D0 = Q1 Q0 + Q2 X + Q1 X + Q1 X
Sistemas Digitales

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62

Ecuaciones de Estados del R4

Q0X
Q2 Q1

Q0X
00

01

11

10

00

01

11

10

Q2 Q1

00

01

11

10

00

01

11

10

Z1 = Q2Q1Q0 X
Sistemas Digitales

Z 2 = Q2 Q1 Q0 X
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63

Circuito del R4
X

FF-2
CLK

Z1
D

FF-1

D0 = Q1Q0 + Q2 X + Q1 X + Q1 X

CLK

Z2
D

FF-0
CLK

RELOJ

Sistemas Digitales

Jorge Gianotti H.

64

Ejercicio de Circuito Sncrono


Sistema Secuencial Sncrono encargado por la siguiente carta:
Estimado amigo, al poco tiempo de comprar esta vieja mansin, tuve la
desagradable sorpresa de comprobar que est hechizada con dos sonidos de
ultratumba: un Canto Picaresco y una Risa Sardnica; estos sonidos obedecen
a ciertas leyes en funcin del sonido de un Organo o al olor de Incienso
quemado, de tal forma que en cada minuto el sonido est presente o ausente.
El estado de cada sonido depende del siguiente comportamiento:
El Canto (C) conservar su estado (presente C=1 o ausente C=0), salvo si
durante el minuto actual no se oye la Risa (R=0) y toc el Organo (O=1), en
cuyo caso el Canto (C) tomar el estado opuesto.
La Risa se oir (R=1) segn el Canto est presente (C=1) y si no se quema
Incienso (I=0), o
La Risa no se oir (R=0) segn el Canto est ausente (C=0) y si no se quema
Incienso (I=0).
La Risa (R) har lo contrario que haca el Canto (C) si se quema Incienso
(I=1).
Sistemas Digitales

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65

Ejercicio de Circuito Sncrono


Determine el correcto diagrama de estados y la tabla de estados mnima
del sistema secuencial. Aplique modelo de Moore.
Indicacin:
El estado presente se considera con el valor binario 1, mientras que
el estado ausente se considera con el valor binario 0.
Las variables sern:
C = canto picaresco
R = risa sardnica
O = rgano
I = incienso

Sistemas Digitales

Jorge Gianotti H.

66

Ejercicio de Circuito Sncrono


Diagrama de Estados.-

OI=Organo-Incienso
01

00
q0

C=0
R=0

X0
11

10

X1
q1
Dont care

10

11

C=1
R=0

01
q2
Sistemas Digitales

C=0
R=1

X1
00
Jorge Gianotti H.

C=1
R=1

X0
q3
67

Ejercicio de Circuito Sncrono


Si R = 0 y O = 1 C en caso contrario C
O=0

O=1
O=0

O=0
C=0
R=0

O=1

O=1

C=0
R=1

O=1
O=0

O=1

O=1

O=0
C=1
R=0

O=1

C=1
R=1

O=0
O=0
O=1

O =0
Sistemas Digitales

Jorge Gianotti H.

68

Ejercicio de Circuito Sncrono


Si I = 0 R = C-1
Si I = 1 R = C-1
I=0
C=0
R=0

I=1

I=1

I=1

I=0

C=1
R=0

C=0
R=1

I=0

I=1

I=0

I=1

I=0

I=0

C=1
R=1
I=0

I =1
Sistemas Digitales

Jorge Gianotti H.

69

Ejercicio de Circuito Sncrono


Organo e Incienso
O= 0
I=0

O= 1
O= 0
I=1

O= 0
I=1
C=0
R=0

O= 1
I=1

O= 1
I=0

C=1
R=0

C=0
R=1

O= 1
O= 0
I=0

O= 1
I=0

O= 1
I=1

O= 1
O= 0
I=1
O= 0
I=0

O= 0
I=1
Sistemas Digitales

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C=1
R=1
O= 0
O= 1
I=0
70

Ejercicio de Circuito Sncrono


Organo e Incienso
O= 0
I=0

O= X
I=1

O= 0
I=1
C=0
R=0

O= 1
I=1

O= 1
I=0

C=1
R=0

C=0
R=1

O= X
I=0

O= 1
I=0

O= 1
I=1

O= X
I=1
O= 0
I=0

O= 0
I=1
Sistemas Digitales

Jorge Gianotti H.

C=1
R=1
O= X
I=0
71

Ejercicio de Circuito Sncrono


Tabla de Estados.- (Moore)
Entradas
Organo Incienso

Salidas
(OI)

CR

qv

00

01

11

10

q0

q0

q1

q3

q2

00

q1

q0

q1

q1

q0

01

q2

q3

q2

q0

q1

10

q3

q3

q2

q2

q3

11

qv+1

qv+1

qv+1

qv+1

Sistemas Digitales

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72