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CHAPITRE 6 EXERCICES

1. ETUDE DU FONCTIONNEMENT DUN RCEPTEUR NUMERIQUE


DS-SS.
Considrons le circuit dtalement utilis dans le cours (Chapitre 6) dont
on rappelle le fonctionnement :

Donnes

0
+1

Di

Tb
t

-1
+1

Cj

Tc
t

-1
M
+1
t
-1

Une possible ralisation du rcepteur numrique est reprsente ci-dessus


sur la Fig.1. Au dpart on charge le registre REG2 avec les premiers quatre
valeurs de Ci
REG2 = {+1 +1 -1 +1}. REG1 est un registre dcalage qui
reoit les donnes Mk . Aprs chaque coup de lhorloge Tc , les donnes sont
dcales droite. Au bout de quatre horloges REG1 = {+1 +1 -1 +1} et la valeur
absolue de Sj est maximale. A cet instant, Sj est chantillonn par lhorloge Tb =
4 Tc

Le diagramme du temps suivant illustre le fonctionnement du systme.


Mj+3 Mj+2 Mj+1 Mj
REG1

Mk

Sj = Mj+3C3 + Mj+2C2 + Mj+1C1 + Mj C0


Comparateur Di
seuils U1,
U0

Dcalage
Tc

REG2
Chargement
Tb

Fig. 1

C3 C2 C1 C0

Echantillonnage
Tb

Rcepteur par corrlation (structure parallle )

En fait le circuit calcule l'expression:


1

S j M j i Ci
i 0

qui est la fonction de cross-corrlation entre Mj et Cj. La valeur absolue de cette


fonction est maximale quand Mj = Cj .
Mk peut avoir des valeurs discrtes {+1, -1} ou analogiques. En gnral,
dans les systmes rels, Mk est cod sur 4 8 bits. Ci a des valeurs discrtes {+1,
-1}.
Pour que le systme fonctionne, au niveau du rcepteur on doit
reconstituer exactement les horloges Tc et Tb ainsi que le code Cj.

Diagrammes de temps du rcepteur.


+1

Mi
t

-1
+1

{C0 C1 C2 C3}

Ci

t
-1

+4
+3
+2
+1
0
-1
-2
-3
-4

{C0 C1 C2 C3}
Si

{C0 C1 C2 C3}

S3

U1
Tc

S0

S1

U0

S2

Tb

chantillonnage

Di = Di
+1
t
-1

Questions :
a. Essayez de reconstituer le signal Sj et le signal Di.
b. Comparer Di avec Di. Quel est le retard entre les deux ? Pourquoi ?

Rponse :
Fonctionnement du rcepteur
1Tc
Dcalage

Tc
Mk

2Tc

Etat initial -1,-1,-1-1


1

-1 -1 -1

REG1

-1 1

Mk

-1 -1

REG1

S0=0

S1=0

Chargement 1 1 -1 1
Tb
C3 C2 C1 C0

-1 1

-1 1

C3 C2 C1 C0

3Tc
Mk

4Tc = Tb - Dcision "1"


Mk

REG1

-1

REG1

-1 1

S3=4

S2=-2
1

-1 1

C3 C2 C1 C0

C3 C2 C1 C0

5Tc
Mk

-1

-1 1

6Tc
REG1

Mk

-1 1

REG1

S4=2

S5=-2

1C3 -1C2 1 C1-1C0


Chargement
Tb du
nouveau
code
Mk

-1 1

-1

C3 C2 C1 C0

7Tc
1

-1 1

8Tc =2Tb Dcision "0"


REG1

Mk

-1 1

-1 1

S6=2

1C3 -1C2 1 C1-1C0

REG1

S7=-4
1

-1 1

-1

C3 C2 C1 C0

Structure srie du rcepteur


Le mme type de fonctionnement peut tre obtenue avec la structure
srie du rcepteur. Ce systme traite les bits un un et acumule le rsultat
dans une mmoire numerique. Le sommateur et la mmoire ralisent sous forme
numrique la fonction de lintgrateur du circuit de la Fig. 1.
1

S j M j i Ci
i 0

Mj+i

Dcalage
Tc

Fig. 2

Di
Circuit de
dcision
(comparateur)

Mmoire

Ci

Remise Zro
de la mmoire

Echantillonnage
Tb

Structure srie du rcepteur par corrlation

Remarques :
.1. Le systme demande une synchronisation trs prcise en frquence et en
phase (connaissance exacte de Tc et Tb). La gnration du code Ci dans le
rcepteur doit tre exactement synchrone avec le code dans lmetteur.
.2. Il est possible dinverser la place de lchantillonneur et du comparateur.
Question :
Montrer que la structure de la Fig. 1 et celle de la Fig.2 sont quivalentes.
Remarque : Il suffit de refaire les questions a. et b.