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Ecole Doctorale Mathmatiques, Sciences

de l'Information et de l'Ingnieur

Ecole Doctorale des Sciences


fondamentales et appliques

UDS - INSA - ENGEES

Laboratoire dElectronique,
dElectrotechnique, dAutomatique et de
Tlcommunications L2EAT

Institut dElectronique des Solides et


des Systmes - InESS

Thse en Cotutelle
Pour obtenir le grade de

Docteur de l'Universit De Strasbourg


Discipline : Electronique, Electrotechnique et Automatique
Spcialit : Instrumentation Micro et Nanolectronique
et de

Docteur (PHD) de l'Universit De Douala


Discipline : Physique et Sciences de lIngnieur
Spcialit : Electronique, Electrotechnique et Automatique
Par

Serge Raoul DZONDE NAOUSSI


DEA en Gnie Electrique et Tlcommunications et
Ingnieur de Conception du Gnie Electrique de lEcole Polytechnique de Yaound

IMPLANTATION DE RESEAUX NEUROMIMETIQUES SUR


CIBLE FPGA - APPLICATION A L'INTEGRATION D'UN
SYSTEME DE FILTRAGE ACTIF
soutenue publiquement le 18 Novembre 2011 devant le jury :
Prsident :
M.G. Kwato Njock
Rapporteurs : E. Monmasson
A. Moukengue Imano
Examinateurs : F. Braun
J. Merckl
H. Berviller
C-H. KOM

Professeur, CEPAMOQ, Universit de Douala


Professeur, SATIE, Universit de Cergy-Pontoise
Professeur, L2EAT, IUT, Universit de Douala

Professeur, InESS, Universit de Strasbourg


Professeur, MIPS, Universit de Haute Alsace
Matre de confrences, InESS, Universit de Strasbourg
Charg de Cours, L2EAT, Universit de Douala

DEDICACE

A mon pouse
Gisle Flore
et
A ma petite princesse
Yannis Shrika Ortiz

REMERCIEMENTS

REMERCIEMENTS
Les travaux prsents dans ce mmoire sinscrivent dans le cadre dune cotutelle de thse
entre lUniversit de Douala au Cameroun travers le laboratoire L2EAT et lUniversit de
Strasbourg travers lInESS. Pour cette thmatique de recherche, lInESS travaille en
collaboration avec lquipe TROP du laboratoire MIPS de lUniversit de Haute Alsace de
Mulhouse et lquipe GREEN-ERGE de lINSA de Strasbourg. Au terme de ces annes de
recherche, je suis heureux de pouvoir exprimer ma sincre gratitude envers les personnes qui
mont aid en contribuant laboutissement de ce mmoire.
Je tiens tout dabord remercier les diffrentes personnes qui ont accept dtre membres du
jury de thse :
- Monsieur Mose Godfroy KWATO NJOCK, Professeur lUniversit de Douala,
pour avoir accept de prsider ce jury, ainsi que pour lintrt quil a montr pour mon
travail.
- Monsieur Jean MERCKLE, Professeur lUniversit de Haute Alsace de Mulhouse
qui ma reu plusieurs fois au sein de la chaleureuse quipe TROP pour mimprgner
des techniques neuromimtiques. Jai particulirement apprci son esprit douverture
et jai pu bnficier de sa capacit de travail.
- Monsieur Eric Monmasson, Professeur lUniversit de Cergy- Pontoise en France,
Monsieur Alain TIEDEU, Professeur lEcole Nationale Suprieure Polytechnique
de lUniversit de Yaound I au Cameroun ainsi que Monsieur Adolphe Moukengu
Imano, Professeur lUniversit de Douala au Cameroun qui ont accept de juger ce
travail et d'en tre les rapporteurs.
Je tiens remercier tout particulirement lquipe dencadrement de cette thse :
- Monsieur Francis BRAUN, Professeur lUniversit de Strasbourg et Directeur
adjoint de lInESS, pour qui je suis le dernier thsard. Quil reoive toute l'expression
de ma reconnaissance pour ses comptences scientifiques, son appui qui a facilit ma
mobilit entre le Cameroun et la France pour mener bien cette tude et pour la
confiance quil ma constamment tmoigne durant ces annes.
- Monsieur Martin KOM, Professeur lEcole Nationale Suprieure Polytechnique de
lUniversit de Yaound I au Cameroun, qui a accept de codiriger cette thse.
- Monsieur Herv Berviller, Matre de confrences lUniversit de Strasbourg. Je lui
exprime toute mon amiti pour sa contribution dans le domaine de llectronique
numrique, sa disponibilit et les orientations quil a bien voulu apporter ce travail.
- Monsieur Charles-Hubert KOM, Charg de Cours lUniversit de Douala et
responsable du L2EAT. Il apport le suivi scientifique de cette thse en me donnant
les conseils ncessaires pour sa ralisation dans le contexte camerounais. Jai pu
apprcier notre franche collaboration et la marque de confiance quil porte mon
endroit depuis mon recrutement comme enseignant au sein du dpartement GEII de
lIUT de Douala quil dirige.
J'adresse galement mes remerciements Monsieur Bruno BEKOLO EBE, Recteur de
lUniversit de Douala et Monsieur Louis Max AYINA OHANDJA, Directeur de lIUT de
Douala et Coordonnateur de lUnit de Formation Doctorale Physique et Sciences de
lIngnieur de la mme Universit, qui mont permis dobtenir des missions de formation de
formateurs pour me rendre en France pour mes travaux.

REMERCIEMENTS
Ct France, je remercie Monsieur Damien FLIELLER, responsable de lquipe GREENERGE de lINSA de Strasbourg pour mavoir offert le banc de test exprimental.
Je pense galement Daniel MATHIOT, Directeur de lInESS pour m'avoir accueilli dans
son laboratoire. Jexprime ma sympathie particulirement mes collgues de bureau, Gyasi
JOHNSON, Youssef JOUANE, Joris PASCAL pour leur grande aide et la chaleur dans les
changes que nous avons eus.
Finalement, il m'est difficile d'exprimer tout ce que je dois ma famille. Je pense
particulirement mon Papa et ma dfunte maman pour l'inestimable soutien moral et
logistique et les nombreux encouragements que j'ai toujours reus de leur part. Je remercie
mon pouse Gisle Flore pour son soutien et son encouragement de chaque instant et son
amour sans cesse. Je pense tous ces moments pendant lesquels elle a souffert de mon
absence alors que jtais en mission de recherche en France pour la ralisation de cette thse.

LISTE DES FIGURES ET TABLEAUX


Table des figures
I.1
I.2
I.3
I.4
I.5
I.6
I.7

I.8
I.9
I.10
I.11
I.12
I.13
I.14
I.15
I.16
I.17
I.18
I.19
I.20
I.21
I.22
II.1
II.2
II.3
II.4
II.5
II.6
II.7
II.8
II.9
II.10
II.11
II.12
II.13
II.14
II.15

Dcomposition harmonique dune onde pollue


Digramme de Fresnel des puissances
Filtre actif srie
Filtre actif parallle
Combinaison de filtres actifs parallle-srie
Structure gnrale dun FAP structure de tension
Structure classique dune PLL triphase.
Filtrage des signaux dans le domaine temporel- a) mthode directe, b) mthode
indirecte
Principe de la mthode p-q
Principe de la mthode SRF
Principe de base du contrle de courant avec modulateur
Principe de contrle de la tension du bus continu a) contrle direct de vdc b)
contrle du carr de vdc
Le neurone biologique
Le modle du perceptron multicouche
Adaline : une architecture simple et flexible
Rapport performances / flexibilit pour les principales technologies
Structure interne dun FPGA Altera Stratix II de technologie 90nm
Technologie de programmation des FPGA; a) SRAM; b) EPROM; c) Antifusible
Evolution des cots de fabrication avec FPGA et ASIC
Mthodologie de conception Top-Down
Conception SoC base sur les macrocellules
Cycle classique de dveloppement en V
Flot classique de conception FPGA
Processus de dveloppement sous Altera Dsp Builder
Un multiplieur parallle pour raliser le produit une entre 16 bits dcompose en
2 groupes et un coefficient de 10bits
Multiplieur trois entres : a) structure interne b) symbole gnrique
Diviseur amlior : a) Diviseur de Dsp BuilderTM - b) Modle du diviseur
amlior
Variation de la fonction cosinus inverse
Architecture de la transformation de Concordia (a) Modle avec 3 phases de
calcul et 6 multiplieurs (b) Modle quivalent avec 2 phases et 8 multiplieurs
Architecture de la matrice de rotation de Park
Modle discret du rgulateur proportionnel intgral.
Structure d'un comparateur Hystrsis
Illusration du fonctionnement d'un comparateur Hystrsis
Structure fonctionnelle de l'algorithme dapprentissage de Widrow-Hoff
Fonction sigmode (a) Structure fonctionnelle, (b) Rsultat de simulation
Reprsentation d'un rgulateur PI avec un Adaline
Structure algorithmique de la commande d'un FAP
- ii -

LISTE DES FIGURES ET TABLEAUX


II.16
II.17
II.18

Structure modulaire de commande du FAP avec identification p-q et SRF


Diagramme temporel de l'architecture de commande d'un FAP (identification p-q)
Diagramme temporel de l'architecture de commande d'un FAP (identification
SRF)

III.1
III.2
III.3
III.4
III.5
III.6
III.7
III.8
III.9
III.10
III.11
III.12
III.13
III.14
III.15
III.16
III.17
III.18

Structure de base dune PLL avec deux blocs fonctionnels


Extraction de la composante directe de tension
Rsultats de lextraction des composantes directes de la tension pour 3 conditions
Dtection de la phase instantane par un VCO
Mthode neuronale de dtection de la phase instantane du rseau
Mesure de la frquence instantane
Utilisation de lAdaline pour l'identification des harmoniques de la 1re phase
Les entres de lAdaline
Convergence des poids de lAdaline
Les signaux gnrs par lalgorithme didentification des harmoniques
Erreurs destimation sous (a) MatlabTM et (b) Altera Dsp BuilderTM
Architecture de la mthode tri-monophase avec deux Adalines
Architecture de la mthode TMM avec un seul Adaline
Rsultats de simulation a) la mthode tri-monophase b) la mthode TMM
Principe de la mthode SRF neuronale avec deux Adalines
Topologie de la mthode SRFM avec un seul Adaline
Cas idal : Rsultats pour les mthodes SRF et SRFM
Transformation du spectre de la puissance relle instantane (courant harmonique
et tension sinusodale quilibrs)
Composantes harmoniques de la puissance active instantane (Charge quilibre
et tensions sinusodales dsquilibres)
Structure du rseau Adaline pour l'estimation des harmoniques par la mthode p-q
dans sa formulation gnralise
a) Allure du courant de charge, b) son spectre harmonique
Evolution du THD - a) THD de la composante fondamentale du courant de
charge, b) THD du courant ct source aprs compensation
Courant source aprs compensation - a) sa forme donde, b) sa dcomposition
spectrale
Extraction de puissance alternative par la mthode p-qs
Cas idal: Comparaison des rsultats de simulation de lidentification des
harmoniques sur une phase a) les composantes fondamentales ; b) les courants
harmoniques
Tension source pollue d'une harmonique dordre 3: Comparaison des rsultats de
simulation de lidentification des harmoniques sur une phase a) les composantes
fondamentales ; b) les courants harmoniques
Variation de charge 0.1s : Comparaison des rsultats de simulation de
lidentification des harmoniques sur une phase a) les composantes fondamentales ;
b) les courants harmoniques
Tension source dsquilibre : Composantes fondamentales des courants de
charge aprs extraction des harmoniques sur une phase

III.19
III.20
III.21
III.22
III.23
III.24
III.25

III.26

III.27

III.28

- iii -

LISTE DES FIGURES ET TABLEAUX


III.29 Plate-forme de prototypage FPGA
III.30 Application de la technique de multiplexage au systme de gnration des
courants de rfrence a) Illustration de lapprentissage parallle avec quatre
Adalines. b) Utilisation dun seul Adaline par multiplexage
III.31 Flot de donnes transitant par les cellules mmoire, et puissances en sortie de
lAdaline par l'approche p-qm
III.32 Composantes fondamentales aprs extraction des harmoniques dans cinq
conditions de simulation avec les mthodes p-qm et p-q
III.33 Schma dun onduleur de tension triphas
III.34 Principe du contrle par hystrsis
III.35 Evolution du courant produit par l'onduleur a) par un contrle par hystrsis
numrique b) par un contrle par hystrsis bande nulle
III.36 Poursuite du courant de rfrence par la mthode HBZ
III.37 Principe de poursuite des courants par MLI
III.38 Commande des interrupteurs par MLI naturelle
III.39 Schma de la commande PI neuronale
III.40 Rsultats de la poursuite d'un courant de rfrence l'aide d'un PI neuronal
III.41 Poursuite des courants de rfrence - a) rsultats pour un contrleur PI neuronal b) rsultats pour un contrle HBZ c) Comparaison des erreurs de poursuite
III.42 Rsultat de la rgulation de la tension continue
III.43 Comparaison des courants cot source aprs compensation dans cinq conditions
de simulation.
III.44 Compensation en simulation du dphasage courant-tension par la mthode p-qm
IV.1
IV.2
IV.3
IV.4
IV.5

IV.6
IV.7
IV.8
IV.9
IV.10
IV.11
IV.12
IV.13
IV.14

Flot de conception : Etape de simulation mixte


Carte de dveloppement Stratix DSP 2S180
Carte dinterface connecte la carte de dveloppement
Schma de principe de la plateforme exprimentale
Mthode p-qm - Filtrage des harmoniques partir de mesures exprimentales du
courant pollu : a) tension de source, b) courant de charge c) composante
fondamentale aprs filtrage des harmoniques
Obtention dun signal harmonique partir dun signal pollu
Le signal pollu estim et sa composante fondamentale.
Principe exprimental pour la validation simultane de lextraction des
harmoniques et du contrle de courant commande en boucle ouverte
La tension de source
Le courant absorb par la charge non linaire
Rsultats avant compensation - 1) courant charge, 2) courant source, 3) tension
source
Spectre harmonique du courant de la source avant compensation
Identification des harmoniques de courant par la mthode directe
Rsultats exprimentaux en boucle ouverte Mthode ITM a) tension source, b)
courant charge, c) courant de rfrence, d) courant prvu cot source aprs
compensation
- iv -

LISTE DES FIGURES ET TABLEAUX


IV.15 Rsultats exprimentaux en boucle ouverte - Mthode SRFM 1) courant charge,
2) courant prvu cot source aprs compensation 3) tension source, 4) courant de
rfrence
IV.16 Principe exprimental de la stratgie de compensation du FAP commande en
boucle ferme
IV.17 Rsultats exprimentaux en boucle ferme - Mthode ITM : 1) tension source, 2)
courant charge, 3) courant de rfrence, 4) courant cot source
IV.18 Mthode ITM : Spectre harmonique du courant de source avant et aprs
compensation
IV.19 Impulsions MLI de commande des IGBTs obtenues exprimentalement
IV.20 Rsultats exprimentaux en boucle ferme - Mthode SRFM : 1) tension source,
2) courant charge, 3) courant de rfrence, 4) courant cot
IV.21 Mthode SRFM : Spectre harmonique du courant de source avant et aprs
compensation
IV.22 Rsultats exprimentaux en boucle ferme - Mthode p-qm : a) tension source,
b) courant charge triphas, c) courant de rfrence, d) courant cot source
IV.23 Compensation exprimentale du dphasage courant-tension par la mthode p-qm
IV.24 Etat des ressources consommes dans le FPGA pour diffrentes mthodes
didentification des harmoniques (contrle HBZ)
IV.25 Domaines dutilisation des cibles DSP et FPGA
Liste des tableaux
I.1
I.2
I.3
I.4

Limites des missions de courants harmoniques (Norme CEI 61000-3-2) (Courant


appel par les appareils 16 A par phase de classe A)
Synthse des solutions de dpollution
Analogie entre le neurone biologique et le neurone artificiel
Comparatif entre les technologies de programmation des FPGA

II.1

Comparaison des outils et mthodologies de conception

III.1
III.2
III.3
III.4
III.5
III.6
III.7
III.8
III.9
III.10
III.11
III.12

Caractristiques du signal pollu


Rsultats comparatifs du prototypage de la mthode directe dans 2 cibles FPGA
Consommation des ressources FPGA pour les mthodes Tri-monophas et TMM
Rsultats comparatifs du prototypage FPGA pour les mthodes SRF et SRFM
Comparaison des techniques de compensation
Paramtres de simulation
Indicateurs de performance des mthodes de compensation harmonique
Comparaison des taux doccupation du FPGA pour les 5 mthodes
Evaluation comparative des performances des mthodes p-qm et p-q
Taux doccupation du FPGA pour les mthodes p-q et p-qm
Comparatif du suivi de consigne des diffrents contrleurs
Impact des diffrents contrleurs dans la consommation des ressources du FPGA

-v-

LISTE DES FIGURES ET TABLEAUX


IV.1
IV.2
IV.3
IV.4
IV.5

Retard maximum introduit par chaque composant utilis pour lacquisition des
signaux et la commande de londuleur
Evaluation temporelle de larchitecture de commande du FAP par la mthode p-q
Evaluation temporelle de larchitecture de commande du FAP par la mthode
SRFM
Comparaison entre les solutions dimplantations FPGA et DSP
Performances de compensation avec diffrentes mthodes didentification et de
contrle en exprimentation sur les cibles DSP et FPGA

- vi -

ACRONYMES
Concernant les systmes lectriques
DSP : Digital Signal Processor (Processeur de traitement des signaux numriques)
FPGA : Field Programmable Gates Array (Rseaux de portes logiques programmables)
ASIC: Application Specific Integrated Circuit (Circuit intgr pour applications spcifiques)
CPLD : Complex Programmable Logic Device
SoPC : System on Programmable Chip
FAP : Filtre Actif Parallle (Active power filter -APF)
FAS : Filtre Actif Srie
IGBT : Insulated Gate Bipolar Transistor (Transistor bipolaire grille isole)
GTO : Gate Turn-Off
p-q : Mthode des puissances instantanes (p-qm : p-q multiplexes)
SRFM : Synchronous Reference Frame Modified (Mthode de synchronisation modifie)
TMM : Tri-Monophase Modifie (Improved three -monophase ITM)
HBZ : Hystrsis numrique Bande Zro
MLI : Modulation de Largeur d'Impulsion (Pulse Width Modulation)
SVPWM : Space Vector Pulse Width Modulation (MLI par vecteur dtat)
PID : Rgulateur Proportionnel Intgral Driv
PLL : Phase Locked-Loop (Boucle verrouillage de phase)
RST : Rgulateur polynomial par placement des ples
VCO : Voltage Controlled Oscillator (Oscillateur Contrl en Tension)
THD : Total Harmonic Distortion (Taux de distorsion harmonique)
UPQC : Unified Power Quality Conditioner (Filtre parallle-srie actifs)
Concernant les rseaux de neurones
Adaline : ADAptive LINear Element ou Adaptive Linear Neuron (Rseau adaptatif linaire)
ANN : Artificial Neural Networks (Rseaux de neurones artificiels)
LMS : Least Mean Square (Mthode des moindres carrs)
MLP : Multi Layer Perceptron (Perceptron multicouches)
Autres acronymes
FPB : Filtre Passe-Bas (Low-pass filter)
FFT : Fast Fourier Transform (Transforme de Fourier rapide - TFR)
TFD : Transforme de Fourier Discrte (Discrete Fourier Transform)
VHDL : Very high speed integrated circuits Hardware Description Language (Langage de
description matrielle des circuits intgrs grande chelle)
VHDL-AMS : VHDL-Analog and Mixed Signals (VHDL pour signaux analogiques et mixtes)
GFD : Graphe Flot de Donnes
VLSI : Very Large Scale Integration (Intgration grande chelle)
RTL : Register transfert level (Niveau transfert de registre)
ALUT : Adaptive Look-Up Table (Table de transcodage adaptive)
LAB : Logic Array Blocks (Bloc dlements logiques)
ALM : Adaptive Logic Modules (Modules logiques adaptatifs)
SRAM : Static Random Access Memory (RAM statique)
EPROM : Erasable Programmable Read-Only Memory (ROM effaable et programmable)
InESS : Institut dElectronique du Solide et des Systmes
CPER : Contrat Plan Etat-Rgion
CEI : Commission Electrotechnique Internationale
IEEE : Institute of Electrical and Electronics Engineers
-i-

TABLE DES MATIERES

TABLE DES MATIERES


INTRODUCTION GENERALE ......................................................................................... 1
CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES
NEURONALES POUR LE FILTRAGE ACTIF DES RESEAUX ELECTRIQUES
I.1. INTRODUCTION SUR LA QUALITE D'ENERGIE................................................... 4
I.2. PROBLEMATIQUE DES HARMONIQUES............................................................... 4
I.2.1. Origine et reprsentation........................................................................................ 4
I.2.2. Propagation et consquences ................................................................................. 6
I.2.3. Caractrisation et normes ....................................................................................... 6
I.2.3.1. Le Taux de Distorsion Harmonique ............................................................ 6
I.2.3.2. Le facteur de puissance............................................................................... 7
I.2.3.3. Normes en vigueur ..................................................................................... 7
I.3. SOLUTIONS DE DEPOLLUTION DES RESEAUX ELECTRIQUES ........................ 9
I.3.1. Solutions classiques ............................................................................................... 9
I.3.2. Solutions rcentes ................................................................................................ 10
I.3.3. Comparatif et choix du FAP ................................................................................ 11
I.3.4. Etat de l'art sur les FAPs ...................................................................................... 12
I.3.5. Contrle gnrique du FAP ................................................................................. 13
I.3.5.1. Bloc de synchronisation............................................................................ 14
I.3.5.2. Boucle d'identification des courants de rfrence ...................................... 14
I.3.5.3. Boucle interne de contrle de courant ....................................................... 20
I.3.5.4. Boucle de rgulation de la tension du ct continu de londuleur .............. 21
I.4 APPLICATION DES TECHNIQUES NEURONALES POUR LA COMMANDE DES
SYSTEMES ELECTRIQUES .......................................................................................... 22
I.4.1. Gnralits sur les rseaux de neurones ............................................................... 22
I.4.2. Architectures et apprentissage des rseaux de neurones ....................................... 24
I.4.3. Principe de l'Adaline............................................................................................ 25
I.4.4. Mthodes didentification et de contrle base de rseaux de neurones ............... 26
I.4.5. Commande neuronale des systmes lectriques ................................................... 27
I.5. METHODOLOGIES DE CONCEPTION DES CONTROLEURS NUMERIQUES
POUR LES SYSTEMES DE CONVERSION DE L'ENERGIE ELECTRIQUE ............... 28
I.5.1. Implantation des architectures de commande. ...................................................... 28
I.5.1.1. Modlisation analogique ou Numrique ? ................................................. 29
I.5.1.2. Solution dimplantation type processeur ou mixte ............................... 29
I.5.1.3. Solution dimplantation type logique .................................................. 30

TABLE DES MATIERES


I.5.1.4. Avantages et inconvnients des FPGA...................................................... 33
I.5.2. Mthodologies de conception .............................................................................. 34
I.5.2.1. La mthode descendante Top-Down ......................................................... 34
I.5.2.2. La mthode base sur des Blocs Rutilisables ........................................... 35
I.5.2.3. La mthode dAdquation Algorithme Architecture A3............................. 35
I.5.2.4. La mthode de conception modulaire........................................................ 36
I.5.2.5. Le cycle de dveloppement traditionnel en V............................................ 36
I.6 POSITIONNEMENT DE NOTRE ETUDE................................................................. 37
I.6.1. Implication des techniques neuronales dans le Filtrage actif................................. 37
I.6.1.1 Extraction des composantes de la tension .................................................. 37
I.6.1.2. Identification des harmoniques de courants............................................... 38
I.6.1.3. Mthodes de rgulation et commande de londuleur ................................. 39
I.6.2. Apports des FPGA pour la commande neuronale des FAPs ................................. 40
I.7. CONCLUSION .......................................................................................................... 41
CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION
D'UNE BIBLIOTHEQUE DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA
COMMANDE DES FAPs
II.1 INTRODUCTION ..................................................................................................... 43
II.2. PROBLEMATIQUE LIEE AUX OUTILS DE CONCEPTION DES SYSTEMES ... 43
II.2.1. Les possibilits de description ............................................................................ 44
II.2.1.1. La description littrale ............................................................................. 44
II.2.1.2. La description schmatique ..................................................................... 45
II.2.2. Compatibilit entre Matlab/SimulinkTM et Dsp BuilderTM ................................... 48
II.3. CREATION D'UNE BIBLIOTHEQUE POUR LA MISE EN UVRE DES
ARCHITECTURES DE COMMANDE DES SYSTEMES ELECTRIQUES ................... 48
II.3.1. Les oprateurs "grains fins" ................................................................................ 48
II.3.1.1. Le multiplieur entres multiples ............................................................ 49
II.3.1.2. Le diviseur de nombres fractionnaires et signs ....................................... 50
II.3.1.3. Les blocs trigonomtriques ...................................................................... 51
II.3.2. Les oprateurs de transformation vectorielle........................................................ 53
II.3.2.1. La Transformation de Concordia ..................................................................... 53
II.3.2.2. La Matrice de rotation de Park......................................................................... 54
II.3.3. Les blocs spcifiques .......................................................................................... 55
II.3.3.1. Le Rgulateur Proportionnel et Intgral ................................................... 55
II.3.3.2. Le comparateur Hystrsis .................................................................... 56
II.3.4. Les oprateurs synthtisant les fonctions neuromimtiques................................. 57
II.3.4.1. Le bloc "Apprentissage" de Widrow-Hoff ............................................... 57

TABLE DES MATIERES


II.3.4.2. La fonction d'activation (sigmode) ......................................................... 57
II.3.4.3. Le Rgulateur PI neuronal ....................................................................... 58
II.4. CONCEPTION MODULAIRE DE L'ALGORITHME DE COMMANDE DU FAP . 58
II.4.1. Approche de conception architecturale ............................................................... 59
II.4.2. Gnralits sur le partitionnement modulaire d'une architecture de commande ... 60
II.4.2.1. Prsentation des principes de partitionnement modulaire ......................... 60
II.4.2.2. Critres de partitionnement modulaire ..................................................... 60
II.4.3. Architectures modulaires de commande d'un FAP .............................................. 61
II.4.4. Analyse temporelle............................................................................................. 63
II.4. CONCLUSION......................................................................................................... 65
CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP,
EVALUATION DES PERFORMANCES DE FILTRAGE
III.1 INTRODUCTION .................................................................................................... 66
III.2. BLOC DE SYNCHRONISATION .......................................................................... 66
III.2.1 Extraction des composantes symtriques de tension ........................................... 67
III.2.2 Dtection de la phase instantane ....................................................................... 69
III.3. MODELISATION NEURONALE DE LIDENTIFICATION DES HARMONIQUES
......................................................................................................................................... 71
III.3.1. Mthode Directe ............................................................................................... 71
III.3.1.1 Rappel thorique ..................................................................................... 71
III.3.1.2. Rsultats de simulation .......................................................................... 73
III.3.1.3. Rsultats du prototypage FPGA ............................................................. 75
III.3.2. Mthode Tri-Monophase Modifie .................................................................. 76
III.3.2.1. Rappel sur la mthode tri-monophase ................................................... 76
III.3.2.2. Elaboration de la mthode Tri-Monophase Modifie ............................ 77
III.3.2.3. Rsultats de simulation et prototypage FPGA ........................................ 78
III.3.3. Mthode synchrone modifie ............................................................................ 79
III.3.3.1. Mthode SRF neuronale ......................................................................... 79
III.3.3.2. Modification de la mthode SRF neuronale ............................................ 81
III.3.3.3. Exemple de simulation et prototypage FPGA ......................................... 82
III.3.4. Mthode des puissances active et ractive instantanes (p-q) ............................. 83
III.3.4.1. Rappel sur la mthode p-q...................................................................... 83
III.3.4.2. Modlisation base des rseaux de neurones ......................................... 85
III.3.5. Mthode "p-q simplifie" ou p-qs...................................................................... 88
III.3.6. Etude comparative des Mthodes d'Identification des harmoniques ................... 88
III.3.6.1. Performance des mthodes didentification ............................................ 88
III.3.6.2. Comparaison structurelle et fonctionnelle .............................................. 90

TABLE DES MATIERES


III.3.6.3. Rsultats de simulation .......................................................................... 91
III.3.6.4. Prototypage FPGA ................................................................................. 94
III.4. NOUVELLE APPROCHE DIDENTIFICATION P-Q MULTIPLEXEE POUR UNE
IMPLANTATION OPTIMALE SUR FPGA .................................................................... 95
III.4.1.Prsentation de la mthode ................................................................................. 95
III.4.2. Evaluation de la mthode p-qm ......................................................................... 97
III.5. POURSUITE DES COURANTS DE REFERENCE ................................................ 99
III.5.1. Modlisation de londuleur et du filtre de sortie ................................................ 99
III.5.2. Contrle des courants par hystrsis ................................................................ 101
III.5.3. Contrle des courants par MLI ........................................................................ 102
III.5.3.1 Utilisation dun correcteur PI ................................................................ 103
III.5.3.2 Utilisation dun correcteur PI neuronal.................................................. 104
III.5.4. Etude comparative des mthodes de poursuite de courant................................ 105
III.6 SIMULATION DE LENSEMBLE DU SYSTEME DE COMPENSATION .......... 107
III.6.1. Rgulation de tension continue........................................................................ 107
III.6.2. Performances de la compensation active ......................................................... 108
III.8. CONCLUSION ..................................................................................................... 108
CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE
LA COMMANDE DU FAP
IV.1. INTRODUCTION ................................................................................................. 110
IV.2. APPROCHE DE DEVELOPPEMENT POUR UNE MINIMISATION DES
RESSOURCES DU FPGA ............................................................................................. 110
IV.2.1. Flot de conception .......................................................................................... 110
IV.2.1.1. Etape de simulation fonctionnelle ........................................................ 110
IV.2.1.2. Etape de simulation mixte .................................................................... 111
IV.2.2. Stratgie de rduction de la taille des architectures neuronales ........................ 111
IV.2.2.1. Rduction du nombre de rseaux de neurones et autres blocs redondants
........................................................................................................................... 112
IV.2.2.2. Choix du format de donnes virgule fixe ........................................... 112
IV.2.2.3. Optimisation de la surface occupe laide du synthtiseur ................. 112
IV.3. VALIDATION EXPERIMENTALE DE LA COMMANDE DU FAP ................... 113
IV.3.1. Prsentation de la plate-forme exprimentale .................................................. 113
IV.3.1.1. Carte de dveloppement FPGA Stratix EP2S180 ................................. 113
IV.3.1.2. Carte d'interface auxiliaire ................................................................... 114
IV.3.1.3. Environnement rel de filtrage actif ..................................................... 115
IV.3.2. Rsultats exprimentaux ................................................................................. 116
IV.3.2.1. Mode opratoire .................................................................................. 116

TABLE DES MATIERES

IV.3.2.2. Commande du FAP en boucle ouverte ................................................. 120


IV.3.2.3. Commande du FAP en boucle ferme .................................................. 123
IV.3.3. Caractrisation de limplantation FPGA de la commande du FAP ................... 127
IV.3.3.1 Analyse temporelle ............................................................................... 127
IV.3.3.2 Analyse de la consommation des ressources FPGA............................... 130
IV.3.3.3 Comparaison entre la solution dimplantation FPGA et la solution DSP 131
IV.4. CONCLUSION ..................................................................................................... 134
CONCLUSION GENERALE .......................................................................................... 136
ANNEXE I : TRANSFORMATION VECTORIELLE A lAIDE DES MATRICES DE
PASSAGE ......................................................................................................................... 138
ANNEXE II : PLATE-FORME EXPERIMENTALE .................................................... 141
ANNEXE III : PLANS DE LA CARTE DINTERFACE .............................................. 142
PUBLICATIONS ET COMMUNICATIONS DU DOCTORANT ................................ 143
BIBLIOGRAPHIE ........................................................................................................... 144
RESUME .......................................................................................................................... 154

INTRODUCTION
GENERALE

INTRODUCTION GENERALE
INTRODUCTION GENERALE
1. Contexte
La qualit de lnergie lectrique concerne tous les acteurs du domaine nergtique,
savoir les producteurs, les distributeurs et consommateurs dlectricit. Elle est devenue un
sujet important ces dernires annes, essentiellement pour les raisons suivantes :
- Des impratifs conomiques : les perturbations lectriques ont un cot lev pour les
industriels car elles engendrent des arrts de production, des pertes de matires
premires, une baisse de la qualit de la production, un vieillissement prmatur des
quipements, etc.
- La gnralisation des quipements dlectronique de puissance sensibles aux
perturbations et/ou gnrateurs de perturbations : Malgr leurs multiples avantages
(souplesse de fonctionnement, excellent rendement, performances leves), ils ont la
particularit de consommer des courants dforms.
- Louverture du march de llectricit en France et bientt au Cameroun : la
libralisation du march de llectricit incite les fournisseurs offrir leurs clients une
nergie de meilleure qualit.
Parmi les dispositifs dlectronique de puissance prsents sur le rseau lectrique, certains
convertisseurs sont utiliss dans des applications de filtrage actif. Leur action consiste
injecter des courants sur le rseau afin damliorer la qualit des tensions et courants
disponibles. Lamlioration de la performance de ces dispositifs dans diverses conditions de
fonctionnement des sources dnergie et des charges du rseau lectrique est une
proccupation constante de certains acteurs du monde de la recherche.
Une des thmatiques de recherche des laboratoires InESS (Institut dElectronique du
Solide et des Systmes) de lUniversit de Strasbourg et L2EAT (Laboratoire dElectronique,
Electrotechnique, Automatique et Tlcommunication) de lUniversit de Douala concerne
l'intgration sur cible ASIC/FPGA d'algorithmes de commande de systmes lectriques.
LInESS a ainsi mis au point une mthodologie d'implantation base sur les principes de
conception modulaire et d'adquation algorithme architecture. Dans le cadre du Contrat de
Plan Etat Rgion, en partenariat avec le laboratoire MIPS-TROP de lUniversit de Haute
Alsace de Mulhouse, lInESS travaille sur les apports dune commande intelligente de type
neuromimtique pour un systme dinjection de courants compensatoires. Cette collaboration
est ne de la complmentarit de ces deux laboratoires pour l'intgration sur cible matrielle
de systmes de commande intelligents. A ce sujet, un banc de test exprimental a t labor
en parallle partir des plates-formes de lquipe TROP et du troisime partenaire, le
laboratoire GREEN-ERGE de l'INSA Strasbourg. Il a pour but de tester les diffrentes
techniques de commande (notamment les commandes neuronales et neuro-floues) en situation
relle et par la suite, de slectionner et tester celles qui seront aptes lintgration.
Les objectifs du projet concernent principalement les points suivants:
Le dveloppement et lintgration des fonctionnalits de mesure, filtrage, contrle,
calcul et estimation dans le domaine de la commande
Lapplication aux systmes lectriques (convertisseurs, actionneurs, filtre actif, )
Les techniques dintgration de systmes de commande
2. Objectifs scientifiques
Dans le cadre du projet dcrit prcdemment, lobjectif principal de la thse est d'tendre la
mthodologie d'implantation dveloppe au sein de lInESS vers les oprateurs et fonctions
neuromimtiques.
- 1-

INTRODUCTION GENERALE
Le dveloppement d'oprateurs et de modules IP logiciels synthtisant les fonctions
neuromimtiques permettra de valider ce travail en intgrant sur cible FPGA le systme de
commande intelligent du filtre actif prsent plus haut.
A partir de ces travaux, une volution envisage consisterait en la cration d'un outil
permettant la gnration automatique de blocs synthtisables en fonction des caractristiques
de la charge et de celles du filtrage souhait.
3. Contributions
Lide de base tait lutilisation dune cible unique de type FPGA pour limplantation de
toute larchitecture de commande dun FAP. Jusqu prsent cette intgration se faisait
essentiellement dans des cibles de type processeur comme le DSP ou selon une approche
conjointe DSP/FPGA. Plusieurs mthodes didentification des harmoniques existantes ont
ainsi t exploites et adaptes un environnement de dveloppement pour FPGA du
constructeur Altera, appel Dsp BuilderTM. Cest ainsi que les algorithmes didentification
obtenus ont t simuls et implmentes sur cible matrielle avec un succs relatif au
composant FPGA choisi et/ou la mthode adopte. Nous avons ainsi ax notre travail de
recherche sur laspect adquation algorithme architecture afin de minimiser le taux de
remplissage du FPGA en phase de prototypage. Cette approche a donn lieu aux contributions
suivantes :
- Dfinition dune approche de conception modulaire sans modules de calcul identiques
fonctionnant en parallle. Cette approche mthodologique a t complte dune part
par un choix du format de donnes virgule fixe travers lalgorithme conforme aux
donnes changes, et dautre part par la prise en compte de la contrainte de surface lors
de la compilation par loutil de synthse.
- Elaboration de nouvelles approches dextraction de courants de rfrence dont les plus
importantes sont : la mthode Tri-Monophase Modifie, la mthode synchrone
modifie, la mthode des puissances instantanes multiplexes. La comparaison avec les
mthodes originales nous a permis de constater que les performances de filtrage taient
maintenues et mme amliores dans certains cas.
- Caractrisation de limplantation FPGA sous laspect temporel par la mesure du temps
dexcution des algorithmes et sous laspect surface doccupation par lvaluation du
taux de remplissage du FPGA en gnral et la consommation des ressources de calcul
en particulier. Cest ainsi que le gain despace gnr par ces nouvelles approches est
mis en vidence.
4. Plan du manuscrit
Ce rapport de thse est organis de la manire suivante :
Le chapitre I dfinit le terme qualit de lnergie lectrique et prsente les principaux
types de perturbations ainsi que leurs origines, causes, consquences et traits caractristiques.
Les solutions de dpollution classiques et actuelles sont passes en revue et le FAP est retenu
pour ses performances et en raison de la lgislation sur les normes de qualit de l'nergie
plutt porte sur la compensation des harmoniques de courant. Par la suite, un tat de lart sur
limplication des techniques neuromimtiques dans la commande des systmes de conversion
de l'nergie lectrique est propos ainsi que des aspects mthodologiques de conception des
contrleurs numriques. Enfin, le positionnement de notre tude est expos autour
limplmentation optimale sur FPGA de la commande du FAP base de rseaux de neurones.

-2-

INTRODUCTION GENERALE
Le chapitre II prsente une approche modulaire de conception qui nous a permis de
partitionner larchitecture de commande du FAP. Le dveloppement des diffrents modules
passe par la cration d'une bibliothque ddie au dveloppement sur FPGA de la commande
des FAPs pour complter celle de loutil de conception Altera Dsp BuilderTM.
Le chapitre III prsente la modlisation neuronale de la commande du FAP. Cette stratgie
consiste gnraliser lutilisation des rseaux de neurones dans ses modules constitutifs de
tels que la PLL, le module dextraction des courants de rfrence et le module de contrle de
courant, afin de rendre cette commande plus adaptative et performante. Les mthodes
obtenues sont values et compares par rapport aux critres efficacit et taux de
consommation du FPGA.
Le chapitre IV traite essentiellement de la validation des diffrentes fonctionnalits de la
commande dun FAP par lintgration de lensemble de larchitecture sur FPGA. Tout
dabord, le flot de conception travers loutil de synthse est prsent. Aprs une brve
description de la plate-forme exprimentale de filtrage actif, les rsultats de tests obtenus sont
prsents. Enfin, une valuation de la solution dimplantation sur cible matrielle de type
FPGA vient justifier les orientations de cette thse.

- 3-

CHAPITRE I

IMPLEMENTATION SUR FPGA DES


TECHNIQUES NEURONALES POUR
LE FILTRAGE ACTIF DES RESEAUX
ELECTRIQUES

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

I.1. INTRODUCTION SUR LA QUALITE D'ENERGIE


La Qualit dnergie est un concept trs large qui peut se dfinir par rapport la continuit
de la fourniture lectrique et la forme de la tension disponible. Lvaluation de cette qualit
consiste habituellement caractriser les perturbations lectromagntiques parmi lesquelles
on peut citer :
- les creux de tension et coupures
- les harmoniques
- les surtensions
- les dsquilibres de tension
- les variations de la frquence dalimentation, etc.
Ces perturbations peuvent tre groupes en quatre catgories selon quelles affectent
lamplitude, la forme donde, la frquence et la symtrie de la tension. Elles peuvent aussi tre
classes selon quelles soient permanentes, semi-permanentes ou alatoires (foudre, courtcircuit, manuvre).
A la fin des annes 80, la recherche sintresse davantage la qualit de londe de tension
[BO-00]. La raison principale de cet intrt est lvolution de la nature des charges connectes
au rseau avec notamment lutilisation massive des systmes dElectronique de Puissance
pour lalimentation et le contrle de charges lectriques. Avec leurs caractristiques nonlinaires, les perturbations prsentes sur le rseau, notamment les harmoniques, se sont
multiplies.
Pousse par une lgislation favorable, comme par le dveloppement des technologies de
production primaire, la production dcentralise dnergie base de sources renouvelables
et/ou de procds haut rendement est devenue durant ces dernires annes un complment
conomiquement intressant pour les grands producteurs classiques centraliss. Les
producteurs dcentraliss constituent un nouveau type de charge pour le rseau de
distribution : au lieu dabsorber de lnergie, ils linjectent, ouvrant la porte la
bidirectionnalit nergtique du rseau de distribution. Pourtant, le rseau de distribution na
pas t conu pour ce type dopration ; le raccordement des producteurs exige donc une
rvision dtaille du fonctionnement du rseau, afin de sassurer que la stabilit du rseau et
la qualit de distribution ne soient pas dgrades.
Nous allons dans la suite nous intresser la problmatique des harmoniques gnres par
la gnralisation de l'utilisation dquipements base dlectronique de puissance dans les
rseaux lectriques.
I.2. PROBLEMATIQUE DES HARMONIQUES
Il est question dans cette section de prsenter simplement les harmoniques, leurs effets
ainsi que la rglementation au niveau du producteur et surtout du consommateur.
I.2.1. Origine et reprsentation
Dans les secteurs industriel et domestique on constate une recrudescence de gnrateurs
dharmoniques. Il s'agit des dispositifs, tels que les convertisseurs statiques, contenant des
lments de commutation ainsi que dautres dispositifs caractristique tension-courant non
linaire :
Convertisseurs statiques - Les convertisseurs statiques sont les sources dharmoniques les
plus gnantes du fait du nombre et de la puissance des dispositifs installs. On peut citer
de manire non exhaustive :
-4-

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

- Les redresseurs monophass et triphass. Ils gnrent des harmoniques dont la


frquence dpend sensiblement de la commande adopte.
- Les cycloconvertisseurs utiliss pour rgler la vitesse des moteurs courant alternatif.
- Les gradateurs utiliss dans les entranements de faible puissance, les systmes
dclairage et de chauffage et les systmes de conduite des rseaux
- Les variateurs de vitesse lectroniques constitus principalement d'un convertisseur
statique et d'une partie lectronique, destins commander la vitesse d'un moteur
lectrique
Dispositifs caractristique tension-courant non linaire - On distingue :
- les fours arc et induction.
- les transformateurs
- les machines tournantes
- inductances satures, etc.
Dans une moindre mesure, d'autres charges non linaires, cest--dire qui nabsorbent pas un
courant sinusodal, mme lorsqu'elles sont alimentes par une tension sinusodale peuvent tre
cites parmi les gnrateurs dharmoniques :
- les appareils domestiques tels que tlviseurs, lampes dcharges, lampes
fluorescentes ballast lectronique.
- les alimentations dcoupage informatique.

Fig. I-1. Dcomposition harmonique dune onde pollue


La figure I.1 donne lallure dune onde pollue par des harmoniques de rang 5 et 7. La
dcomposition de cette onde permet de mettre en vidence ces harmoniques considres
comme les plus nfastes, ainsi que la composante fondamentale. Dans les rseaux lectriques
triphass, les principales composantes harmoniques sont de rang 5, 7, 11 et 13 (6*h 1, avec
h=1,2,). En gnral les charges du rseau sont symtriques. Dans ces conditions les
harmoniques de rang 2 sont senses tre nulles.
Les ponts de diodes sont les plus prsents sur les applications de puissance pour plusieurs
raisons : ils sont non commandables, avec une dure de vie importante et un cot dachat
beaucoup plus faible que des solutions plus volues. Bien plus que les ordinateurs et autres
tlviseurs, les redresseurs monophass diodes avec filtrage capacitif ont la particularit de
gnrer les courants harmoniques de rang 3. Ceux-ci sont particulirement nfastes pour les
rseaux lectriques triphass en raison des courants de neutre importants alors produits. Il en
va de mme pour les harmoniques de rangs multiples de 3, aussi connus sous l'appellation
"harmoniques squence zro". Toutefois, en prsence de charges non linaires triphases,
-5-

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

quilibres, symtriques et sans raccordement au neutre, il ny a pas gnration de


lharmonique de rang 3, ni d'harmoniques de rangs multiples de 3.
I.2.2. Propagation et consquences
Ds la gnration des courants harmoniques par des charges non-linaires, ceux-ci se
propagent travers le rseau en faisant face deux types dobstacle :
- Les bifurcations : chaque bifurcation le courant se partagera en fonction de
limpdance observe sur chaque branche de la bifurcation (selon la loi du diviseur
de courant).
- Les impdances asymtriques : limpdance du rseau est pratiquement identique
pour le systme direct et inverse. Par contre, son impdance homopolaire dpend de
plusieurs facteurs comme le rgime de neutre, le couplage ou les caractristiques
des circuits magntiques de ses lments etc. La propagation des harmoniques
homopolaires sera donc tributaire de tous ces paramtres.
Les tensions et courants harmoniques superposs londe fondamentale conjuguent leurs
effets sur les appareils et quipements utiliss. En fonction des rcepteurs rencontrs, on peut
classer les effets engendrs par les harmoniques en deux types : les effets instantans et les
effets terme.
- Les effets quasi-instantans.
Les perturbations concernent principalement des dispositifs de rgulation
lectronique. Les tensions harmoniques peuvent ainsi influencer les liaisons
et les quipements courants faibles, entranant des pertes dexploitation.
Vibrations, bruits
Par les efforts lectrodynamiques proportionnels aux courants instantans en
prsence, les courants harmoniques gnreront des vibrations, des bruits
acoustiques, surtout dans les appareils lectromagntiques (transformateurs,
inductances), entrainant dans certains cas leur destruction.
La prsence dharmoniques sur les signaux provoque le dplacement du
passage par zro et des modifications de la valeur de crte de londe.
- Les effets terme dus aux chauffements.
Echauffement et vieillissement des condensateurs
Echauffement d aux pertes supplmentaires des machines et des
transformateurs et des cbles.
Diminution de leur dure de vie par surcharge thermique.
I.2.3. Caractrisation et normes
I.2.3.1. Le Taux de Distorsion Harmonique
La mesure de cette pollution est trs importante car elle permet de caractriser les
installations et de sassurer de la bonne qualit de lnergie distribue. Diffrents critres sont
dfinis pour mesurer les perturbations harmoniques, mais cest le Taux de Distorsion
Harmonique qui est employ plus couramment. Le terme THD (Total Harmonic Distorsion)
sera utilis pour dsigner le Taux de Distorsion Harmonique : cest le rapport de la valeur
efficace des harmoniques la valeur efficace du fondamental seul.

-6-

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES
i=n

I
i=2

THD(%) = 100

2
ci

(1.1)

I c1

o Ic1 correspond la valeur efficace du courant fondamental et Ici reprsente les valeurs
efficaces des diffrentes harmoniques du courant. Le domaine des frquences qui correspond
l'tude des harmoniques est gnralement compris entre 100 et 2KHz; soit de l'harmonique
de rang 2 jusqu' l'harmonique de rang 40. Les harmoniques de frquence plus leve sont
fortement attnues par l'effet de peau et par la prsence des inductances de lignes. Il est
signaler aussi que l'amplitude des harmoniques dcrot avec la frquence.
I.2.3.2. Le facteur de puissance
Budenau [AN-84] a propos quen prsence des harmoniques, la puissance apparente
monophase soit spare en 3 composantes orthogonales. Son expression est donne par
l'quation suivante :

S = P 2 + Q2 + D2

(1.2)

P est la puissance active, Q la puissance ractive et D la puissance dformante lie aux


harmoniques. Normalement, pour un signal sinusodal le facteur de puissance est donn par le
rapport entre la puissance active P et la puissance apparente S.
Fp =

P
=
S

P
P2 + Q2 + D2

= cos cos

(1.3)

Ainsi donc, les harmoniques affectent aussi le facteur de puissance. Ceci peut se traduire par
le diagramme de Fresnel des puissances de la figure I.2.
S

Fig. I.2. Digramme de Fresnel des puissances


I.2.3.3. Normes en vigueur
La C.E.I. (Commission Electrotechnique Internationale) et lI.E.E.E (Institute of Electrical
and Electronics Engineers) sont les deux principaux organismes internationaux de
normalisation dans le domaine de llectrotechnique et particulirement dans le domaine des
perturbations lectriques. La CEI est un organisme officiel compos de comits nationaux de
63 pays, tandis que lIEEE est une association professionnelle. Contrairement lIEEE qui
utilise la notion de qualit de lnergie dans ses normes, la CEI prfre plutt le concept
-7-

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

de Compatibilit Electromagntique. Les missions harmoniques sont aussi soumises


diffrentes dispositions normatives et rglementaires :
normes de compatibilit adaptes aux rseaux,
normes dmission applicables aux produits gnrateurs dharmoniques,
recommandations des distributeurs dnergie applicables aux installations.

paires

impaires

Les normes de la CEI sont regroupes dans la publication CEI-61000. On peut y retrouver
les normes qui tablissent des limites pour les missions de courants harmoniques (CEI
61000-3-2, CEI 61000- 3-4 et 61000-3-6), celles qui tablissent le niveau de compatibilit
(CEI 61000-2-4 et 61000-2-2) et qui dterminent le taux de distorsion harmonique de la
tension de rfrence sur le rseau.
En particulier, la norme CEI 61000-3-2 reprsente sur le tableau I.1 fixe la limitation des
courants injects dans le rseau public pour des quipements dont le courant par phase est
infrieur 16 A. Il s'agit l des appareils du domaine domestique. Les normes ci-dessus sont
obligatoires mais restent incompltes et ne permettent pas de garantir totalement la
compatibilit lectromagntique sur les rseaux publics. C'est la raison pour laquelle la
compagnie EDF (Electricit de France) met quelques recommandations concernant le
raccordement des utilisateurs sur le rseau. Par exemple, les limitations en tension
harmonique respecter par ses clients sont :
pour chaque rang pair, la tension harmonique est limite 0,6%,
pour chaque rang impair, la tension harmonique est limite 1%,
limitation du THD 1,6%.
Dans le cadre du contrat EMERAUDE sign avec ses abonns tarif vert, il y a un engagement
rciproque : de qualit, pour EDF, et de limitation de pollution de la part de labonn. En plus,
EDF autorise ses clients consommer de la puissance ractive, sans tre factur, jusqu' 40%
de la puissance active absorbe.
Rang harmonique

Courant harmonique maximal autoris (A)

3
5
7
9
11
13
15<h<39
2
4
6
8<h<40

2,3
1,14
0,77
0,4
0,33
0,21
0,15*15 / h
1,08
0,43
0,33
0, 23*8 / h

Tab. I.1. Limites des missions de courants harmoniques (Norme CEI 61000-3-2)
(Courant appel par les appareils 16 A par phase de classe A).
Ces normes ont pour but de sensibiliser le consommateur ainsi que le fabricant dappareils
polluants pour le respect dune certaine qualit de lnergie absorbe, mais il se pose de plus
en plus la question des "petits" producteurs qui se raccordent sur le rseau. Les contraintes
pour le raccordement dune production dcentralise en HTA (Haute Tension A) sont fixes
-8-

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

en ce qui concerne les limites dmission en courant par larrt Franais du 17 mars 2003
relatif aux conditions techniques de raccordement au rseau public des installations de
production autonome dnergie lectrique. Il est noter que le domaine HTA est utilis en
France la place de MT (Moyenne Tension) pour dsigner les tensions U (1 < U 50 kV) en
courant alternatif. Depuis le 10 juillet 2006, un arrt fixe les conditions dachat de
llectricit produite par les installations utilisant lnergie radiative du soleil.
I.3. SOLUTIONS DE DEPOLLUTION DES RESEAUX ELECTRIQUES
Les systmes dElectronique de Puissance utiliss pour lamlioration de la qualit de
lnergie sont essentiellement des systmes de compensation. Ils travaillent en combinaison
avec le rseau, en superposant leur nergie celle de ce dernier. Ces dispositifs font partie de
la famille des actionneurs rseau, dont le but est dchanger de lnergie avec le rseau afin
damliorer la qualit de fourniture. Ils peuvent se connecter soit en srie soit en shunt avec le
rseau, et ils peuvent tre passifs ou actifs en fonction de l'application.
I.3.1. Solutions classiques
Les solutions traditionnelles de dpollution sont essentiellement des solutions passives ou
des modifications structurelles permettant de traiter directement les harmoniques. On peut
citer :
Le surdimensionnement de linstallation lectrique : Au moment de la conception d'une
installation nouvelle, l'ide consiste surdimensionner tous les lments de l'installation
susceptibles de vhiculer des courants harmoniques afin den viter les consquences. Cette
solution entrane un accroissement important du cot de l'installation.
Laugmentation de la puissance de court-circuit : La puissance harmonique augmente
lorsque la puissance de court circuit diminue si lon ne prend pas en compte les phnomnes
de rsonance. On a donc intrt connecter les sources polluantes un point du rseau o
limpdance rseau est la plus faible possible en sparant magntiquement les diffrentes
charges.
Les transformateurs couplage passif : certains couplages du type triangle-zigzag
permettent de supprimer les harmoniques de rang 3 et leurs multiples au prix de
laugmentation de limpdance de ligne, et donc dune augmentation de la distorsion de la
tension.
Les filtres passifs : Ils sont composs par des lments passifs comme des inductances, des
condensateurs et des rsistances. On distingue quatre types de filtres passifs : les filtres rgls
des frquences dtermines, les filtres passe-haut, les filtres passe-bas (FPB) et les filtres
passe-bande. Les filtres harmoniques passifs ont lavantage de pouvoir corriger le facteur de
puissance en dimensionnant correctement les condensateurs afin dchanger une quantit
dtermine de puissance ractive avec le rseau. Cependant, ces filtres prsentent quelques
inconvnients :
- Limpdance du rseau en prsence des filtres peut faire apparatre des rsonances.
- Le filtrage passif peut absorber les courants harmoniques dautres charges non
linaires et dans ce cas, le filtre passif peut tre surcharg.
- Le filtrage passif est peu flexible et, en cas de modifications dans le rseau, il peut
avoir du mal sadapter aux nouveaux besoins du filtrage.
- La conception des filtres passifs doit considrer la tolrance de fabrication et les
drives paramtriques qui apparaissent lusage.
-9-

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Ainsi, avant dinstaller un filtre de ce type, une tude dtaille doit tre mene afin danalyser,
cas par cas, les risques de rsonance et de surcharge.
I.3.2. Solutions rcentes
Ces solutions sont proposes comme des solutions efficaces de dpollution des rseaux
lectriques afin de traiter les inconvnients inhrents aux solutions traditionnelles comme les
filtres passifs (non adaptatifs aux variations de la charge et du rseau, phnomnes de
rsonance). En outre, une autre raison qui a motiv le dveloppement de ce type de filtre est
lapparition de nouveaux composants semi-conducteurs comme les IGBT (Insulated Gate
Bipolar Transistor), interrupteurs haute frquence commandables en ouverture et en
fermeture. Le but de ces filtres est de gnrer soit des courants, soit des tensions harmoniques
de manire compenser les perturbations responsables de la dgradation des performances
des quipements et installations lectriques. Parmi toutes les solutions modernes, on trouve
trois structures classiquement utilises :
- Le filtre actif srie (FAS) conu pour compenser toutes les perturbations de tension
comme les harmoniques, les dsquilibres et les creux de tension,
- le filtre actif parallle : conu pour compenser toutes les perturbations de courant
comme les harmoniques, les dsquilibres et la puissance ractive,
- Le compensateur actif parallle-srie : solution universelle pour compenser toutes les
perturbations en courant et en tension.
Le filtre actif srie : Le rle dun FAS (figure I.3) est de
modifier localement limpdance du rseau. Il se
comporte comme une source de tension harmonique qui
annule les tensions perturbatrices (creux, dsquilibre,
harmonique) venant de la source et celles gnres par
la circulation de courants perturbateurs travers
limpdance du rseau. Ainsi, la tension aux bornes de
la charge peut tre rendue sinusodale. Cependant, le
FAS ne permet pas de compenser les courants
harmoniques consomms par la charge.

Fig. I.3 : Filtre actif srie

Le filtre actif parallle : Le FAP encore appel


compensateur shunt (figure I.4) se connecte en parallle
avec le rseau de distribution et injecte en temps rel les
composantes harmoniques des courants absorbs par les
charges non linaires connectes au rseau. Ainsi, le
courant fourni par la source d'nergie devient sinusodal.
Fig. I.4: Filtre actif parallle
Le compensateur actif parallle-srie : Ce dispositif qui
associe les filtres actifs parallle et srie bnficie de ce
fait des avantages des deux types de filtres. Cest ainsi
quil est galement appel UPQC (Unified Power
Quality Conditioner). Il permet donc dassurer
simultanment un courant sinusodal et une tension du
rseau lectrique galement sinusodale [AL-02]. Le
filtre actif srie, lorsqu'il est plac en amont du filtre
actif parallle comme montr sur la figure I.5, permet de
dpolluer la source des tensions perturbatrices. Lorsqu'il
- 10 -

Fig. I.5 : Combinaison de filtres

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

est plac en aval, il permet d'isoler la charge de la


actifs parallle-srie
source perturbe.
Les inconvnients des filtres passifs (rsonances srie ou parallle avec la source et/ou la
charge, dtrioration des performances du filtre lors de variations de limpdance du rseau,
etc.) et des filtres actifs (cot lev en raison du dimensionnement des composants de
puissance) ont conduit llaboration dune nouvelle topologie de filtre actif. Il sagit du filtre
hybride qui est en ralit une association de filtres actifs de faibles puissances des filtres
passifs pour en combiner les avantages [DE-08]. Ainsi, les filtres passifs liminent les
harmoniques en basses frquences, ce qui permet de rduire le dimensionnement du filtre actif
qui ne compense que le reste des perturbations. En consquence, le filtre actif hybride est plus
petit (au niveau de dimensionnement) que pour un filtre actif conventionnel et la rponse est
bien meilleure quavec des filtres passifs seuls. Pour cette raison, il est considr comme lune
des meilleures solutions pour filtrer les harmoniques de courant des rseaux de distribution.
De plus, du point de vue conomique, le filtre hybride prsente un atout majeur : il permet de
rduire le cot du dispositif de filtrage, actuellement lun des obstacles une plus large
utilisation des filtres actifs. Cependant, pour linstant, ces filtres hybrides ont eu une
pntration trs limite sur le march. Ce type de solution permet donc davoir un bon
compris pour un type particulier de charge mais reste bien moins performant quun filtre actif
pur.
I.3.3. Comparatif et choix du FAP
Le tableau I.2 prsente un rcapitulatif des avantages et inconvnients de cinq schmas de
dpollution : renforcement de la puissance de court-circuit, filtrage passif, filtrage actif srie,
filtrage actif parallle et le filtrage parallle-srie actifs. Le compensateur parallle-srie actifs
limine toutes les perturbations lies la tension et au courant. Nanmoins, cette solution dite
universelle reste difficilement ralisable en pratique. Le FAP gnre des composantes
harmoniques aux mmes frquences et en opposition de phase aux perturbations mesures. Il
compense les courants harmoniques engendrs par une charge non linaire, tout en s'adaptant
aux volutions du rcepteur. Cependant, la compensation des harmoniques de tension n'est
pas toujours vidente avec cette approche.
Principe
renforcement de
la puissance de
court-circuit

avantages

filtrage passif

amlioration de la forme du courant

filtrage actif
srie
filtrage actif
parallle
Combinaison
parallle-srie
actifs

amlioration de la forme de la tension

amlioration de la forme de la tension,


adaptabilit aux variations de charge et du
rseau
amlioration de la forme du courant,
adaptabilit aux variations de charge et du
rseau
amlioration de la forme du courant,
amlioration de la forme de la tension,
adaptabilit aux variations de charge et du
rseau

inconvnients
pas d'amlioration de la
forme du courant, pas
toujours ralisable
risque de rsonance, pas
d'adaptabilit
pas d'amlioration de la
forme du courant
amlioration de la forme
de la tension pas
toujours vidente
ralisation difficile

Tab. I.2 Synthse des solutions de dpollution


- 11 -

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ACTIF DES RESEAUX ELECTRIQUES

En raison des normes sur la qualit de l'nergie (plutt porte sur la compensation des
harmoniques de courant) et les bonnes performances obtenues par le FAP, nous avons retenu
cette topologie de compensation pour notre stratgie de dpollution des perturbations
harmoniques. Malgr les contraintes de cot, le filtrage actif parallle dans les rseaux
lectriques basse tension, reste l'une des mthodes de compensation les plus tudies et les
plus dveloppes. Cette mthode qui allie rapidit et efficacit, prsente des avantages
certains et un potentiel de dveloppement important. Un FAP est dit structure courant ou
structure tension selon le type de stockage de lnergie, ralis par une inductance ou un
condensateur. Cependant, les FAPs structure tension sont plus frquemment mis en uvre
dans les applications industrielles pour la simplicit de leurs commandes, leur cot limit et
leur taille physique rduite [AK-06], [RO-07]. Par consquent, nous avons choisi de
considrer la structure tension dans ce manuscrit. Les performances des FAPs sont amliores
aujourdhui par des stratgies de contrles avances.
I.3.4. Etat de l'art sur les FAPs
Dans [ALA-02] un tat de lart des FAPs de puissance est prsent. Cette tude a t
approfondie et ensuite largie aux filtres actifs multiniveaux. La premire famille des FAPs a
t conue partir donduleurs thyristors commands en MLI [GY-76]. Ces filtres ont t
dvelopps pour liminer les harmoniques gnrs par les convertisseurs utiliss dans les
systmes de transmission de courant continu en haute tension (High-Voltage Direct Current HVDC). Toutefois, cette poque la technologie des interrupteurs dlectronique de
puissance ne leur permettait pas de fonctionner aux frquences de commutation et aux
niveaux de puissance exigs par la ralit industrielle. Cette barrire technologique sera
franchie, ds 1977, lors de la conception dun premier prototype de FAP base de thyristors
commutation naturelle pour la compensation de courant harmonique [MO77]. Cependant,
lapplication des onduleurs base de thyristors a tout de suite pos le problme de la
gnration non dsire de composantes injectes sur le rseau la frquence de commutation.
Au cours des annes 1980, de nouveaux composants de puissance associant hautes
frquences de commutation et fortes puissances ont t dvelopps. Profitant de ces avances,
et de lavnement des interrupteurs de puissance du type GTO (Gate Turn-Off) et IGBT, de
nombreux onduleurs de puissance, commands en MLI, ont pu tre conus en vue de
rpondre aux contraintes industrielles de conception des FAPs [AK-86]. Ces premiers
prototypes ne compensaient alors que les perturbations harmoniques de courant. Suite ces
premiers dveloppements, dautres types de FAPs ont pu tre raliss pour compenser la
fois la puissance ractive, et/ou les harmoniques et les dsquilibres de courant dans les sites
commerciaux et/ou industriels [LA-97], [CH-00].
Paralllement, en 1997, le premier filtre topologie multiniveaux plus de deux
composants semi-conducteur par bras fut propos dans la rfrence [AU-97]. Ce filtre actif
avec un onduleur clamp par le neutre, prsentait deux avantages en termes de limitation des
contraintes en tension subies par les interrupteurs de puissance et d'amlioration des qualits
spectrales de la tension de sortie compose ici dau moins trois niveaux. Ds lors, lintrt aux
filtres actifs multiniveaux, en vue de leur application industrielle en moyenne et forte
puissance, na cess de sintensifier. En effet, en 1998 S. Round et al. proposrent un FAP
trois niveaux susceptible de driver les harmoniques dans des sites commerciaux et industriels
[RO-98]. Ils dmontrrent que la topologie trois niveaux permet lutilisation dune inductance
de sortie de plus petite valeur en comparaison la topologie deux niveaux. Les annes qui ont
suivi ont vu de nombreuses publications sur les filtres actifs multi-niveaux avec diffrentes
topologies : dans [SN-01], lauteur propose une topologie capacit flottante avec
commutation douce; la rfrence [MI-04] utilise un convertisseur en cascade asymtrique,
- 12 -

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ACTIF DES RESEAUX ELECTRIQUES

puis dans [OR-06] une mise en cascade de quatre onduleurs de tension monophass en pont,
base dinterrupteurs trois tats diffrents permet de mettre en uvre un filtre actif 81
niveaux. Au del des avantages dune telle structure en termes de faible frquence de
commutation des composants, et d'obtention de meilleures formes donde tension/courant, il
faut signaler linconvnient du surcot. Plus rcemment, il a t propos dans [RA-10], un
FAP structure de tension avec sept niveaux d'onduleurs monophass pont complet monts
en cascade. Afin d'obtenir les courants de compensation adquats, une mthode de contrle de
courant MLI multi-porteuse a t adopte.
L'volution des FAPs, a aussi permis lextraordinaire interaction avec les nergies
renouvelables. En effet, on connat aujourd'hui des filtres actifs appliqus aux systmes
solaires [WU-05], [NE-09], et aux arognrateurs (turbines oliennes) [AB-03], [CH-08].
Dans la pratique, quelques fabricants proposent sur leurs catalogues des FAPs : ABB,
Siemens, MGE UPS, AIM Europe et Mesta Electronics, Circutor, etc. Selon le fabricant et le
modle, la puissance des filtres, triphass pour la plupart, varie entre 10 2000KVA. Ils se
connectent en basse tension (V<690V), supportent des courants entre 300-480A et donnent le
choix de se connecter avec ou sans neutre raccord. Les filtres permettent une compensation
globale des harmoniques, souvent jusqu lharmonique 50. Lutilisation de ces filtres qui se
gnralise dans diffrentes applications du gnie lectrique, produit une rduction des cots
dexploitation et une prolongation de la dure de vie des installations. Cependant, le FAP
constitu de plusieurs blocs reste une solution de dpollution complexe qui a besoin d'une
tude approfondie et minutieuse pour avoir un bon rendement. Chaque bloc remplit une tche
bien prcise et dpend fortement des performances des autres blocs. Cette dpendance rend
encore une fois la modlisation plus difficile et demande une slection rigoureuse des
techniques de commande utiliser.
I.3.5. Contrle gnrique du FAP
La figure I.6 prsente le schma bloc du contrle gnrique dun filtre actif shunt. Ce
schma est reprsentatif pour toutes les structures de contrles dans lesquelles on retrouve
gnralement des boucles imbriques telles que:
- la boucle de synchronisation avec le rseau
- la bouche didentification des courants de rfrence
- la boucle de poursuite de courant et/ou de contrle de puissance
- la boucle de rgulation de la tension du ct continu de londuleur

Fig. I.6 Structure gnrale dun FAP structure de tension


- 13 -

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I.3.5.1. Bloc de synchronisation


Afin dchanger une puissance contrle, londuleur doit toujours tre synchronis avec le
rseau. Le bloc de synchronisation consiste obtenir la phase de la tension instantane du
rseau. Plusieurs techniques sont utilises, le choix le plus commun consiste utiliser une
boucle verrouillage de phase (Phase Locked Loop - PLL) [HS-96]. Cependant, quelques
auteurs utilisent cet effet une estimation du flux virtuel [MA-04]. Dans les applications lies
au rseau lectrique, la PLL sert essentiellement estimer et filtrer la phase et lamplitude
instantanes du phaseur quivalent dun systme triphas. La PLL ralise en fait le suivi de
phase de la composante directe de la tension du rseau, vsd, afin dliminer la composante en
quadrature, vsq, ce qui se produit lorsque la phase estime, est gale la phase du rseau. La
figure I.7 montre la structure classique dune PLL triphase [HS-96]. Elle est compose dun
dtecteur de phase (la transforme de coordonnes), un FPB (le correcteur) et un oscillateur
(lintgrateur).

Va( d ) = Vd sin(t )
Vb( d ) = Vd sin(t 2 )
3
Vc( d ) = Vd sin(t + 2 )
3

Fig. I.7. Structure classique dune PLL triphase.


Du fait de la nature du correcteur gnralement de type PI dune PLL, linformation de phase
obtenue sa sortie dpend de sa bande passante. Ainsi, si celle-ci est trs leve, la phase de
sortie sera une image de celle correspondant au phaseur quivalent instantan de la tension,
cest--dire, contenant tous les harmoniques. Par contre, si la bande passante est suffisamment
rduite, les harmoniques seront filtrs et la sortie sera une image de la phase de la composante
fondamentale. Ce dernier cas constitue la meilleure solution pour pouvoir rejeter les
harmoniques qui agissent sur la phase [ET-03]. Toutefois, ce fait entrane une diminution de
la dynamique de la PLL. Evidemment, cette dynamique limite provoque un ralentissement
du temps de synchronisation lors de la mise en route du systme. Le rglage de ce correcteur
et la robustesse de la mthode ont t largement analyss dans [KU-97] [ET-03] [AW-04].
Dans [SI-08], il est propos une PLL pour un FAP triphas, base sur une mthode de
synchronisation, exempt de contrleur PI et garantissant un rgime transitoire rapide et une
robustesse toute preuve. Pour atteindre des performances similaires, Ngac Ky Nguyen et al.
proposent dans [NG-09], une PLL base sur la thorie des puissances instantanes et
impliquant les techniques neuromimtiques.
I.3.5.2. Boucle d'identification des courants de rfrence
La fonction d'identification est une approche particulire d'extraction des harmoniques,
destine fournir les rfrences de courant que londuleur devra imposer pour raliser
lopration de filtrage actif. On distingue des mthodes dextraction globale (tous les
harmoniques compenser sont prsents dans la rfrence) et slective (les harmoniques
compenser sont choisis et limits). Selon Franois Defy et al. dans [DE-08], le problme
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majeur des mthodes dextraction bases sur lestimation ou le calcul de la frquence


fondamentale rside sur la prsence dharmoniques parasites qui vont perturber les rfrences
en courant ou en puissance. Cela aura un effet direct sur la qualit du compensateur actif et ce
quelle que soit sa loi de commande. Les mthodes didentification permettent de supprimer
ces perturbations. Nous allons par la suite faire un aperu des techniques classiques
dextraction des harmoniques avant d'insister sur les mthodes d'identification.
a) Les mthodes globales d'extraction
Ces mthodes consistent imposer des courants les plus sinusodaux possibles. Pour ce
faire, il faut mesurer les courants de charge, puis filtrer ces courants pour obtenir le courant de
rfrence injecter. La figure I.8 prsente les deux mthodes possibles (directes ou indirectes)
utilisant deux types de filtres diffrents.
icf
icref
ic
icref
ic
(a)

(b)

Fig. I.8. Filtrage des signaux dans le domaine temporel- a) mthode directe, b) mthode
indirecte
Ces filtres doivent respecter les caractristiques suivantes :
lattnuation : les amplitudes des signaux doivent tre conserves pour que les
rfrences soient exactes.
le dphasage : cause de la mthode dinjection de courant en opposition avec les
charges, il est impratif de conserver la phase des courants.
le temps de rponse : il doit tre matris pour tre capable de faire face des
variations brutales de charge.
Tous ces paramtres dtermineront la performance de ces mthodes. La principale
diffrence entre la mthode directe et indirecte est perceptible lors des variations de charge.
Lors dun filtrage en temps rel, il apparat intrinsquement un dphasage qui agira sur la
composante active du courant (cas de la mthode indirecte) alors que le dphasage impactera
sur les composantes harmoniques pour lautre mthode (directe). Il est prfrable davoir un
dphasage sur la composante active, qui se traduira par une variation de la tension du bus
continu (lequel est rgul par une boucle de tension) que sur les courants harmoniques. Pour
conclure, ces mthodes permettent de mettre en vidence les caractristiques frquentielles
des courants mais ncessitent des filtres dordre lev qui seront coteux et difficiles mettre
en place.
b) Les mthodes d'extraction slective
Parmi les mthodes slectives qui existent pour calculer les courants de rfrence, on peut
voquer :
Lutilisation de filtre rsonnant sur les harmoniques conserver : Cette mthode
prsente des avantages car le dphasage et la qualit des filtres est plus facile
matriser que dans le cas de la mthode globale. Par contre il faut mettre autant de
filtres que dharmoniques compenser, ce qui alourdit la mthode. De plus dans le cas
du filtrage numrique, il faut avoir une frquence dchantillonnage la plus leve
possible. On diffrencie plusieurs manuscrits adoptant cette technique : le filtre Notch
[RA-95], les intgrateurs gnraliss en repre fixe [SM-97], etc.
La transforme de Fourier discrte : elle est base sur le calcul dun vecteur issu des
N points enregistrs sur une squence (dune dure au moins gale la priode

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rseau). On obtient alors le spectre de chaque raie harmonique (TFD(k)) linstant k


avec une rsolution inversement proportionnelle au nombre de points.
La transforme de Fourier discrte rcursive : elle se base sur la transforme discrte
mais prend en compte les termes calculs aux instants prcdents et actuels soit
TFD(k) et TFD(k-1).
Le filtre de Kalman : il sagit de faire une prdiction linstant k+1 des rfrences en
utilisant un modle dtat du signal. Il faut alors ne garder que la composante utile du
signal, et cela peut se faire avec une rfrence fixe ou tournante. Il existe aussi une
application dun filtre de Kalman tendu [RO-02] qui permet une bonne mise en
uvre sur un DSP mais ncessite un modle du signal assez complexe mettre en
place pour des rseaux perturbs.
Lapplication de ces mthodes permet de mieux contrler les dphasages induits. En fait,
ces dphasages sont dus au retard dchantillonnage, lequel saccentue lorsque le rang des
harmoniques augmente (le rapport entre le dphasage et la priode des harmoniques diminue).
Avec la FFT (transforme de Fourier rapide), on peut donc extraire le fondamental en faisant
un enregistrement multiple de la priode du fondamental et en utilisant un filtrage spectral
[MA-99] pour les harmoniques. Ceci prsentera comme inconvnient dobtenir les rfrences
avec un retard de deux priodes dchantillonnage.
c) Les mthodes didentification
Dans le domaine frquentiel, l'identification des harmoniques de courant passe par
lanalyse de Fourier. Asiminoaei et al. prsentent dans [AS-07] une valuation exhaustive des
mthodes de dtection d'harmoniques parmi lesquelles la transforme discrte, la transforme
rapide et la transforme discrte rcursive. Ces mthodes frquentielles sont bien adaptes aux
charges o le contenu harmonique varie lentement. Par ailleurs, elles ont lavantage
didentifier les harmoniques individuellement afin de raliser une compensation slective.
Nanmoins, les inconvnients les plus importants de ces mthodes sont des rsultats moyens
en rgime transitoire et un volume de calcul important [RE-03] pour compenser les retards et
de ne pas permettre de mettre en vidence des pointes de puissance [MA-99].
Les mthodes du domaine temporel permettent une rponse plus rapide et requirent moins
doprations que les mthodes prcdentes. Elles sont bases sur la sparation du fondamental
ou de certains harmoniques du reste des harmoniques par le filtrage. Parmi ces mthodes
d'identification, on peut citer par exemple des techniques bases sur les moindres carrs, des
algorithmes itratifs, ou des mthodes plus importantes comme celle des puissances
instantanes p-q, initialement dveloppe par Akagi [AK-83] ou encore celle du courant
instantan d-q, aussi appele mthode synchrone ou mthode du rfrentiel li au
synchronisme, propose initialement par Bhattacharya [BH-91]. Nous verrons par la suite que
l'implication des techniques neuronales dites neuromimtiques l'identification des
harmoniques a favoris une extension des mthodes existantes, les rendant capables de faire
face des variations brusques de charge et autres paramtres du rseau lectrique.
- Mthode des Puissances Instantanes : La mthode des puissances active et ractive
instantanes est illustre par la figure I.9. Elle exploite la transformation de Concordia des
tensions simples et des courants de ligne, afin de calculer les puissances active et ractive
instantanes p et q.

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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

pdc

Fig. I.9 Principe de la mthode p-q


Ainsi, de la mme manire que les tensions simples mesures cot source, les courants de
charge peuvent tre obtenues dans le repre par la relation (1.4). Par la suite, le calcul des
puissances instantanes peut se faire aisment par l'quation (1.5).

ic 0
ica


ic = CO icb
ic
icc

p v v i
q = v v i

1
2

2
o CO =
1
3

0
q = q + q , un FPB

1
2
1

2
3
2

(1.4)

(1.5)

1
2
1
est la matrice de Concordia. Sachant que p = p + p et
2

permet de retrouver les parties continues p de p et q de q, lies au


fondamental. De ce fait, les parties alternatives p et q obtenues permettent le calcul des
courants de rfrence dans le repre selon la relation (1.6)

iref 1 v
i = v
ref

v p + pdc
2
2

avec = v + v
v q

(1.6)

pdc tant la puissance ajoute p , et ncessaire la rgulation de la tension continue. Ensuite,

avec l'expression (1.7), ces courants de rfrence sont retrouvs dans le repre abc.

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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

i re fa

i refb = T 3 2
i refc

T32 =

1
2
2
3
1
2

i ref
i

ref

(1.7)

3
est la matrice de Concordia utilise pour le passage du repre diphas
2

2
0

vers le repre triphas abc.


- Mthode du rfrentiel li au synchronisme : Le principe de cette mthode trs connue
sous le nom de mthode SRF (Synchronous Reference Frame) est prsent la figure I.10.
Tout d'abord, on transforme le courant dans un repre tournant en utilisant la transforme de
Park. Ainsi, les courants sont composs dune composante continue, lie au fondamental, et
une composante alternative, lie aux harmoniques, qui peuvent tre spares en utilisant
directement un filtre passe-haut ou de manire indirecte par un filtre passe-bas.

iD

i D

iQ

i Q

idc

cos( )

sin( )

Fig. I.10 Principe de la mthode SRF


Dans l'expression simplifie du courant pollu absorb par la charge, et donn par la relation
(1.8), la premire partie reprsente les courants fondamentaux, et la seconde la somme des
harmoniques.

cos

cos
n

(
)
(
)
1
n

ica

i = I cos t 2
(1.8)
+ I n cos n t n 2
1
1

cb
3
3
n = 2 N

icc
cos t 1 + 2 3
cos n t n + 2 3

(
(

)
)

(
(

)
)

I1 et In sont les amplitudes des composantes fondamentale et harmonique de ic. L'expression


(1.8) peut aussi s'crire sous la forme (1.9),

avec

- 18 -

(1.9)

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

P est la transforme de Park qui est le produit de la matrice de Concordia T32 et la matrice de
rotation de Park (t) pour le passage vers les repres et DQ.
cos ( ) sin ( )
o = t est la position angulaire de la
sin( ) cos ( )
tension fondamentale du rseau estime par la PLL. Les indices D et Q dsigne l'axe direct et
l'axe en quadrature du repre DQ. Dans un premier temps, la transformation vers le repre
permet d'obtenir sparment les courants fondamentaux et harmoniques (quation (1.10)
Dans ce cas,

)=

= " #$

cos (
sin(

%$ )
+ (*
%$ )

, "

#(

cos ()
sin()

%( )
%( )

(1.10)

Par la suite, la matrice de rotation de Park, avec un angle de (-t) est applique sur les
courants de l'quation (1.10) pour obtenir ceux de la relation (1.11).
= (

= " #$

cos (%$ )
+ (*
sin(%$ )

, "

#(

cos (() 1)
sin(() 1)

%( )
%( )

(1.11)

iD i D + i Q
Sachant que =
, nous identifions ainsi la composante continue et la composante

i
Q
i
+
i

Q
Q


alternative que nous prsentons travers les quations (1.12) et (1.13)
.
.
.
.

= " #$
= (*

cos (%$ )
sin(%$ )

, "

#(

(1.12)

cos (() 1)
sin(() 1)

%( )
%( )

(1.13)

Les courants de rfrence dans le repre sont retrouvs par lexpression (1.14) :
iref cos( ) sin( ) i D + idc

i =
ref sin( ) cos( ) i Q

(1.14)

Nous avons ici ajout i D , le courant idc ncessaire la rgulation de la tension continue du
systme de stockage capacitif. De plus, si l'objectif est de compenser dans le mme temps
l'nergie ractive, il suffit dans la relation (1.14) d'ajouter i Q i Q afin de retrouver les
courants de rfrences dans le repre selon la relation (1.15)
iref cos( ) sin( ) i D + idc

i =
ref sin( ) cos( ) iQ

(1.15)

Les courants de rfrences dans le repre abc sobtiennent leur tour en appliquant la
transformation de la relation (1.7)

- 19 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

I.3.5.3. Boucle interne de contrle de courant


Cette boucle de contrle reoit en entre les variables de rfrence et gnre en sortie le
courant injecter sur le rseau pour raliser la compensation harmonique. Un correcteur est
ventuellement utilis pour laborer les tensions adquates qui sont compares au signal issu
du modulateur afin de gnrer des signaux carrs pour la commande des interrupteurs de
londuleur. Dans la plupart des cas, les correcteurs Hystrsis ou les correcteurs base
dintgrateurs (comme le correcteur PI en repres tournants multiples ou le correcteur MultiRsonant) sont proposs.

iref

if

Fig. I.11. Principe de base du contrle de courant avec modulateur


La boucle de contrle de courant est un point critique dans le contrle du systme car elle doit
disposer dune bande passante suffisante afin de pouvoir corriger, en sus du fondamental, les
composantes harmoniques. Par ailleurs, dans cette boucle, il faut considrer leffet du retard
de calcul de limplantation numrique dans le rglage des correcteurs afin dviter des
problmes de stabilit car dans cette application la frquence de commutation et celle de
lharmonique le plus haut que lon veut compenser sont relativement proches. Ainsi, dans une
application de filtrage actif, cette boucle devient critique car les bonnes performances du filtre
dpendent aussi de la qualit des contrles de cette boucle.
Pour obtenir de bonnes performances de contrle, la fonction de Modulation de Largeur
d'Impulsions (MLI) gnralement associe cette boucle sert dterminer les instants de
commutation des interrupteurs afin dobtenir une squence de commutation qui prsente le
mme spectre basse frquence que le signal dorigine. La MLI consiste adopter une
frquence de commutation suffisamment leve par rapport la frquence maximale du signal
de sortie souhait, et de reproduire la valeur moyenne de ce signal chaque priode de
commutation en jouant sur la dure d'application des tensions positives et ngatives par
rapport au point milieu du bus continu. Lobjectif de cette commande est de diminuer les
harmoniques supplmentaires et non-souhaits prsents dans les courants gnrs par
londuleur. Ce sujet a t largement abord dans plusieurs tudes de recherche [HO-03] [GO05]. Une trs intressante monographie a t faite dans [CP-02] propos des deux techniques
de modulation essentiellement utilises pour le contrle de courant. Il sagit de la MLI
intersective et la MLI vectorielle.
La Modulation intersective est la plus classique et consiste comparer le signal de
rfrence de tension une porteuse haute frquence. Le rsultat de cette comparaison
dtermine les instants de commutation des interrupteurs et donc dapplication de tensions
positives ou ngatives.
Dans la Modulation vectorielle, les vecteurs appliquer et les temps dapplication de ces
vecteurs (afin dobtenir en valeur moyenne une tension de rfrence partir des tats de
commutation de londuleur) sont calculs analytiquement travers des quations
mathmatiques. Chacun des tats possibles du convertisseur est reprsent par un vecteur de
- 20 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

tension. Si lon slectionne les vecteurs adquats et si lon les applique dans lordre correct il
est possible dobtenir une frquence de commutation rduite au niveau des interrupteurs de
l'onduleur diminuant ainsi les pertes. La modulation vectorielle diffre, entre autres choses,
des techniques intersectives par le fait qu'elle est conduite en synchronisme sur trois phases,
ainsi les signaux de commandes sont labors en tenant compte de ltat des trois bras de
londuleur en mme temps.
I.3.5.4. Boucle de rgulation de la tension du ct continu de londuleur
Dans le filtre actif, les pertes par commutation des semi-conducteurs de l'onduleur et au
niveau du filtre de sortie, sont les principales causes de variation de la tension du bus continu
vdc. La figure I.12 montre le principe de la rgulation cette tension. Elle peut se faire soit en
ajoutant la puissance p une consigne de puissance note pdc , (voir figure I.9), soit en
ajoutant au courant i D une consigne de courant not i (voir figure I.10), afin de compenser
dc

les pertes.

vdc _ ref

idc

vdc2 _ ref

kc
pdc
1+cs

2
Cdc s

vdc2

vdc
Fig. I.12. Principe de contrle de la tension du bus continu a) contrle direct de vdc b) contrle
du carr de vdc
On peut ainsi directement contrler la tension du bus continu (figure I.12. a), mais il y a
souvent intrt, pour des raisons de linarit, de contrler plutt le carr de la tension comme
sur la figure I.12.b.
En rgime permanent, les courants de rfrence ne contiennent pas de composante
fondamentale et la puissance ncessaire pour compenser les pertes est faible. Dans ce cas, un
simple rgulateur proportionnel peut savrer suffisant. Cependant, pour filtrer les fluctuations
de vdc, un FPB du premier ordre peut tre ajout en sortie du rgulateur proportionnel. La
fonction de transfert du rgulateur est alors la suivante:
R( s ) =

kc
1+cs

(1.16)

Avec kc et c , reprsentant respectivement le gain statique du rgulateur et la constante de


temps du filtre du premier ordre.
En ngligeant les pertes par commutation dans londuleur ainsi que les pertes dans
linductance triphase Lf du filtre de sortie, la relation liant la puissance active absorbe par le
filtre actif et la tension aux bornes du condensateur peut scrire sous la forme suivante :
pdc =

d 1
( Cdc vdc2 )
dt 2

(1.17)

En appliquant la transformation de Laplace l'expression (1.17) nous obtenons ce qui suit:

- 21 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

vdc2 ( s) =

2 pc* (s)
Cdc s

(1.18)

Ainsi, en boucle ferme la fonction de transfert est du second ordre et peut s'crire sous la
forme :

c2
H ( s) = 2
s + 2c s + c2

(1.19)

2kc
Cdc
1
et =
Cdc c
2 2 kc c
Pour raliser un bon compromis entre performances dynamique et statique doit tre
compris entre 0,5 et 0,707. Ainsi, afin d'obtenir un amortissement suffisant, le produit k c c
doit tre limit. Le choix de kc a pour objectif dobtenir un temps de rponse minimal afin de
ne pas nuire la dynamique du filtre actif. Dans la suite, nous tudierons l'apport des
techniques neuromimtiques dans l'amlioration de la commande des systmes lectriques.
avec par identification les paramtres caractristiques c =

I.4 APPLICATION DES TECHNIQUES NEURONALES POUR LA COMMANDE


DES SYSTEMES ELECTRIQUES
De prcdents travaux effectus pour essayer de comprendre le comportement du cerveau
humain ont permis de reprsenter celui-ci par un ensemble de composants structurels appels
neurones artificiels comparables aux neurones biologiques. Selon Haykin, un rseau de
neurones est un processus distribu de manire massivement parallle, qui a une propension
naturelle mmoriser des connaissances de faon exprimentale et de les rendre disponibles
pour utilisation. Il ressemble au cerveau en deux points :
la connaissance est acquise au travers dun processus dapprentissage ;
les poids des connections entre les neurones sont utiliss pour mmoriser la
connaissance
Les techniques neuromimtiques se sont rapidement imposes dans des domaines tels que
le traitement de l'image, la robotique, la gestion financire, etc. [PA-10] [ST-10] [MA-09],
mais leur application dans le domaine de l'lectronique de puissance est assez rcente. Dans la
suite, nous prsentons cette approche base dintelligence artificielle, retenue dans le cadre de
notre travail, avant de faire un tat sur son implication croissante dans la commande des
systmes lectriques.
I.4.1. Gnralits sur les rseaux de neurones
Les neurones biologiques constituent l'unit fonctionnelle de base du systme nerveux. Ils
assurent le traitement des signaux biolectriques appels influx nerveux. En fait, les neurones
font une sommation des signaux reus en entre et fournissent en sortie un courant en fonction
du rsultat obtenu. On distingue trois parties d'un neurone biologique (figure I.13) :
La somma : c'est le cur de l'activit nerveuse situ au centre du neurone.
Laxone : attach au somma qui est lectriquement actif, ce dernier conduit
limpulsion gnre par le neurone vers l'entre (synapse) d'un autre neurone.
Les Dendrites : lectriquement passives, elles reoivent les impulsions dautres
neurones.
- 22 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Synapses

Axone

Dendrites
Noyau

Fig. I.13 - Le neurone biologique


Les rseaux de neurones artificiels (Artificial Neural Networks - ANN) sont apparus en
1943 lors d'essais de modlisation du neurone biologique par Warren McCulloch et Walter
Pitts. La modlisation consiste mettre en uvre un systme de rseaux neuronaux sous un
aspect non pas biologique mais artificiel. Le tableau I.3 tablit la correspondance entre le
neurone formel et le neurone biologique. Chaque neurone artificiel (ou formel) est un
processeur lmentaire qui gnre partir dentres issues de neurones amonts une sortie
unique qui son tour alimente un certain nombre de neurones avals . A chacune des
entres est associ un poids w reprsentatif de la force de la connexion, lequel est mis jour
selon un processus dapprentissage.
Neurone biologique
Synapses
Axones
Dendrite
Somma

Neurone artificiel
Poids de connexion
Signal de sortie
Signal dentre
Fonction dactivation

Tab. I.3 : Analogie entre le neurone biologique et le neurone artificiel


La premire rgle d'apprentissage fut propose par Donald Hebb en 1950. A lorigine, il
sagit dune loi non supervise qui stipule que si deux neurones sont activs en mme temps,
alors le poids de la connexion qui les relie augmente. L'apprentissage qui concerne les
modles les plus utiliss est une phase du dveloppement d'un rseau de neurones durant
laquelle son comportement est modifi jusqu' l'obtention du comportement dsir. En ralit,
le rseau adapte sa structure selon un algorithme dapprentissage afin de fournir les valeurs
dsires sur ses neurones de sortie.
Le perceptron simple ou mono-couche de Frank Rosenblatt [RO-58] est le premier rseau
de neurones fonctionnel muni dune mthode dapprentissage. Dans ce cas, chaque neurone
est un automate linaire gnralis dont la fonction de transfert est de type seuil. Il est surtout
utilis pour la reconnaissance de forme.
Deux ans plus tard, le Professeur Bernard Widrow et son tudiant Ted Hoff prsentent
ADALINE (Adaptive Linear Neuron) [WI-60], une volution du perceptron de Rosenblatt o
les fonctions dactivation des neurones sont dsormais des fonctions linaires. La rgle
dapprentissage utilise, la rgle de Widrow-Hoff, est la base de la puissance de ce nouveau
rseau. Il sagit dune adaptation de la mthode des moindres carrs totaux, qui ramne
lapprentissage une descente de gradient. De manire gnrale le perceptron est efficace
pour la rsolution des problmes linairement sparables.
- 23 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Le vritable essor des rseaux de neurones a dbut au cours des annes 80 avec une
variante multicouche du perceptron et la rgle d'apprentissage de rtropropagation. Une
synthse complte sur l'volution des rseaux de neurones et de leurs classifications peut tre
trouve dans le livre d'Haykin, [HA-94] ou celui de Dreyfus et al. [DR-02].
I.4.2. Architectures et apprentissage des rseaux de neurones
On peut distinguer trois types d'architectures de rseaux de neurones : les rseaux non
boucls, les rseaux boucls et les rseaux connexions complexes.
Les rseaux non boucls ou rseaux propagation avant (feedforward networks) ont
leurs neurones organiss sous la forme d'une ou de plusieurs couches successives.
L'information circule de la couche d'entre vers la couche de sortie au travers
d'ventuelles couches intermdiaires mais sans retour en arrire. Le Perceptron adopte
ce type d'architecture.
Les rseaux boucls ou les rseaux rcurrents (recurrent networks) possdent une
structure similaire celle des rseaux unidirectionnels mais complte par des
connexions entre lments de la mme couche ou vers des couches amonts . Ces
rseaux sont assez puissants car leur fonctionnement est squentiel et adopte un
comportement dynamique.
La catgorie des rseaux connexions complexes concerne tous les rseaux non
rpertoris dans les deux catgories prcdemment cites. Nous pouvons mentionner les
SOM (Self Organizing Map), LVQ (Learning Vector Quantization), ART (Adaptative
Resonance Theory), RCE (Restricted Coulomb Energy), les rseaux probabilistes, etc.
Dans [ME-03], Meireles et al. font une revue exhaustive des applications industrielles des
rseaux de neurones. Cet article a pour but de permettre aux industriels de dcider du choix du
type de topologie et d'algorithme d'apprentissage des rseaux de neurones adapts au
problme rsoudre. L'apprentissage fait appel des exemples de comportement du
processus modliser.
L'apprentissage est supervis quand il est possible de fournir une sortie dsire. Les
poids du rseau de neurones sont ajusts en fonction d'un signal d'erreur qui est la
diffrence entre la sortie fournie par le rseau et la sortie dsire.
L'apprentissage est non-supervis lorsque l'adaptation des poids ne dpend que des
critres internes au rseau. L'adaptation se fait uniquement avec les signaux d'entres.
Aucun signal d'erreur, aucune sortie dsire n'est prise en compte.
L'apprentissage est de type par renforcement lorsque le rseau de neurones interagit
avec l'environnement. L'environnement donne une rcompense pour une rponse
satisfaisante du rseau et assigne une pnalit dans le cas contraire. Le rseau doit ainsi
dcouvrir les rponses qui lui donnent un maximum de rcompenses.
Le choix d'utiliser une architecture de rseau de neurones, ou un type d'apprentissage
dpend de l'application mais aussi des capacits de traitement du systme sur lequel ces
architectures vont tre implantes. Les perceptrons se prtent bien nos applications du fait
de la simplicit de leur mise en uvre et du droulement parallle des calculs qui rendent
l'apprentissage en ligne plus efficace. Une couche cache unique avec des fonctions
d'activations non linaires peut garantir de bons rsultats [SA-89]; ce qui tablit les
perceptrons comme une classe dapproximateurs universels. Quant au nombre de neurones, il
est dtermin de manire exprimentale sans rgles particulires.
De manire gnrale, un perceptron multicouches contient une couche dentre (la rtine),
une ou plusieurs couches caches, charges des calculs suivant une fonction de transfert avec
- 24 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

un seuil, et une couche de sortie (couche de dcision). La couche dentre reprsente toujours
une couche virtuelle associe aux entres du systme. Elle ne contient aucun neurone tandis
que les couches suivantes sont des couches de neurones. Dans lexemple illustr la figure
I.14, il y a 4 entres, 3 neurones sur lunique couche cache et 2 neurones sur la couche de
sortie. Les sorties des neurones de la dernire couche correspondent toujours aux sorties du
systme.
Les neurones sont relis entre eux par des connexions pondres. Ce sont les poids de ces
connexions qui gouvernent le fonctionnement du rseau et programment une application de
lespace des entres vers lespace des sorties laide dune transformation non linaire.
Lalgorithme de rtropropagation du gradient consiste alors mesurer lerreur entre les sorties
dsires et les sorties observes rsultant de la propagation vers lavant des entres et
renvoyer cette erreur travers les couches du rseau en allant des sorties vers les entres,
jusqu ce que les poids des connexions se stabilisent.

Fig. I.14. Le modle du perceptron multicouche


Dans notre tude, nous avons principalement utilis les rseaux de neurones de type
Adaline, cas particulier des perceptrons multicouches. De tels rseaux possdent une
architecture trs simple ; une couche d'entre et une couche de sortie. De plus, ils sont trs
efficaces dans des tches d'estimation de signaux et leur implmentation sur un processus de
traitement du signal est possible [GA-97].
I.4.3. Principe de l'Adaline
Dans sa structure couche unique prsente la figure I.15, le modle de l'Adaline
ressemble au Perceptron, cependant la loi dapprentissage est diffrente.
y(t)
1

W0 (t)

x1(t)

W1 (t )

x2 (t)

W2(t)

y(t)est
xn1(t)

Wn1(t)

xn (t )

Wn(t)

e(t )

x(t)

Fig. I.15 - Adaline: une architecture simple et flexible


- 25 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Encore appele rgle delta ou LMS (Least-Mean Squares), la convergence de cet algorithme
d'apprentissage supervis a t dmontre dans [WI-96]. Les principales applications de
l'Adaline se trouvent dans le filtrage adaptatif et dans la prdiction des signaux.
L'apprentissage est ralis par itration selon les tapes suivantes :
1. Initialisation du vecteur poids W T (t ) et du paramtre d'apprentissage
2. Application du vecteur X(t) en entre du rseau,
3. Calcul de la sortie y (t ) est = W (t ) T X (t )
4. Calculer de l'erreur d'estimation e(t) = y(t) y(t)est
.e(t ). X (t )
5. Mise jour du vecteur poids par lexpression W (t + 1) = W (t ) + T
, 0 < <1
X (t ). X (t )
t + 1 et retour l'tape 2.
6. t

X (t ) = [1 sin t

cos t ... sin n t

cos nt ] est le vecteur dentre et


T

W T (t ) = [W0 (t ) W1 (t ) W2 (t ) ... Wn 1 (t ) Wn (t ) ] est le vecteur des poids. Cette architecture

adaptative sera utilise dans les chapitres 3 et 4 pour llaboration de larchitecture de la


commande du FAP.
I.4.4. Mthodes didentification et de contrle base de rseaux de neurones
La majorit des systmes rels prsentent des non-linarits, des bruits non mesurables, des
dynamiques non modlisables, etc., qui posent beaucoup de problmes lorsqu'il s'agit de
concevoir une stratgie de commande. Les deux dernires dcennies ont vu le dveloppement
des techniques classiques et l'apparition de nouvelles thories de commande. Les thories de
commandes rcentes telles que les mthodes adaptatives, les mthodes optimales et les
thories classiques de commande ont besoin du modle linaire du systme. Le modle
mathmatique du systme est requis, mais en gnral, ces modles ne refltent pas les vraies
proprits physiques du systme. La commande neuronale qui a trouv des applications dans
la commande de processus chimiques, la robotique, le traitement d'image, etc. peut se passer
du modle mathmatique du systme. Les architectures neuronales les plus rpandues sont
celles utilisant des structures de commande peu complexes. Cela se justifie par leur excellente
caractristique de gnralisation (aptitude des neurones utiliser ses informations pour traiter
des cas nouveaux), le paralllisme de calcul et leur implmentation plus efficiente. La plupart
des commandes utilisant un rseau de neurones en tant que contrleur ncessitent une tape
d'identification et une tape de contrle. L'identification consiste laborer un modle
neuronal qui est une estimation du processus commander et cela au moyen d'une phase
d'apprentissage. Cette tape permet de prdire le comportement d'un systme pour diffrentes
conditions de fonctionnement et d'laborer une loi de commande appliquer au processus,
pour qu'il ralise l'objectif assign. Lidentification peut tre soit pralable (hors ligne), ou
peut se faire intgralement en ligne. Dans [DJ-05] deux techniques d'identification base de
rseaux de neurones multicouches sont prsentes : la mthode d'identification directe et la
mthode d'identification inverse.
La commande utilise les connaissances acquises pendant la phase d'identification et/ou de
l'apprentissage en ligne pour laborer des signaux de commande. Un apprentissage en ligne,
pendant la commande du systme, est intressant si des perturbations viennent affecter le
processus ou son environnement. Les paramtres du neuro-contrleur sont alors ajusts
continuellement pendant son utilisation sur le processus. On retrouve aussi dans [DJ-05] une
synthse de diffrentes architectures de commande. Les plus simples se basent sur
l'apprentissage d'un contrleur conventionnel dj existant, certaines oprent un apprentissage
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

hors-ligne du modle inverse du processus ou d'un modle de rfrence et enfin, d'autres


travaillent compltement en ligne.
Dans le livre d'Omatu et al. [OM-96], un expos dtaill est fait sur diffrents stratgies de
commande base de rseaux de neurones. Les auteurs proposent une classification des
diffrentes stratgies et discutent du principe de l'apprentissage en ligne en utilisant
l'algorithme de la rtropropagation de l'erreur. Plusieurs tests sur des exemples de laboratoire
tels que la commande d'un pendule invers et d'un vhicule lectrique ont t raliss par les
rseaux de neurones et compars avec des techniques classiques. Les mthodes
didentification et de contrle sont aussi la base de la commande des systmes lectriques en
gnral, et des filtres actifs en particulier.
I.4.5. Commande neuronale des systmes lectriques
Les techniques neuronales en Electronique de Puissance ont dabord t associes la
commande de moteurs. En effet, dans [WE-91] un rseau de neurones multicouche permet de
faire suivre une trajectoire dtermine la vitesse du rotor. Comme alternative aux mthodes
didentification traditionnelles, les rseaux de neurones ont t utiliss pour l'identification et
la commande en ligne du courant du stator [BU-95]. L'intgration des techniques neuronales
dans le schma de la commande vectorielle et leur implmentation sur cible matrielle est
relate dans [B0-01], [MO-02].
Depuis quelques annes, les techniques neuronales ont fait leur apparition dans le filtrage
actif les rseaux lectriques. Les recherches sur les rseaux de neurones dans le domaine des
commandes de filtre actif en gnral et du FAP en particulier, sont de plus en plus importantes
dans la littrature. En particulier, R. Bansal et al. proposent dans [BA-03] une synthse du
contrle de da puissance ractive dans les rseaux lectriques par lutilisation des techniques
neuromimtiques.
Des contributions remarquables de l'quipe du dpartement d'lectrotechnique de
l'Universit de Huelva en Espagne consistent en l'utilisation de la mthode des vecteurs de
Park avec des Adalines pour l'identification des harmoniques [VA-01]. Cette mthode permet
de travailler dans des conditions extrmes en rduisant les besoins de calculs. La commande
de l'onduleur se fait par un rseau de type Feedforward [VA-02].
Une quipe du dpartement de gnie lectrique et informatique de l'Universit de Waterloo
au Canada, utilise un Adaline pour une identification slective des harmoniques avant de les
rinjecter dans le rseau en opposition de phase [SH-02].
Les techniques de l'intelligence artificielle et principalement les rseaux de neurones
appliqus la commande des systmes lectriques offrent plusieurs avantages :
leur conception ne requiert pas de modle mathmatique du processus commander.
elles amliorent les performances de la commande compares certaines techniques
classiques,
elles tiennent compte des changements qui surviennent dans le processus,
elles peuvent apporter des solutions pour des problmes insollubles par les mthodes
classiques
certaines architectures sont moins coteuses que d'autres en termes d'implmentation
matrielle
En dehors des rseaux de neurones, dautres techniques intelligentes existent pour
llaboration des stratgies de commande adaptatives et efficaces. Parmi ces techniques on
peut citer :

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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

La commande floue : Cest lapplication de la logique floue qui repose sur la thorie des
ensembles flous dveloppe par Zadeh (1965). Depuis 1990, anne de sa vritable closion, la
logique floue sintroduit dans de nombreuses applications grand public notamment au
Japon. Sa mise en uvre est maintenant facilite par la disponibilit de composants ddis et
de puissants outils de dveloppement. Pour la mise en uvre de la commande floue, on
procde tout dabord la fuzzification qui consiste transformer les entres relles du
systme en un sous-ensemble flou de variables. On utilise alors ces variables floues dans un
mcanisme d'infrence qui cre et dtermine les variables floues de sortie en utilisant les
oprations sur les fonctions d'appartenance. Finalement, on effectue la dfuzzification qui
consiste extraire une valeur relle de sortie partir de la fonction d'appartenance du sousensemble flou de sortie. La logique floue, comme les rseaux de neurones, s'est largement
rpandue ces dernires annes dans les applications lectriques.
Les systmes neuro-flous : L'utilisation conjointe des rseaux de neurones et de la logique
floue permet de tirer les avantages des deux mthodes ; les capacits d'apprentissage de la
premire et la lisibilit et la souplesse de la seconde. Diverses combinaisons de ces deux
mthodes ont t dveloppes depuis 1988. Elles ont donn naissance aux systmes neuroflous, qui sont le plus souvent orientes vers la commande de systme complexes et les
problmes de classification. George Lee et al. dans [Lee, 2001] dfinissent un systme neuroflou comme tant un rseau neuronal multicouche avec des paramtres flous, ou comme un
systme flou mis en application sous une forme distribue parallle. Des applications dans le
traitement du signal et le filtrage adaptatif ont t ralises avec une catgorie darchitecture
appel ANFIS. Plusieurs ouvrages et articles montrent de bonnes performances du modle
ANFIS lorsqu'il est utilis dans la commande de moteurs [Grabowski, 2000], [Akcayol,
2004], [Melin et Castillo, 2005].
Les algorithmes gntiques : Les algorithmes gntiques, comme les rseaux de neurones,
font partie des Rseaux Adaptatifs Non-linaires [Renders, 1995]. Ils sont composs d'un
grand nombre d'units lmentaires ou agents qui traitent l'information le plus souvent de
faon parallle et distribue. Les algorithmes gntiques ont t dvelopps des fins
d'optimisation. Ils permettent la recherche d'un extremum global. Ces algorithmes s'inspirent
des mcanismes de slection naturelle (propos par Darwin) et de la gntique de l'volution.
Un algorithme gntique fait voluer une population de gnes en utilisant ces mcanismes.
Cette technique est peu utilise, par comparaison aux trois prcdentes, dans le cas des
applications lectriques. Le nombre de calculs et d'itrations que ncessite le processus de
dtermination des rgles est trs lev.
I.5. METHODOLOGIES DE CONCEPTION DES CONTROLEURS NUMERIQUES
POUR LES SYSTEMES DE CONVERSION DE L'ENERGIE ELECTRIQUE
I.5.1. Implantation des architectures de commande.
Les progrs technologiques dans le domaine de la micro-lectronique permettent
aujourdhui dintgrer des architectures complexes plusieurs millions de transistors sur un
mme substrat. Pour ce faire, il est ncessaire d'utiliser une mthode de conception l'aide de
systmes de dveloppement sur ordinateur (outils CAO). Elle consiste formaliser le cahier
des charges sous forme de descriptions fonctionnelles, de schmas, de machines d'tats,
afin d'en raliser une simulation et ainsi pouvoir valider la fonctionnalit. Le langage VHDL
(Very high speed integrated circuits Hardware Description Langage) est gnralement utilis
pour le dveloppement des applications. En fonction de celles-ci, on peut avoir recours
l'implantation analogique ou numrique. La cible gnralement programme peut tre de type
processeur (processeur, DSP pour Digital Signal Processing) ou de type logique
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

(CPLD, FPGA, ASIC) ou mixte (on parle alors de Co-design pour Concurrent Design). Les
CPLD (Complex Programmable Logic Device) qui intgrent plusieurs circuits logiques
programmables, sont considrs comme des composants rapides tandis que les FPGA (Field
Programmable Logic Array) offrent une forte densit dintgration. Les ASICs (Application
Specific Integrated Circuit) quant eux sont des circuits utiliss pour des applications
spcifiques.
I.5.1.1. Modlisation analogique ou Numrique ?
a) Modlisation Analogique
Cette approche offre un avantage certain du fait que les grandeurs traites sont des grandeurs
continues, ce qui permet de raliser un contrle avec une haute rsolution. Toutefois, les
composants analogiques sont soumis aux contraintes thermiques et de vieillissement qui
conduisent des variations comportementales nfastes impliquant un rajustement rgulier
des paramtres du systme lectronique. Ainsi, bien que la conception dune commande
analogique soit simple, sa ralisation est dautant plus dlicate que le nombre de composants
augmente. De nos jours, la description comportementale des circuits analogiques peut se faire
grce des langages comme VHDL-AMS (VHDL-Analog and Mixed Signal) [PE-05]. Il est
alors concevable de modliser des systmes lectriques (interrupteurs de puissance, etc.) et
mme non lectriques (lments hydrauliques, thermiques, etc.). Cette modlisation qui
correspond une cible ASIC est tout de mme peu utilise contrairement la modlisation
numrique.
b) Modlisation numrique
Cette approche peu sensible au vieillissement et aux perturbations diverses, permet une
grande flexibilit de modification des structures de contrle. En outre, grce la ralisation
simple des fonctions de mmorisation et de retards, utiles pour l'laboration de certaines
fonctions trigonomtriques, il est possible de raliser des algorithmes ayant un niveau de
complexit plus haut que celui obtenu avec des contrles analogiques. Les avantages des
circuits intgrs numriques en termes de puissance, de rapidit de traitement et de
communication ainsi que de cot sont intressants. Toutefois, le monde rel tant analogique,
les circuits numriques sont lis un environnement analogique par des Convertisseurs
Numrique Analogique (CNA) et des Convertisseurs Analogique Numrique (CAN) format
binaire dont la prcision est relative aux performances dchantillonnage et de quantification.
Dune manire gnrale cette modlisation offre plus datouts que la modlisation analogique.
I.5.1.2. Solution dimplantation type processeur ou mixte
De nos jours, limplantation des fonctionnalits de commande nest plus seulement
envisage de manire logicielle partir des processeurs programmables, microcontrleurs ou
cibles ddies DSP conues pour des applications prcises telles que la MLI. On soriente de
plus en plus vers des solutions dites de conception conjointe logicielle-matrielle ou mme
entirement matrielle [KE-02]. La solution dimplantation logicielle offre lavantage dtre
gnralement base sur la programmation avec des langages de haut niveau tel que le langage
C; ce qui diminue le temps de conception. Pour la mise en uvre, des logiciels tels que
Matlab/SimulinkTM permettent partir dune interface graphique, de gnrer un code
implantable dans des DSPs en utilisant lutilitaire dSPACE.
Limplantation sur cible conjointe logicielle-matrielle ou Co-design a pour but de choisir
pour chaque fonctionnalit d'un systme, entre une solution type processeur
(microcontrleur, DSP) et une solution intgre (ASIC, FPGA). Cela consiste choisir
- 29 -

CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

conjointement la reprsentation des donnes traites et l'implmentation des oprateurs


arithmtiques dans un systme fixe ou embarqu. Ce point de vue rcent permet de matriser
un niveau de libert supplmentaire dans la conception d'architectures et de tenir compte trs
tt de la qualit numrique des rsultats produits par le systme. Difficile mettre en uvre,
elle correspond mieux aux applications militaires (radar, sonar, aviation) pour lesquelles
laspect cot est moins important.
I.5.1.3. Solution dimplantation type logique
La premire approche concerne l'implantation sur des circuits monolithiques de
l'application (ASIC). Elle consiste alors raliser le dessin des masques (layout) afin de
fournir les fichiers ncessaires aux fondeurs pour la ralisation du circuit. La ralisation d'un
circuit monolithique n'a d'intrt que pour des applications ncessitant une production de
masse ou des performances non atteintes par d'autres technologies (vitesse, circuit mixte
analogique numrique, systme sur puce,...). La deuxime approche quant elle, s'adresse
une production limite. Elle consiste programmer des systmes exclusivement numriques
(CPLD/FPGA) permettant de concevoir et de raliser des architectures avec un faible
investissement de dveloppement. Dans [DZ-07b], les auteurs prsentent la mise en uvre
dune plate-forme base de deux cartes FPGA pour lintgration darchitectures de
commande de systmes lectriques. La carte faible densit dintgration est ddie
lacquisition des signaux analogiques ainsi quau transfert en sortie des signaux issus de la
deuxime carte plus grande densit dintgration, qui est rserve au traitement des donnes
sous forme numrique. Des modules priphriques sont implants dans les FPGA de manire
assurer, selon un protocole adquat, une communication semi-duplex entre les deux cartes.
a) Introduction aux systmes reconfigurables base de FPGA
Le choix des technologies reconfigurables est dapporter une solution intermdiaire entre
les circuits spcifiques (ASIC) possdant des performances remarquables, un degr de
flexibilit faible pour un temps de dveloppement (time-to-market) lev et les processeurs
(MPU pour Micro-Processing Unit) possdant une forte flexibilit et une puissance de calcul
limite pour un temps de dveloppement court. Ces technologies prsentent une solution
intermdiaire permettant un compromis entre puissance de calcul (suprieure celle des
processeurs) et un degr de flexibilit (suprieur celui des ASIC). La figure I.16 schmatise
le rapport performance / flexibilit pour les principales technologies de calcul disponibles
actuellement. Outre leur bon compromis puissance / flexibilit, les technologies
programmables permettent des phases de dveloppement et de prototypage rapides par rapport
la conception dun circuit personnalis de type ASIC. De plus, les temps sont comparables
ceux du dveloppement microprogramm.

Fig. I.16. Rapport performances / flexibilit pour les principales technologies [JO-09]
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

b) Les circuits FPGA


Un FPGA est un composant prdiffus gnralement constitu dune matrice de blocs
logiques (Logic Array Blocks LAB) programmables entours de blocs dentre/sortie
programmables. Ces units de calcul sont connectes travers des canaux de routage
configurables. On peut remarquer sur la figure I.17 que chaque LAB dun FPGA Stratix II de
Altera est constitu de huit (8) modules logiques adaptatifs (Adaptive Logic Modules ALM).
De faon gnrale, un bloc ou cellule logique configurable linstar dun ALM reprsente la
brique de base de larchitecture dun tel FPGA. Il abrite deux tables de transcodage (Look Up
Table LUT), une ou plusieurs fonctions programmables ralises par des lments de
mmorisation (registres) et une chane de propagation rapide de la retenue pour la ralisation
dadditionneurs rapides. La reconfiguration de LUT est trs flexible, et peut tre exploite
pour raliser nimporte quel circuit numrique. Cependant, les lments fonctionnels
reconfigurables grain fin occupent substantiellement plus de surface, ont une grande latence,
et consomment plus par rapport des structures grain pais. Nanmoins, dans les dernires
gnrations de FPGAs, on rencontre de plus en plus dlments de calcul grain pais, tels
que les multiplieurs, les DSPs, jusqu des structures complexes cbles telles que des
processeurs RISCs.
En fonction de la taille et de la complexit des blocs logiques leur structure est classe en
fonction de leur granularit fine, moyenne et grosse [SA-02]. Les FPGAs du commerce se
distinguent les unes des autres par les fonctionnalits des blocs logiques, leur architecture
interne, leurs ressources de routage, etc. Les FPGA sont bien distincts des autres familles de
circuits programmables (PLD, EPLD,...) et offre un trs haut niveau d'intgration logique.

Fig. I.17. Structure interne dun FPGA Altera Stratix II de technologie 90nm
Les structures de calcul grain fin prsentes dans les FPGA conviennent bien la ralisation
matrielle d'algorithmes pouvant exploiter un paralllisme massif au niveau du bit ou
s'adaptant bien des architectures hautement pipelines.
c) Modes de reconfiguration des FPGA
En plus du nombre de cellules disponibles (taille du circuit) et la frquence maximale
laquelle peut fonctionner un circuit, les FPGA peuvent tre caractriss par le mode et la
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

vitesse de programmation ou (re)configuration. Il y a principalement trois diffrentes


technologies de programmation des FPGA qui se partagent le march de la programmation
des FPGA. Il s'agit des SRAM, des EPROM et des antifusibles :
Les SRAM : les SRAM (Static Random Access Memory) sont des mmoires volatiles.
Les mmoires volatiles perdent tout leur contenu lorsqu'elles ne sont plus alimentes
lectriquement. Ces mmoires sont utilises lors de la programmation du circuit et
sont relies la grille d'un transistor programmable du circuit FPGA. Les connexions
sont alors ralises en rendant les transistors passant (figure I.18 a). L'avantage de
cette technologie est qu'elle permet une reconfiguration rapide et dynamique au sein
mme du circuit. Le principal dsavantage est la surface ncessaire pour la SRAM. Ils
ncessitent l'utilisation d'une mmoire externe pour le chargement de la configuration
chaque nouvelle mise sous tension. Ils sont raliss en technologie CMOS standard,
La technologie EPROM/EEPROM : elles fonctionnement (figure I.18 b) de la mme
manire que les mmoires EPROM (Erasable Programmable Read-Only Memory). Il
sagit de mmoires mortes reprogrammables qui peuvent tre lues par l'lectronique de
l'quipement sur lequel elles sont utilises. L'effacement et l'criture de l'EPROM
exigent de la retirer du circuit. Elle est base sur l'utilisation de transistor MOS grille
flottante. La programmation consiste piger des lectrons dans la grille flottante qui
s'opposent la conduction dans le canal. Le transistor est alors quivalent un
interrupteur ouvert. Mais lorsque le transistor n'est pas programm, la grille flottante
ne contient aucun lectron, le canal est conducteur et le transistor est quivalent un
interrupteur ferm.
La technologie antifusible : cest un sandwich conducteur/isolant/conducteur (figure
I.18 c) qui a t propos pour la premire fois par le fabricant Actel en 1986. Il s'agit
d'une technologie moins chre que la SRAM. Elle permet d'atteindre des vitesses plus
leves et occupe moins de place sur le circuit. Par contre, un tel FPGA ne peut tre
programme qu'une seule fois. Ses performances lectriques sont suprieures celle
des technologies prcdentes, cependant cette technologie n'est pas adapte au
prototypage.

Fig. I.18. Technologie de programmation des FPGA; a) SRAM; b) EPROM; c) Antifusible


[KA-07]
La vitesse de programmation du FPGA est lie aux temps daccs de la mmoire SRAM de
configuration du circuit. Il sagit du temps de reconfiguration des cellules mmoire afin de
dfinir la fonctionnalit du circuit. Les temps de programmation dpendent principalement
des technologies FPGA disponibles et peuvent varier de quelques millisecondes quelques
secondes. Une vitesse de reconfiguration leve est fondamentale pour raliser des
applications reconfigurables dynamiquement. Une synthse des avantages et inconvnients
des diffrentes technologies de programmation des FPGA est disponible au tableau I.4.

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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Technologie

EPROM
(UVPROM)

Inconvnients
Circuits annexes et
Reconfigurable in situ
procdure
dinitialisation
Reprogrammable
aprs Botier cher (fentre
effacement aux ultra-violets optique)

Antifusible

Rapide

SRAM

Avantages

Programmable une
seule fois

Principaux fabricants
Altera,
Xillinx,
Atmel, Latice
tous
Cypress,
Actel,
Quicklogic et Texas
Instruments

Tab. I.4. Comparatif entre les technologies de programmation des FPGA


I.5.1.4. Avantages et inconvnients des FPGA
Les FPGA sont gnralement plus lents, plus chers l'unit et consomment davantage
d'nergie que leur quivalent en ASIC. Cependant, ils ont plusieurs avantages :
Dlai de mise sur le march plus court - Avec la technologie FPGA, il est possible de
tester une ide ou un concept, puis le vrifier sur du matriel sans avoir passer par le
long processus de fabrication d'un ASIC personnalis. Les outils logiciels
comprennent souvent des curs de proprit intellectuelle (fonctions prcompiles)
utiles pour le contrle avanc et le traitement de signaux.
Performances - Comme ils tirent parti du paralllisme matriel, les FPGA offrent une
puissance de calcul suprieure celle des processeurs de signaux numriques (DSP),
car ils s'affranchissent du modle d'excution squentielle et excutent plus
d'oprations par cycle d'horloge.
Cot - Par nature, les circuits programmables n'impliquent ni cot de fabrication
(masques de gravure, etc.), ni longs dlais d'assemblage. Ainsi, pour de petites sries
de quelques centaines de circuits, les cots d'ingnierie des FPGA sont nettement
infrieurs ceux des ASICs.

Fig. I.19

19
99

19

97

La figure I.19 prsente lvolution entre 1997 et 2005 des cots de fabrication des circuits
raliss avec des ASIC en comparaison avec ceux utilisant les FPGA par rapport au volume
de production.

Evolution des cots de fabrication avec FPGA et ASIC [TR-03]


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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

On peut aisment remarquer que sil tait prfrable de choisir les ASICs partir dun volume
de 200 000 pices fabriquer en 2001, ce seuil est port une quantit de 1.000.000 de pices
ds 2003. On peut ainsi imaginer aujourdhui que le choix du FPGA reste judicieux pour des
volumes de fabrication de quelques millions de pices, ceci grce aux progrs techniques et
technologiques.
I.5.2. Mthodologies de conception
Afin de satisfaire les avances technologiques actuelles : densit dintgration de plus en
plus leve, conception de circuits toujours plus complexes, les concepteurs proposent
dutiliser des approches mthodiques pour matriser le flot de dveloppement. Une
mthodologie peut se considrer comme une boite outils dans laquelle le concepteur
trouve une varit doutils : modles, solutions, mthodes. Reste au concepteur trouver pour
chaque situation loutil appropri pour une rsolution efficace de son problme. Nous allons
dans la suite faire une prsentation de quelques modes de conceptions de contrleurs
numriques.
I.5.2.1. La mthode descendante Top-Down
Lapproche descendante part du systme en circuits puis sous-circuits et volue jusquau
schma compos de transistors [SJ-97]. A chaque niveau dabstraction correspond un modle
adquat comme le montre la figure I.20

Fig. I.20. Mthodologie de conception Top-Down


Le niveau "spcification systme" est le niveau dabstraction le plus lev; aucune
architecture ou squencement des oprations nest dfinie de mme quaucune
spcification chronologique.

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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


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Au niveau "comportemental", le circuit est spcifi en terme de pas de calcul spar par
des points de synchronisation ou de lecture/criture des entres/sorties. On parle ici de
synthse comportementale dont lobjectif est de dcouper ces pas en ensemble de cycles
dhorloge pour fournir une architecture synchrone. Le langage de description utilis est le
VHDL comportemental.
Au niveau "transfert de registre" (Register transfert level ou RTL) les oprateurs sont
associs aux modules de bibliothques et les variables aux points mmoires pour obtenir
une reprsentation en transfert de registre. Larchitecture de la fonctionnalit et la
synthse RTL transforme le circuit spcifi pour chaque cycle dhorloge en un ensemble
dquations boolennes. Le langage de description utilis est le VHDL synthtisable.
Le niveau "Physique" prend en considration les informations lectriques du systme. Il
possde le plus haut degr de prcision dans le modle. Cest le niveau le plus bas.
I.5.2.2. La mthode base sur des Blocs Rutilisables
Nous entendons par bloc un lment fonctionnel dune bibliothque dont le concepteur
dispose et quil peut directement infrer ou instancier. Ils sont de type matriel (bloc dj
physiquement implant, dpendant de la technologie, trs optimis) et logiciel (bloc dcrit en
langage de haut niveau VHDL ou Verilog souvent paramtrable et synthtisable).
Lun des problmes majeurs concernant la rduction du temps de conception rside dans la
bonne ou la mauvaise utilisation des blocs existants. Lefficacit dune mthode de
rutilisabilit se mesure par des critres intuitifs que sont la slection, la spcialisation et
lintgration. La figure I.21 montre graphiquement lenchanement logiques des trois critres
prcdents dans le cas dune intgration dans un mme systme (SoC - System on Chip) de
blocs IP.

Fig. I.21. Conception SoC base sur les macrocellules


Pour rsoudre la difficult dintgration de composants extrieurs dans autre systme, le
concepteur devra comprendre linterface du bloc, son langage dinterconnexion ainsi que le
protocole de communication avec un systme extrieur et faire une description en VHDL
synthtisable.
I.5.2.3. La mthode dAdquation Algorithme Architecture A3
Les systmes lectroniques intgrs sont de plus en plus complexes. Ils connaissent
aujourdhui une volution des capacits d'intgration et des performances qui tend surpasser
la loi de Moore en doublant tous les 18 mois. Ceci rend leur conception de plus en plus
difficile et ncessite la dfinition d'une nouvelle gnration d'outils informatiques de
conception intgrant des architectures gnriques. Les propositions de mthodologies de
synthse d'architecture vers des SoPC (System on Programmable Chip) ncessitent d'intgrer
d'une part des travaux thoriques de modlisation des algorithmes et architectures mais aussi
des facteurs lis l'activit mme de conception qui ncessite des compromis sur de
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


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nombreux critres, souvent antagonistes. Ainsi, nous devons rpondre des questions comme
la dlimitation de l'activit du concepteur et celle de l'outil, ou encore de dterminer quel est
le langage de modlisation/programmation le plus appropri.
La mthode A3 consiste en l'tude de l'intgration sur silicium (ASIC ou FPGA)
d'algorithmes non triviaux se prtant a priori difficilement une ralisation matrielle
efficace. L'originalit de cette approche rside dans le fait que les algorithmes initiaux sont
systmatiquement analyss et remis en cause pour respecter les contraintes de conception :
temps de calcul, surface du circuit, L'optimisation est donc la fois algorithmique et
architecturale [GR-99]
I.5.2.4. La mthode de conception modulaire
Elle consiste partitionner un problme de conception en le dcomposant en une somme
de fonctions suffisamment indpendantes et gnriques pour constituer des modules
fonctionnels si possible rutilisables. Ltape de partitionnement utilise les spcifications du
systme (type dentres/sorties, protocole de communication, format de donnes changes
entres les diffrents modules) dans le but de produire une dcomposition modulaire
hirarchique. Cette approche est facilite par lutilisation de langages de modlisation de haut
niveau dabstraction tel que VHDL.
I.5.2.5. Le cycle de dveloppement traditionnel en V
La reprsentation du cycle de dveloppement la plus couramment utilise par les quipes
de dveloppement est celle du cycle en V. A l'intrieur d'un tel cycle de dveloppement, la
conception peut tre vue de manire descendante et ascendante. Ce cycle est reprsent par le
schma de la figure I.22. Ce graphique comporte deux zones distinctes :
La premire zone reprsente par l'aile gauche du cycle en V est un travail d'analyse en
descendant. Il permet de dterminer partir du cahier des charges, le dcoupage d'un systme
en blocs fonctionnels. Ces analyses correspondent aux diffrentes tches que le systme doit
accomplir sans tenir compte des composants lectroniques qui les raliseront. Ce dcoupage
donne ensuite lieu une exploration architecturale dont l'objectif est de dfinir l'architecture,
le nombre et le type de composants (d'excution, de communication ou de mmorisation) pour
excuter l'ensemble des fonctionnalits du systme tout en respectant les contraintes dictes
par le contexte d'utilisation (performances, taille mmoire, . . .). Une fois ce travail accompli,
les composants des couches les plus basses du circuit sont alors dfinis.
La seconde partie du cycle de dveloppement en V permet de valider le prototype en cours
de dveloppement. On dtermine alors par un test systmatique si chaque composant remplit
bien sa tche. Dans le cas contraire, un retour l'analyse des fonctions de base est ncessaire
afin de modifier ses comportements ou de dfinir une nouvelle palette de composants et de
crer un nouveau prototype. La phase de vrification des sous-systmes du dispositif fait alors
suite la validation de l'tape prcdente. Cette tape de vrification peut galement
dboucher sur des erreurs et un retour sur l'analyse fonctionnelle permettra de crer un
nouveau prototype suivi des diffrentes phases de correction d'erreurs et un autre retour
ventuel sur l'tape d'analyse fonctionnelle si tous les sous-systmes ne sont pas valids.
Dans le cas chant, viennent les tests du systme complet, qui s'ils russissent, dbouchent
sur l'ultime phase de test paramtrique encore appel test grande chelle prcdant la mise
sur le march.

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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Fig I.22 - Cycle classique de dveloppement en V


Dans la pratique, notons que ce cycle de dveloppement en V, qui en apparence est trs
simple, regorge de parties rcursives qui deviennent de plus en plus couteuses en temps et en
argent pendant les diffrentes phases de tests. Le prototypage virtuel fonctionnel tel que
formalis par [HE-03] permet de rsoudre de trs nombreux problmes lis la mthode
classique de conception dite du cycle en V. Toutes les tapes de conception et de vrification
sont appuyes par l'utilisation de modles paramtriques, rduisant ainsi considrablement le
temps de la phase des tests. Nous discuterons au chapitre 2 de l'approche de conception
modulaire que nous avons adopt en association la mthode Top/Down dans le cadre d'une
mthodologie de conception hybride pour le dveloppement d'architectures de commande des
FAPs.
I.6 POSITIONNEMENT DE NOTRE ETUDE
I.6.1. Implication des techniques neuronales dans le Filtrage actif
Pour mieux dtailler les travaux de recherche existants dans le domaine des FAPs, et
impliquant des techniques neuromimtiques, une sparation est faite selon les blocs
principaux extraits de la partie contrle-commande. Ces blocs assurent :
lextraction des composantes de la tension
lidentification des harmoniques de courants
la rgulation et la commande de londuleur.
I.6.1.1 Extraction des composantes de la tension
a) Extraction de la phase et de la composante directe de la tension
La boucle verrouillage de phase, PLL (Phase Locked Loop), est de loin la technique la plus
utilise pour extraire la phase de la composante fondamentale directe de la tension dans les
rseaux lectriques basse tension [KA-97]. Cette technique est ne en 1932 afin d'amliorer la
rception des signaux radiolectriques en modulation d'amplitude. A cette poque, la
ralisation de la PLL tait volumineuse, chre et rserve aux matriels professionnels jusqu'
l'apparition des circuits intgrs. Aujourd'hui, les applications de la PLL sont nombreuses et
varies (transmission en modulation de frquence, radars effet DOPPLER, asservissement
de la vitesse de moteurs courant continu, etc.).
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

Dans (Bruyant, 1999), la PLL a t adapte pour le calcul de l'amplitude de la composante


fondamentale directe de la tension rseau. Son principe de fonctionnement est bas sur
l'utilisation d'un rgulateur RST spcifique qui a t amlior par la suite afin de garantir un
bon niveau de fiabilit et une rponse rapide [AL-02].
Les travaux sur l'extraction des composantes de la tension rseau base des rseaux de
neurones sont rcents. Les publications [DJ-05], [FL-09], [NG-09] rvlent une plus grande
rapidit de lapproche neuronale par rapport lapproche classique pour lextraction des
composantes de tension.
b) Poursuite de la frquence
La PLL peut suivre la phase instantane de la tension fondamentale du rseau et retrouver sa
frquence. D'autres mthodes ont t dveloppes mais la plupart d'entre elles ne sont
utilisables que si le signal de la tension est purement sinusodal. Une tude comparative des
mthodes classiques est disponible dans [TI-97]. Au cours de la mme anne, P. K. Dash dans
ses travaux utilise un rseau Adaline afin d'estimer uniquement la frquence fondamentale
[DA-97]. Les auteurs identifient les paramtres d'un modle du signal lectrique s'crivant
sous la forme d'une quation aux diffrences incluant les premires harmoniques.
L'apprentissage contraint l'erreur entre la sortie dsire et la sortie calcule satisfaire la
stabilit d'une quation aux diffrences plutt que de minimiser une fonction d'erreur. La
mthode propose est prcise pour de grandes variations de frquence. Cependant, d'aprs les
tests que nous avons raliss, cette approche ne donne des rsultats que si le courant est
sinusodal et exempt d'harmoniques, ce qui n'est pas le cas pour notre rseau lectrique et en
gnral dans les cas pratiques. La frquence d'chantillonnage retenue influence fortement
lefficacit de la mthode.
I.6.1.2. Identification des harmoniques de courants
Une analyse comparative des mthodes didentification des harmoniques disponible dans
[AS-07] en fonction de leurs performances permet danticiper sur les possibilits
dimplmentation. Dans le domaine frquentiel, on y retrouve des mthodes telles que la
Transforme de Fourrier Discrte (TFD), la Transforme de Fourrier Rapide (TFR) ainsi que
la Transforme de Fourrier Discrte Rcursive. Dans le domaine temporel, ltude concerne
les mthodes synchrones, les mthodes des puissances instantanes et la mthode de
lintgrateur gnralis. Cette remarquable comparaison prouve que le choix du filtrage
numrique est un facteur cl pour lobtention de rsultats exacts et dune bonne dynamique
dun FAP. Depuis quelques annes, les techniques neuromimtiques sont apparues comme
une solution alternative ces mthodes avec une prsence trs marque des rseaux Adaline
dans la partie commande du FAP.
Des tudes tendant identifier directement les harmoniques partir du signal mesur sur le
rseau lectrique sont menes depuis 1992 [OS-92]. Des rseaux Adaline servent prdire la
frquence fondamentale et les harmoniques du signal pollu dans le cas o des drives en
frquence sont prsentes. Cette approche, dans un souci d'conomie d'nergie, utilise une
structure avec diffrents modules comprenant chacun un filtre par harmonique. Les modules
fonctionnent avec les informations apprises par l'Adaline. Chacun deux est command
indpendamment et modul en fonction des harmoniques : plus l'harmonique est d'ordre lev
plus l'amplitude de sortie est pondre l'aide d'un coefficient bas. La mthode propose par
El Shatshat et al. dans [SH-02], permet de filtrer uniquement les harmoniques 3, 5, 7 et 13,
avec une bonne fiabilit, une rapidit et une bonne prcision.
Dans [PE-95], un rseau de neurones multicouche dcompose un signal de courant
contenant les harmoniques d'ordres 3 et 5. Les sorties du rseau de neurones sont au nombre
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

de 2, chacune d'entre elles est accorde sur une harmonique. Le vecteur de la couche d'entres
possde 90 lments traduisant l'amplitude d'une seule priode du courant harmonique. La
couche cache contient 20 neurones diviss en deux groupes partiellement connects. Les
deux sorties du rseau sont ensuite compares avec deux signaux de mmes frquences que
les deux harmoniques estimer. Une fois l'apprentissage accompli, les amplitudes des
harmoniques 3 et 5 sont identifies avec une erreur qui se situe autour de 0.2%.
Des mthodes qui combinent la transforme de Park avec des rseaux de neurones ont t
explores. L'identification des harmoniques s'effectue alors dans l'espace des puissances
instantanes actives et ractives. Dans cet espace deux dimensions, une grandeur triphase
est reprsente par deux composantes. Ce principe est mis en uvre dans [VA-02] par
exemple o pour chaque phase, un rseau Adaline estime l'amplitude de la frquence
fondamentale du signal. Cela permet d'isoler les composantes harmoniques et de dterminer
les courants de rfrences injecter dans le rseau lectrique pour compenser les
harmoniques. Un second rseau de neurones, du type multicouche, associ l'algorithme
d'apprentissage de rtropropagation, ralise la loi de commande de l'onduleur.
Des tudes plus rcentes [MA-04] combinent deux structures de rseaux Adaline
plusieurs sorties afin d'identifier prcisment les composantes harmoniques et symtriques du
courant.
Toutes les mthodes cites prcdemment se rvlent insuffisantes lorsque la frquence
fondamentale varie dans des proportions importantes. Bien que cet aspect soit pris en compte
avec des rsultats probants dans des travaux actuels, nous pouvons noter qu'en pratique, les
variations de frquence ne sont pas excessives.
I.6.1.3. Mthodes de rgulation et commande de londuleur
L'objectif de la mthode de compensation est de rinjecter les courants de rfrence dans le
rseau lectrique. Cette opration se fait par une loi de commande travers la partie puissance
(l'onduleur de tension, l'lment de stockage d'nergie et le filtre de sortie reprsents sur la
figure I.1). On recense dans la littrature des commandes par hystrsis, et la commande MLI.
A linstar de la partie identification des courants du FAP, les rseaux de neurones peuvent
galement tre utiliss dans la partie commande. La commande d'un onduleur monophas par
un rseau de neurones est ralise dans [DE-03]. Un rseau de type Adaline est conu avec un
vecteur d'entre form de 5 lments correspondant au signal de rfrence et de commande
retards respectivement 2 et 3 fois. Cette architecture trs simple ncessite peu de calculs et
travaille en ligne en tenant compte des variations dans les charges linaires et non linaires.
Les auteurs ont dmontr la stabilit de cette analyse. Dans [SH-04] les auteurs utilisent deux
rseaux Adaline en cascade pour estimer les courants harmoniques et commander un onduleur
monophas.
Un rseau de neurones multicouche avec deux couches caches est utilis pour apprendre
une commande par hystrsis [VA-03]. Ce mme rseau de neurones est plac dans la boucle
de rgulation et fonctionne hors ligne. L'inconvnient de cette approche est que le rseau de
neurones n'est pas adaptatif et de ce fait, il ne tiendra pas compte des changements pouvant
intervenir dans le rseau lectrique. Plusieurs travaux antrieurs comme celui de S. Round et
al. dans [RO-93] permettaient dj de raliser une commande par des rseaux de neurones
adaptatifs.
Les performances lies limplication des techniques neuronales aux fonctionnalits de
commande des systmes lectriques ont motiv O. Abdeslam et al, dans [DJ-07] proposer
une approche unifie sanctionnant la gnralisation des rseaux de neurones dans
l'architecture de contrle-commande du FAP. Cette stratgie du tout-neuromimtique
permet ainsi damliorer les performances de filtrage. Lobtention dune structure modulaire
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

dlments de calcul fortement homognes est, de plus, un atout indniable dans la


perspective dune implmentation matrielle.
I.6.2. Apports des FPGA pour la commande neuronale des FAPs
Nous avons discut la section I.5 des solutions dimplantation des architectures de
commande existantes. Limplantation numrique sur cible matrielle semble offrir des
avantages certains. Aujourdhui, les composants FPGAs sont devenus indispensables dans les
systmes numriques et sont utiliss dans de multiples domaines dapplications en raison des
nombreux avantages obtenus lors de leur utilisation [DE-07]. Parmi tous ces avantages, on
peut notamment citer :
1- Une grande souplesse de programmation qui permet de les rutiliser volont pour
implanter les fonctionnalits dsires en un temps trs court, ceci laide dune mme
plate-forme de dveloppement. Cette flexibilit permet au contrleur base de FPGA
de sadapter lvolution du systme commander grce la reconfiguration.
2- Une augmentation croissante du niveau de performance temps rel. On peut en effet,
matriser le temps dexcution des algorithmes implants en valuant la latence de
chaque bloc sur le chemin de donnes.
3- Un niveau de performance proche des circuits analogiques. Ce mode dimplantation
permet de rduire fortement la priode dchantillonnage et par consquence le temps
dexcution dun algorithme afin de permettre au contrleur base de FPGA
datteindre le niveau de performance des contrleurs analogiques, sans prsenter les
inconvnients de ces derniers (drive, manque de souplesse, problme de compatibilit
lectromagntique, etc.)
4- Rapport cot / performances intressants
Au del de quelques inconvnients en termes de limitation des ressources de routage et du
prix lunit lev pour de grosses productions, les FPGAs sont aujourdhui utiliss dans
diverses applications ncessitant des traitements numriques importants tels que le traitement
du signal, la reconnaissance des formes, la tlcommunication, laronautique, la
bioinformatique, lautomobile, la robotique, le contrle/commande des systmes lectriques.
En ce qui concerne la commande des systmes de conversion de lnergie lectrique, les
composants FPGAs ont dj t utiliss avec succs pour le contrle donduleurs ou de
convertisseurs multi-niveaux, et la commande de filtres actifs [MO-07], [NA-08], [SH-08].
Pour ce qui est de lintgration des fonctionnalits de commande base de rseaux de
neurones, la littrature scientifique regorge dun nombre importants de publications dans
lesquelles la cible utilise est de type processeur. Au sein de lquipe TROP du laboratoire
MIPS de lUniversit Haute Alsace de Mulhouse en France, on peut citer des travaux pilots
par le Professeur Jean Merckl dans le domaine du filtrage actif et la commande des moteurs
[DJ-07], [NG-10]. La carte de dveloppement de type DS 1104 dSPACE utilise est base sur
un processeur POWER PC 603e et un DSP TMS320C31 cadenc 40 MHz. En lintgrant
dans la plate-forme exprimentale prsente dans les locaux de lINSA de Strasbourg et
exploite par lquipe ERGE, ce banc de test de filtrage actif permet de reproduire les
conditions industrielles.
Dans [RA-09], une alternative plausible de rduction des distorsions harmoniques travers
des capacits connectes des interrupteurs bidirectionnels, est prsente. La dtection des
harmoniques se fait par un rseau de neurones modifi et le contrle de courant est de type
hystrsis bande nulle (HBZ pour Hystrsis Bande Zro). Le THD aprs compensation se
trouve suffisamment rduit et le facteur de puissance est proche de lunit illustrant une bonne
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

compensation de la puissance ractive. La cible dimplmentation de cette commande du FAP


est un DSP TMS320F2812 choisi cause de son processeur 32 bits cadenc 150 MHz.
Dans [HA-10], une approche didentification base dAdalines est propose dans une
commande de FAP implmente sur une plate-forme exprimentale base de DSPs
(TMS320LF2812) fonctionnant en matre-esclave. Lesclave DSP est responsable de
lidentification rapide des harmoniques dues la charge, tandis que le matre DSP assure la
protection, le dmarrage en douceur, le calcul des courants de rfrence et la rgulation PI de
la tension du bus continu de londuleur. En plus, un FPGA est utilis pour gnrer les
impulsions MLI pour la commande des interrupteurs des IGBTs (SKM200GB128DA).
Le DSP traite squentiellement les oprations de calcul contrairement au FPGA qui assure
un traitement parallle de part la disposition homogne de ses ressources travers sa surface.
Malgr, la cadence leve des processeurs DSP, il se trouve que les architectures qui les
utilisent sont caractrises par une frquence dchantillonnage limite quelques dizaines de
KHz. Le paralllisme des FPGA a pour effet dacclrer les traitements des algorithmes
implants. Compte tenu du paralllisme inhrent aux rseaux de neurones, une cible
matrielle de type FPGA est sense offrir des performances bien plus intressantes que celles
obtenues avec les cibles de type processeur ou conjointes. Une synthse exhaustive des
travaux relatifs limplantation des rseaux de neurones sur FPGA est donne dans le livre
[OM-06]. Les auteurs montrent que cette solution constitue de nos jours une alternative
raliste aux cibles matrielles de type ASICs en raison de leur rapport cot / performance plus
intressant. Dans le mme ordre dide, selon E. Won dans [WO-07] le FPGA semble un
excellent choix pour limplmentation des architectures base de rseaux de neurones.
Toutefois, il est aussi connu que les rseaux de neurones consomment une quantit
importante de ressources de calcul. Ainsi, les architectures neuronales dveloppes dans la
littrature ne sont pas forcment implantables sur FPGA quoique lon puisse aujourdhui
bnficier des composants densit dintgration de plus en plus grande grce aux progrs
technologiques dans la microlectronique. Dans [LA-09], les auteurs prsentent une technique
de minimisation des ressources du FPGA pour limplmentation des rseaux de neurones de
type MLP. Ils dmontrent comment par le biais d'oprations squentielles, un simple neurone
une entre peut tre rutilis pour remplacer un rseau de neurones multicouches et multientres. A cet effet, les paramtres de larchitecture ainsi que les poids et biais du rseau MLP
sont stocks en mmoire et finalement la structure implanter sur FPGA correspondant au
neurone une entre est limite un multiplieur, un additionneur et une LUT.
Notre tude va ainsi se focaliser sur loptimisation de l'implantation dans les composants
FPGA de la commande neuronale des FAPs. Un autre aspect concerne lvaluation de
performances apportes par le FPGA dans une application de filtrage actif. A ce sujet, trs peu
de rfrences bibliographiques font tat de limplmentation dune architecture complte de
commande des FAPs sur cible FPGA. En fait, les solutions dimplantation DSP sont les plus
utilises et le FPGA, jusqu prsent, est surtout utilis en association avec un ou plusieurs
DSP dans les solutions dimplantation conjointe DSP-FPGA. Ce manuscrit rapportera une
tentative dimplantation dans un unique FPGA dune architecture neuronale de commande des
FAPs. Par la suite il sera intressant de caractriser cette stratgie dimplantation dite FPGA
alone afin de proposer une valuation comparative entre cette solution FPGA et une cible
DSP pour lintgration dun systme de filtrage actif.
I.7. CONCLUSION
Dans ce chapitre, la problmatique des harmoniques et les solutions possibles ont t
abordes. On conclut, que mme si les filtres actifs hybrides se prsentent de nos jours comme
la solution la plus complte, les FAPs apparaissent comme la solution la plus courante pour le
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CHAPITRE I : IMPLEMENTATION SUR FPGA DES TECHNIQUES NEURONALES POUR LE FILTRAGE


ACTIF DES RESEAUX ELECTRIQUES

filtrage de courants harmoniques. Cest pourquoi, nous avons retenu lapplication au filtrage
actif parallle. Cette application est considre comme trs exigeante car elle implique des
bandes passantes trs leves, ce qui influence considrablement la stabilit du systme. Dans
ce contexte, la boucle de contrle interne de courant devient critique. De plus la modlisation
d'un FAP est rendu plus complexe du fait que les performances de chaque bloc constitutif sont
interdpendantes d'o la ncessit avre d'une slection rigoureuse des techniques de
commande utiliser. Aprs un tat de l'art sur les mthodes classiques et modernes de
commande, le choix a t port sur les techniques base de rseaux de neurones du fait de
leur capacit d'apprentissage qui permet de concevoir des structures suffisamment
adaptatives. C'est ainsi qu'une telle stratgie de commande applique aux FAPs, devrait
conduire des dispositifs de filtrage robustes aux variations de la charge non linaire, aux
situations de dsquilibres de la tension du rseau, ainsi qu'aux variations de ses paramtres
(frquence, amplitude, phase), etc. En outre, la gnralisation de cette technique intelligente
toute la commande du FAP permet d'avoir une structure homogne et bnficiant du
paralllisme inhrent aux rseaux de neurones.
C'est alors que l'utilisation des circuits logiques reconfigurables tels que les FPGAs, du fait
de leur structure parallle, revt un avantage particulier pour l'implmentation de la
commande neuronale du FAP. Ceci passe par le choix d'un outil de synthse logique adquat
offrant des facilits de conception permettant un bon compromis entre un temps de
dveloppement acceptable et une possibilit d'optimisation de l'intgration sur le composant
en fonction des contraintes de surface.

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CHAPITRE II
APPROCHE MODULAIRE EN VUE
DE LA CONSTITUTION D'UNE
BIBLIOTHEQUE DEDIEE AU
DEVELOPPEMENT SUR FPGA DE LA
COMMANDE DES FAPS

CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
II.1 INTRODUCTION
Les concepteurs de contrleurs numriques pour les systmes lectriques ont trs
rapidement pris la mesure de lapport des techniques VLSI dans leurs problmatiques
dimplantation. En effet, les composants du type ASIC ou FPGA offrent ces derniers des
solutions efficaces pour l'implantation d'algorithmes avec une tendance actuelle vers les cibles
FPGA.
Cependant, aussi bien au niveau industriel, que dans la littrature scientifique, trs peu de
personnes font tat de limplantation sur cible FPGA de la commande de systmes lectriques
dans leur intgralit. En effet, cette dmarche dimplantation ncessite une parfaite matrise
des processus de conception et un travail spcifique dadquation entre lalgorithme et
larchitecture de la commande intgrer. Cest ce savoir faire mthodologique que lon
retrouve gnralement chez les concepteurs voluant dans des secteurs dactivits comme les
tlcommunications, linformatique, etc. Toute la problmatique de recherche est donc de
sinspirer de ces mthodes modernes de dveloppement et de savoir les adapter aux
contraintes dimplantation de commande de systmes lectriques.
Lun des principaux objectifs de ce chapitre est de proposer une approche de conception
architecturale propre limplantation de commande de systmes lectriques en gnral et du
FAP en particulier. Plus prcisment, nous nous focaliserons sur le dveloppement
darchitectures prenant en compte lensemble des contraintes inhrentes ce type de
conception, tout en apportant une flexibilit de dveloppement suffisante. Pour rpondre ces
objectifs conceptuels, nous baserons notre tude sur les moyens thoriques et
mthodologiques de conception trs largement employs par lensemble des concepteurs de
circuits VLSI.
Finalement, notre chapitre se construira autour de trois parties principales :
Dans une premire partie, nous voquerons la problmatique lie aux outils de conceptions
des systmes. Une comparaison entre les outils description littrale et schmatique nous
permettra de justifier le choix port sur le second mode. Cest ainsi que loutil Dsp BuilerTM
du mme fabricant que celui du composant FPGA utilis, c'est--dire Altera, nous sera
propos dans le cadre de nos travaux.
Afin de rendre possible la description partir de Dsp BuilderTM, nous tenterons dans une
deuxime partie de complter sa bibliothque par la cration de blocs supplmentaires de
faon assurer les mme fonctionnalits que les blocs Matlab/SimulinkTM. En outre, des blocs
Gros grains seront contruits partir des blocs de base et des oprateurs synthtisant les
fonctions neuromimtiques seront aussi labors.
Enfin une approche de conception modulaire permettra de proposer un partitionnment
propre llaboration de la commande dun FAP. Nous nous interesserons aussi lanalyse
temporelle de larchitecture de commande devant servir de critre dvaluation des
performances de la cible dimplmentation choisie.
II.2. PROBLEMATIQUE LIEE AUX OUTILS DE CONCEPTION DES SYSTEMES
Pour tenter de rendre les travaux de conception utilisables sur le plus grand nombre
darchitectures de FPGA possibles, il est important de s'affranchir des spcificits propres
certains modles et ne faire aucune hypothse sur le FPGA cible sur lequel ils vont tre
implments. De ce fait, l'objectif de portabilit ne peut tre atteint quen retardant le plus loin
possible la spcialisation technologique du circuit, dlguant ainsi le plus gros de cette tche
au synthtiseur. Il existe de nos jours de nombreux outils daide la conception pour des
applications de traitement du signal en ciblant un composant du type FPGA. Ils peuvent tre
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CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
rpartis en deux grandes familles : les outils de conception littrale et les outils de description
schmatique des systmes.
II.2.1. Les possibilits de description
II.2.1.1. La description littrale
Les diteurs de texte les plus rpandus pour la description matrielle des systmes sont
sans nul doute les outils de programmation en langage VHDL ou Verilog.
a) Le langage VHDL
Il permet la description des aspects les plus importants dun systme matriel, savoir son
comportement, sa structure et ses caractristiques temporelles. Il prsente deux intrts
majeurs :
Diffrents niveaux de description : VHDL permet de reprsenter le fonctionnement
d'une application tant du point de vue systme que du point de vue circuit, en
descendant jusqu'aux oprateurs les plus lmentaires. A chaque niveau, la description
peut tre structurelle (portrait des interconnexions entre des sous fonctions) ou
comportementale (langage volu).
Son aspect non propritaire : Il est en passe de devenir le langage commun de
nombreux systmes de CAO, indpendants ou lis des producteurs de circuits. Le
VHDL est devenu un standard IEEE depuis 1987 sous la dnomination IEEE Std.
1076-1987. Il est sujet rvision tous les cinq ans et la dernire rvision est celle de
2007 (IEEE Std. 1076-2007).
L'abstraction consiste modliser un systme sous forme d'units lmentaires, tout en
simplifiant le comportement, indpendamment de certaines caractristiques analogiques telles
que la temprature ou la tension d'alimentation. VHDL est un langage qui peut comprendre le
paralllisme, c'est dire que des blocs d'instructions peuvent tre excuts simultanment, par
opposition au langage C par exemple qui traite les instructions de faon squentielle. Le flot
de conception en VHDL est reprsent sur le schma de la figure II.1.

Fig. II.1. Flot classique de conception FPGA

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DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
Une simulation fonctionnelle est faite la suite dune description comportementale du circuit.
Cette simulation a l'avantage d'tre trs rapide. Les tapes successives de synthse, de
placement/routage vont respectivement faire passer le circuit au niveau RTL et au niveau
logique. Les simulations structurelles effectues ces niveaux sont plus prcises mais plus
longues car elles prennent en compte les caractristiques temporelles des composants logiques
utilises.
b) Le langage Vrilog
Le Verilog [IE-01] est aussi un langage de description de circuits logiques en lectronique,
utilis pour la conception d'ASICs et de FPGAs. A l'origine, il s'agissait d'un langage
propritaire, dvelopp par la socit Cadence Design Systems , pour tre utilis dans leurs
simulateurs logiques, mais le succs grandissant de VHDL a incit ses concepteurs faire de
Verilog un standard ouvert ; c'est le standard IEEE 1364 dont il existe plusieurs versions, qui
ont t enrichies pour offrir des fonctions quivalentes celle de VHDL. Sa syntaxe est
rpute largement inspire du langage de programmation C, bien que la ressemblance se
limite en fait aux expressions. Ceci explique en partie son succs et sa diffusion rapide dans la
communaut des ingnieurs qui ont dj appris le langage C. La structure du langage Verilog
permet de dcrire les entres et les sorties de modules lectroniques, pour dfinir des portes
logiques virtuelles. La combinaison de modules permet de raliser des schmas lectroniques
virtuels complexes qu'il est alors possible de tester dans un programme de simulation.
La description comportementale en VHDL ou Verilog se fait gnralement au moyen d'un
diteur de texte (ex : ISE chez Xilinx, Quartus II chez Altera). Toutefois, ces outils proposent
aussi un espace de description graphique de la structure du systme modliser. Dautre part,
certains outils de conception proposent un flot de conception et de synthse automatique en
partant dune description Simulink et en exploitant un environnement de haut niveau avec
tout de mme un modle RTL schmatique.
II.2.1.2. La description schmatique
Parmi les outils de conception DSP pour FPGA, on peut mentionner les outils graphiques
suivants :
Matlab FilterDesign and AnalysisToolboxTM
Elle se trouve dans la toolbox Signal Processing et permet par exemple la
conception et lanalyse de filtres FIR (Finite Impulse Response). Il est aussi possible
de gnrer automatiquement un fichier synthtisable en VHDL pour filtre en virgule
fixe en utilisant Filter Design HDL CoderTM
Xilinx System GeneratorTM for DSP
Ici, la description schmatique (structurelle) du systme implanter sur le composant
se fait partir dune bibliothque supplmentaire dans Simulink. Cet outil du
constructeur Xillinx offre un lien direct avec loutil Xilinx ISETM bas sur le langage
VHDL.
Altera DSP BuilderTM
Cet un outil similaire de la famille Altera qui rutilise aisment des blocs prconus
appels Intellectual Properties (IP), quon peut trouver dans Altera MegaCore. Il
permet aussi un dveloppement Hardware in the Loop en prenant en compte dans
la conception la carte de prototypage utilise. De plus, il offre un lien direct avec
loutil Altera Quartus bas sur le langage VHDL.

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DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
De faon gnrale, DSP BuilderTM est une technologie essentielle de dveloppment pour
mettre en uvre rapidement et sans effort les projets SimulinkTM dans une plate-forme FPGA
de hautes performances. DSP BuilderTM lit les fichiers des modles SimulinkTM (.mdl) qui
sont crs en utilisant les blocs DSP Builder/MegaCore et gnre des fichiers VHDL et des
scripts de langage de commande doutil (Tcl) pour la synthse, la mise en uvre matrielle et
la simulation. Cette technologie raccourcit les cycles de conception en crant la reprsentation
matrielle dun projet DSP dans un environnement de dveloppement partageant le mme
algorithme. La Figure II.2 prsente le flot de conception sous Dsp Builder.
Avantages
Regroupement dans un outil haut niveau des 3 tapes spcification-conceptionsimulation de fonctions de traitement du signal intgrables dans un FPGA
Modlisation et simulation au sein dun environnement de simulation mixte au niveau
systme.
Simplification de la chane de dveloppement et du nombre doutils matriser pour le
concepteur.
Reprise ou modification du projet par un autre concepteur rendu plus simple par
SimulinkTM (conception sous forme de bloc fonctionnel).
Rduction drastique de ltape lourde et sans vritable valeur ajoute dcriture VHDL
Possibilit de disposer dun code optimis pour la matrice utilise.
Gain de temps de conception et rduction des cots.
Inconvnients
Disposition et bonne connaissance de lenvironnement Matlab/SimulinkTM.
Blocs de stimulis et daffichages peu conviviaux pour la gnration et la visualisation
de signaux logiques.
Pas de flot automatique permettant de vrifier en bout de chane les simulations de
type timing et la simulation fonctionnelle issue de SimulinkTM ( travers les outils
Altera-Xilinx).
Code VHDL gnr non optimis
Selon la figure II.2, le cur du systme Dsp BuilderTM est le Signal Compiler qui
permet de convertir le modle schmatique labor en VHDL avant de raliser tour tour les
tapes danalyse et de synthse logique, de placement/routage et de programmation du
composant FPGA. Par la suite, dans une application de commande des systmes de
conversion dnergie lectrique, le concepteur peut valuer lalgorithme de commande en
couplant le contrleur numrique (partie "Hardware") des simulateurs qui reproduisent le
comportement dynamique du systme de puissance. Cest ce quon appelle la co-simulation
Hardware-In-the-Loop (HIL). Il est ds lors possible dvaluer lalgorithme de commande
dans un environnement virtuel, non destructif o les modifications de lalgorithme sont
souvent ralisables sans altration matrielle coteuse [KA-09]. Ceci entrane une rduction
des temps de dveloppement ainsi que la rduction du cot dun projet. Ainsi, la simulation
HIL permet dvaluer la robustesse et les performances de lalgorithme de commande et les
points faibles du systme peuvent tre dtects dans cet environnement virtuel tout en
liminant le risque d'endommager le matriel gnralement trs coteux.
La plupart des approches de conception ne peuvent satisfaire un compromis entre
modlisation et validation algorithmiques dune part, exploration architecturale rapide et
qualit de larchitecture dautre part. Le tableau II.1 rsume les points forts et faibles des
mthodologies ou flot bass sur les langages de programmation et sur une description
graphique vis--vis de quatre problmes.
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Fig. II.2. Processus de dveloppement sous Dsp Builder

Flot bas sur les


langages
de
programmation
Flot bas sur une
description graphique

Modlisation
et validation
fonctionnelle

Exploration
conjointe
algorithme/
architecture

Qualit de
larchitecture
rsultante

Conception
dapplications
drives
(flexibilit)

++

++

++

++

+++

++

Tab. II.1. Comparaison des outils et mthodologies de conception [TA-03]


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DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
Fond sur les rsultats du tableau II.1, on ne peut priori trancher entre les deux outils de
conception. Toutefois, au del des quelques limites de loutil de conception graphique Dsp
BuilderTM, ses nombreux avantages nous ont permis de le privilgier par rapport un
environnement de dveloppement en langage VHDL. Ce choix est surtout justifi par la
facilit ddition des modles et la forte interaction entre Dsp BuilderTM et loutil de
dveloppement VHDL Quartus II. En effet, il est possible dimporter des modules prconus
en VHDL et de les intgrer dans Dsp BuilderTM pour minimiser le temps de dveloppement.
On peut tout aussi partir d'un modle graphique, le convertir en VHDL afin de continuer soit
le dveloppement algorithmique, soit effectuer la synthse logique avant le placement/routage
et la programmation du FPGA. En outre, on peut bnficier dans l'interface utilis de la
prsence des IP qui acclrent considrablement la conception de certaines applications.
II.2.2. Compatibilit entre Matlab/SimulinkTM et Dsp BuilderTM
Lutilisation des outils de conception DSP pour FPGA partir dune description
Matlab/Simulink soulve le problme de compatibilit entre les deux environnements de
dveloppement. La bibliothque de Dsp BuilderTM fournit des blocs fonctionnels en virgules
fixe quivalents ceux de SimulinkTM, pour les oprations arithmtiques, la ralisation de
fonctions mathmatiques, etc. Elle permet ainsi dlaborer des architectures numriques
synthtisables tandis que SimulinkTM regroupe des blocs analogiques et numriques non
synthtisables. Il est possible dans le cadre dune conception darchitecture avec Dsp
BuilderTM que certains blocs ne soient pas disponibles. On peut citer pour la version Dsp
Builder 6.1TM les lments suivants:
les oprateurs arithmtiques tels que
- le multiplieur plus de deux entres,
- le diviseur de nombres rels gnrant un rsultat avec partie dcimale
les fonctions trigonomtriques
- sin(x) et cos(x) pour gnrer des signaux sinusodaux
- acos(x) pour extraire l'argument x quand on connait la valeur cos(x)
la fonction exponentielle exp(x) utilise dans la fonction sigmode.
le bloc relais pour raliser un comparateur Hystrsis.
Pour la conception darchitectures complexes pour FPGA, il convient tout d'abord de
complter la bibliothque Dsp BuilderTM par la cration des blocs additionnels synthtisables
satisfaisants les fonctions non disponibles. Par la suite, il convient aussi de constituer des
modules gnriques facilitant le dveloppement d'architectures pour un domaine d'application
choisi.
II.3. CREATION D'UNE BIBLIOTHEQUE POUR LA MISE EN UVRE DES
ARCHITECTURES DE COMMANDE DES SYSTEMES ELECTRIQUES
II.3.1. Les oprateurs "grains fins"
Les architectures analogiques pour la commande d'un FAP mettent en uvre des fonctions
complexes et en particulier un grand nombre de multiplieurs et/ou de diviseurs, ainsi que des
blocs trigonomtriques. Lorsqu'une application particulire ncessite une grande prcision ou
un grand nombre d'oprateurs de calcul, la surface occupe par un module dans un circuit peut
devenir un critre aussi important, sinon plus, que sa vitesse. L'arithmtique srielle est bien
adapte de telles applications, car elle a l'avantage d'conomiser l'espace et de minimiser les
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interconnexions, les nombres tant calculs et mis un un. Dans d'autres applications, par
contre, o c'est la vitesse d'un oprateur isol qui importe, le recours une mise en uvre
parallle, habituellement coteuse, peut s'avrer le seul moyen d'atteindre la vitesse requise.
Lutilisation dun FPGA pour notre application relve dun souci damlioration des
performances dun FAP. Dans ce sens, la vitesse dexcution est un critre prpondrant.
Cest ainsi que pour constituer les oprateurs additionnels nous allons considrer en priorit
les blocs parallles de la bibliothque Dsp BuilderTM.
II.3.1.1. Le multiplieur entres multiples
La complexit d'une architecture numrique implanter dans un circuit FPGA est dabord
mesure par sa taille en termes dlments logiques. En fait, lorsque le taux de remplissage du
FPGA approche de sa capacit limite, la vitesse de fonctionnement se trouve trs affecte par
les dlais dinterconnexion entre les diffrents lments logiques. Par consquent, lors de la
conception dune architecture numrique dont la cible est un circuit FPGA, il est ncessaire de
limiter la complexit des fonctions arithmtiques et logiques dans les limites imposes par la
taille des structures lmentaires disponibles. Limplantation dun multiplieur, mme avec des
cellules ddies, reste coteuse en ressources et limite grandement la frquence de
fonctionnement du circuit cible.
Dans les FPGA, existent des multiplieurs embarqus aux formats de donne standard 9x9,
18x18 et 36x36 bits. Pour l'implmentation d'un multiplieur de taille non standard, certains
blocs DSP ou multiplieurs embarqus pourraient tre utiliss partiellement. A titre d'exemple,
dans le cas de l'implantation d'un multiplieur 12x9 bits, deux blocs DSP 9 bits ou multiplieurs
embarqus 9x9 bits sont ncessaires car le format 12 bits dpasse la taille qu'ils peuvent
manipuler. Ainsi, le second bloc DSP ou multiplieur embarqu sera partiellement utilis.
Toutefois, au lieu de sous-exploiter le deuxime bloc DSP ou multiplieur embarqu pour la
logique restante, d'autres ressources logiques peuvent tre utilises cet effet. Cette approche
est particulirement intressante quand notre conception ncessite beaucoup de blocs DSP ou
multiplieurs embarqus alors que d'autres ressources logiques sont disponibles. Par ailleurs,
dans le but d'optimiser les ressources matrielles, en rduisant le nombre de multiplieurs ou
de blocs DSP, on peut avoir recours l'arithmtique distribue.
L'arithmtique distribue consiste raliser une multiplication en distribuant l'opration
travers plusieurs LUTs. Ainsi, une opration d'addition de variables pondres par des
coefficients, trs utilise dans les filtres FIR, peut se raliser non plus avec autant de
multiplieurs que de variables d'entre et un additionneur, mais uniquement avec des LUTs
[SE-07].
Il est aussi possible d'implanter un multiplieur en tirant partie des chemins optimiss qui
permettent de cascader plusieurs cellules, et des propagations de retenues rapides. La
bibliothque de loutil Dsp BuilderTM dispose d'un multiplieur avec 8 niveaux de pipeline.
Lorsque la valeur du pipeline vaut 0, il s'agira d'un multiplieur parallle qui gnre le rsultat
de l'opration aprs un coup d'horloge. Ds que cette valeur est diffrente de 0, le multiplieur
est dit pipelin. Le principe du pipeline est de dcouper une opration en N sous-oprations et
d'excuter les N sous-oprations en parallle (sur des donnes diffrentes). Soit multiplier
une donne sur 16 bits avec un coefficient constant sur 10 bits, le bus de donnes peut tre
spar en deux groupes de 8 bits, un groupe des bits de poids forts (Most Significant Bits MSB) et un autre groupe de bits de poids faibles (Least Significant Bits - LSB). Le schma de
la figure II.3 illustre cette opration par un multiplieur parallle. A cause du fait qu'un tel
multiplieur exploite une nouvelle entre chaque priode du signal d'horloge,
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DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
l'implmentation de cette opration ncessitera trois coups d'horloge pour gnrer le rsultat
final de la multiplication. Les produits partiels LSB et MSB de 18 bits sont respectivement
obtenus et stocks chaque priode d'horloge et sont par la suite additionns conformment
leur poids pour gnrer un rsultat sur 26 bits. En termes de ressources matrielles, cette
opration peut se faire grce deux blocs RAM (Random Access memory) 4K (256x18 bits)
utiliss comme des LUTs, un pour la section LSB et l'autre pour la section MSB. La
multiplication parallle a l'avantage d'tre rapide mais consommatrice en ressources. En
pipelinant l'opration, on augmente la latence mais on rduit la surface occupe car les sousoprations effectues sur des donnes diffrentes et des instants diffrents peuvent partager
les mmes ressources.

Fig II.3. Un multiplieur parallle pour raliser le produit une entre 16 bits dcompose en 2
groupes et un coefficient de 10bits [Altera]
Il n'existe dans la bibliothque du synthtiseur que nous avons utilis qu'un multiplieur
deux entres et un bloc "gain" correspondant un multiplieur deux entres dont l'une
recevant un coefficient constant. C'est ainsi que la ralisation d'un multiplieur entre
multiples et variables ne peut se faire qu' partir de multiplieurs deux entres. A titre
dexemple, un multiplieur trois entres e1, e2 et e3 comme celui de la figure II.4, intgre
deux multiplieurs deux entres. Toutefois, ceci nest pas sans consquence sur la taille des
bus de donnes qui augmente considrablement au niveau du rsultat R. On peut ainsi
paramtrer la structure obtenue de manire limiter la taille des donnes en sortie. La
philosophie tant ici de ne jamais calculer avec plus de prcision que ncessaire.

Fig. II.4. Multiplieur trois entres : a) structure interne b) symbole gnrique


II.3.1.2. Le diviseur de nombres fractionnaires et signs
Dans la littrature scientifique, plusieurs algorithmes sont proposs pour raliser
l'opration de division dans des circuits numriques. On peut les scinder en deux catgories:
les diviseurs lents et les diviseurs rapides.
Les diviseurs lents gnrent un bit du rsultat final chaque itration. Parmi les
algorithmes de division lente on peut citer ceux utilisant la technique "non-restaurante" et
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DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
celui bas sur la SRT du nom de ses auteurs (Sweeney, Robertson, et Tocher) [DE-10]. La
division Non restaurante utilise d'abord le jeu de nombres {1,1} pour reprsenter le quotient
au lieu des nombres {0,1}. Par la suite, cette forme non standard est convertie en binaire pour
obtenir la valeur finale. Quant elle, la division SRT est trs populaire pour l'implmentation
sur plusieurs varits de microprocesseurs. Elle est similaire la mthode Non restaurante
mais utilise une LUT base sur le diviseur et le dividende pour gnrer chaque bit du quotient.
Les mthodes de division rapide comme celles de Newton-Raphson et de Goldschmidt
commencent par une bonne approximation du quotient final et produisent deux fois autant de
bits que ce quotient chaque itration [SO-97]. La division par la technique de Newton
Raphson utilise la clbre mthode de Newton encore appele mthode de Newton-Raphson
pour converger vers le quotient. Cette stratgie consiste dterminer par approximations
successives l'inverse du dnominateur D, qui sera multipli par le numrateur N pour obtenir
le quotient final Q. Quant la division par la mthode de Goldschmidt utilise dans les
processeurs de la srie AMD Athlon, elle utilise le dveloppement en srie de Taylor pour
converger vers le quotient. La stratgie consiste multiplier successivement le dividende et le
diviseur par un facteur commun Fi chaque itration pour faire converger le diviseur D vers 1
pendant que le dividende N converge vers le quotient Q. Ces diviseurs ont toutes des
capacits oprer en virgule flottante.
Dans DSP BuilderTM, loprateur de division ne permet pas de gnrer partir de deux
nombres rels un rsultat au format rel (c'est--dire avec une partie dcimale). En fait, ce
diviseur produit plutt un quotient et un reste en valeur entire. Afin dobtenir un rsultat
unique pouvant tre directement exploit dans les architectures numriques, nous avons choisi
de constituer un diviseur amlior, partir du diviseur existant dans la bibliothque du
synthtiseur. Dans cette nouvelle structure, un facteur multiplicatif est appliqu au numrateur
avant la division classique, pour obtenir un rsultat avec une prcision paramtrable. Par la
suite, le rsultat attendu au format rel est obtenu par lapplication dun gain de valeur
inversement proportionnelle au facteur initial comme on peut le voir la figure II.5.

Fig. II.5. Diviseur amlior : a) Diviseur de Dsp BuilderTM - b) Modle du diviseur amlior
Le facteur k permet de contrler la prcision de la division, dans ce sens que, plus k est lev,
plus grande est la prcision. Toutefois la prcision sera toujours limite une valeur
satisfaisante cause de la contrainte sur la taille des bus de donnes dans loutil de synthse
choisi et celle lie aux ressources disponibles.
II.3.1.3. Les blocs trigonomtriques
Dans la commande du FAP et la fonction d'identification des harmoniques en particulier, il
faut faire face plusieurs difficults afin de gnrer les sinusodes qui constitueront dans la
plupart des cas les entres des Adalines. Le premier cueil se trouve dans le calcul des cosinus
et sinus de la phase de lchantillon considr, le second dans la multiplication par le
coefficient damplitude.

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CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
L'opration de multiplication est dj expose la sous-section II.3.1.1. Concernant les
gnrateurs de sinusodes, de nombreux travaux existent au sujet de leur synthse numrique.
Les principales utilisent soit des ROM (Read Only Memory) dans lesquelles sont stocks des
chantillons pr-calculs, soit une dcomposition en srie de Taylor de la fonction cosinus
pour la traiter laide de fonctions plus simples [SO-01], [DE-02]. En thorie, en accdant
ladresse 2i de cette ROM, on obtient la valeur suivante :
2
Ei = cos i * N
2

N 1
avec i {0, 2 }

(2.1)

Dans le domaine numrique, la prcision des chantillons stocks en ROM est forcment
limite, aussi les valeurs des Ei calcules prcdemment sont limites l bits en pratique. Le
nombre de bits de la ROM rsultante est donc de 2N.l. Plus le nombre dchantillons stocks
dans la ROM est important, plus l'intervalle de phase entre deux chantillons successifs est
faible. De mme, plus l est grand, plus lerreur de quantification sur l'amplitude est faible.
Pour obtenir une bonne prcision, la fois en phase et en amplitude, il est souhaitable
dutiliser une ROM aussi importante que possible. Cela a cependant des consquences
nfastes sur la frquence dhorloge maximale que peut atteindre le circuit cible et sur la
surface occupe.
Il est possible en pratique d'utiliser des techniques de compressions de ROM pour rduire
la surface occupe par les ROM charges de produire les chantillons de sinusode. La
mthode la plus directe consiste ne pr-calculer dchantillons que pour un seul cadrant du
cercle trigonomtrique, et exploiter les symtries de la fonction cosinus pour valuer les
angles situs dans les autres quadrants, grce des oprations combinatoires simples [NI-98].
D'autres architectures de gnration des sinusodes reposent sur des filtres ou des systmes
dinterpolation [SO-04]. Une nouvelle architecture parallle utilisant un processeur CORDIC
modifi a t prsente dans [AR-06]. Larchitecture rsultante autorise lutilisation efficace
dun pipeline avec recodage de langle, qui permet dobtenir un chemin critique court et donc
une frquence de fonctionnement du circuit FPGA plus importante. A prcision gale, un
processeur ainsi modifi occupe beaucoup moins de surface quune architecture base de
ROM quivalente, il peut donc tre dupliqu pour autoriser le traitement en parallle de
plusieurs chantillons.
Le FPGA Stratix II utilis dans nos travaux peut tre considr aujourd'hui comme un
circuit de densit moyenne. C'est ainsi que nous faisons le choix d'adopter une architecture
base de ROM pour la modlisation des blocs trigonomtriques, mais avec un choix judicieux
du nombre d'chantillons et du format de donnes gnres. Des blocs comme le cosinus et le
sinus seront alors crs grce une LUT qui contiendra les valeurs des cosinus et sinus prcalcules sur une priode. La figure II.6 prsente l'volution de la fonction acos ralise aussi
selon cette approche dans laquelle un nombre fini d'arguments en radians de la fonction
cosinus est stock dans une LUT, pour des valeurs du cosinus comprises dans l'intervalle
[0,1]. Une technique de compression du contenu de la ROM pourra en cas de besoin nous
permettre de minimiser les ressources dimplmentation.

- 52 -

CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS

Fig. II.6. Variation de la fonction cosinus inverse


II.3.2. Les oprateurs de transformation vectorielle
II.3.2.1. La Transformation de Concordia
La transforme de Concordia CO , est un outil mathmatique utilis en Electrotechnique
afin de modliser un systme triphas grce un modle diphas. Nous avons vu un exemple
d'utilisation la section 1.3.5.1 dans les mthodes p-q et SRF pour l'identification des
courants de rfrence. De manire gnrale, le passage d'un systme de courants ou tensions
du repre abc vers un repre 0 donne ce qui suit :
1

(Xa + Xb + Xc )

3

X0
Xa


X = 2 ( X 1 X 1 X ) =
X
=
C

O

b 3 a 2 b 2 c

X
X c


1
(Xb Xc )

1
1
1

Xa +
Xb +
Xc
3
3
3

2
1
1
Xa
Xb
Xc
3
6
6

1
1
Xb
Xc

2
2

(2.2)

Ainsi, larchitecture de transformation de Concordia peut se prsenter comme sur la figure


II.7 selon deux modles schmatiques qui permettent aussi de reprsenter le flot de donnes.
Le modle de la figure II.7 a) utilise 3 additionneurs et 6 multiplieurs pour 3 phases de calculs
respectivement travers les gains d'entre, les additionneurs et les gains de sortie. Quant au
modle de la figure II.7 b), il utilise en plus des 3 additionneurs, 8 multiplieurs travers les
gains d'entre pour 2 phases de calculs seulement.
Le modle nouvellement constitu qui correspond une approche parralle consomme plus
de ressources du fait du nombre lev de mulptiplieurs. Par contre, il se caractrise par un
temps dexcution court. La mthodologie dAdquation algorithme Architecture (A3) qui
consiste remplacer une opration rpte n fois par m exemplaires de cette mme opration
(m < n ), avec m gal un la plupart du temps, ne sera mise en uvre quen cas de contraintes
de surface particulirement exigentes. Dans ce cas, la tendance lutilisation du modle de la
figure II.7 a) correspond une approche srie. De manire gnrale, cette transformation
correspond une structure simple dans la mesure o tous ses blocs se retrouvent directement
dans la bibliothque Dsp BuilderTM.

- 53 -

CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


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Xa (k)

X b (k )

X c (k )

1 3

X 0 (k )
Xa (k)

X b (k )

1 3

1 2

23

X (k )

X (k )

X c (k )

1 3

1 3

X 0 (k )

2 3

1 6

1 6

X (k )

1 2

1 2

X (k )

Fig. II.7. Architecture de la transformation de Concordia (a) Modle avec 3 phases de calcul
et 6 multiplieurs (b) Modle quivalent avec 2 phases et 8 multiplieurs
II.3.2.2. La Matrice de rotation de Park
La matrice de rotation de Park, est utilise afin de raliser un changement de repre dans
un systme d'axe diphas ou triphas. Elle est gnralement exploite pour passer d'un repre
fixe li au stator d'une machine lectrique un repre tournant DQ li son rotor ou au
champ magntique. Elle sera aussi utile dans notre application de filtrage actif pour modliser
certaines mthodes d'identification d'harmoniques de courant. Si nous appliquons la relation
de transformation de Concordia sur un signal X permettant le passage au repre , la matrice
de rotation de Park note nous permettra d'obtenir par la suite ce signal dans le repre DQ
selon la relation 2.3.
XD
X X cos( ) + X sin( )

X = ( ) X =
Q
X sin( ) + X c os( )

(2.3)

A partir des expressions de la relation 2.3, on peut dduire l'algorithme de rotation de Park
selon la structure de la figure II.8.
Il est noter que les multiplieurs deux entres et le gain de valeur -1 sont des blocs de la
bibliothque de loutil de synthse tandis que les signaux cos et sin sont issus des blocs
trigonomtriques grains fins labors par nos soins selon le principe prsent la soussection II.3.1.3.

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X (k ) cos X (k ) sin

X Q (k )

X D (k )

Fig. II.8. Architecture de la matrice de rotation de Park


II.3.3. Les blocs spcifiques
II.3.3.1. Le Rgulateur Proportionnel et Intgral
Si on considre X et Y comme les variables d'entre sortie d'un rgulateur PI analogique, sa
fonction de transfert dans le domaine de Laplace est de la forme (2.4).

R ( p) =

K
Y ( p)
= Kp + I
X ( p)
p

(2.4)

o K p reprsente le gain proportionnel et K I le gain intgral. L'laboration de son modle


dans l'outil de synthse Dsp BuilderTM passe par la discrtisation du modle analogique. A cet
effet, on peut utiliser la transformation bilinaire ou de Tustin qui consiste appliquer la
fonction de transfert R(p) du rgulateur synthtise en continu un changement de variable
2 Z 1
, avec Z la variable utilise pour la transforme en Z et Te la priode
Te Z + 1
dchantillonnage. On montre aisment que grce cette transformation, la proprit de
stabilit des ples est conserve. On peut dans le mme but, retrouver avec la mme efficacit
son modle dans le domaine en Z par la mthode de l'chantillonneur bloqueur d'ordre 0 (Zero
1
Te
Order Hold - ZOH) ou en remplaant l'intgrateur dans son expression par
. Dans ce
p
Z 1
cas, on en dduit alors la relation suivante :
p=

R(Z ) =

K p + K ' Z 1
1 Z 1

(2.5)

avec K ' = K I Te K p
L'expression de ce rgulateur PI, qui lie sortie Y lentre X dans le domaine en Z, nous
permet de proposer la structure algorithmique de la figure II.9.
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X

Z 1

Y
Z 1
Z 1

Fig. II.9. Modle discret du rgulateur proportionnel intgral.


A l'observation de l'architecture du rgulateur PI classique en mode discret, on constate que sa
ralisation peut se faire aisment l'aide d'un additionneur trois entres, de trois blocs
retard, et de deux gains.
II.3.3.2. Le comparateur Hystrsis
L'architecture d'un comparateur Hystrsis obtenu dans Dsp BuilderTM est prsente la
figure II.10. A l'entre 1, on a le signal comparer un gabarit appel bande dhystrsis
(BH) dont la valeur est affecte l'entre 2. Ds que le signal atteint la limite suprieure de la
bande (+BH/2) ou la limite infrieure (-BH/2), la sortie 1 prend respectivement les valeurs 1
ou 0. Par contre, quand la valeur du signal se trouve l'intrieur de la bande (-BH/2 < signal <
+BH/2), la sortie 1 reste inchange. Quant la sortie 2, elle est tout simplement le
complment de la sortie 1.

Fig. II.10. Structure d'un comparateur Hystrsis


Le comparateur 1 permet de tester si le signal atteint la bande suprieure
Le comparateur 2 permet de tester si le signal atteint la bande infrieure
Le comparateur 3 permet de tester si le signal est l'intrieur de la bande. Dans ce cas,
la bascule D permet aux sorties de mmoriser l'tat des comparateurs 1 et 2.
Les blocs Gain et Gains1 permettent d'obtenir la limite suprieure et la limite
infrieure de la bande Hystrsis BH.
Dans la commande d'un FAP, ce comparateur est souvent utilis dans la boucle de contrle
de courant pour fournir les ordres de commande aux semi-conducteurs de l'onduleur de
manire maintenir le courant rel de compensation lintrieur de la bande. Pour illustrer le
fonctionnement d'un comparateur Hystrsis, si on lui applique le signal de diffrence (iref - if),
la figure II.11 nous permet d'observer les impulsions T1 de commande ainsi que le courant if
obtenu en sortie de l'onduleur. Nous remarquons bien que ce dernier est confin dans la
bande.
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Fig. II.11. Illusration du fonctionnement d'un comparateur Hystrsis


II.3.4. Les oprateurs synthtisant les fonctions neuromimtiques
II.3.4.1. Le bloc "Apprentissage" de Widrow-Hoff
Lalgorithme dapprentissage utilis dans nos travaux est celui de Widrow-Hoff modifi
prsent la section I.4.3. Selon sa structure fonctionnelle prsente la figure II.12, son
architecture est constitue d'un additionneur, dun multiplieur trois entres et dun diviseur.

e(k )
X (k )

W(k)

Z 1

W(k+1)

XT (k)

Fig. II.12. Structure fonctionnelle de l'algorithme dapprentissage de Widrow-Hoff


II.3.4.2. La fonction d'activation (sigmode)
On retrouve essentiellement deux fonctions dactivations dans notre application : La
fonction dactivation linaire utilise pour les Adalines et la fonction dactivation Sigmode
qu'on retrouve dans les rseaux de neurones de type perceptrons multicouches. Cette dernire,
qui est prsente la figure II.13, rpond la relation mathmatique (2.6).

f ( x) =

1
1 + e x

(2.6)

Fond sur cette expression, on peut simple raliser la fonction sigmode laide dune
fonction exponentielle, dun additionneur deux entres et dun diviseur. La fonction
exponentielle peut tre simplement ralise base d'une ROM de type LUT dans laquelle sont
stocks des chantillons pr-calculs sur une plage bien choisie. On peut obtenir un modle
simplifi de la fonction sigmode en mettant dans la LUT directement les valeurs
correspondant au dnominateur de la fonction. Ce qui nous permettrait d'avoir la structure de
calcul de la figure II.13 a). Il est tout aussi possible de raliser cette fontion uniquement
partir dune LUT, faisant ainsi abstraction de lutilisation du diviseur, dans la perspective
dune implantation sur FPGA plus efficiente. Dans tous les cas de figure, la simulation
prsente la figure II.13 b) permet de retrouver le comportement de la fonction sigmode
pour une variable d'entre quelconque.
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(a)

(b)

f (x)

x
Fig. II.13. Fonction sigmode (a) Structure fonctionnelle, (b) Rsultat de simulation
Cest donc une fonction seuil car, lobservation de la courbe correspondante, les droites y=0
et y=1 sont asymptotes horizontales. Par ailleurs, la fonction dactivation linaire est la plus
utilise dautant plus quelle caractrise les Adalines, structure neuronale systmatiquement
privilgie dans nos travaux du fait de sa simplicit et par ricochet son taux rduit de
consommation de ressources de calcul. Etant donne que cette fonction rpond gnralement
la relation suivante f(x) = x, elle sera modlise tout simplement par un bloc gain unitaire.

II.3.4.3. Le Rgulateur PI neuronal


Un rgulateur PI peut aussi se prsenter sous la forme d'un rseau de neurones. En effet,
l'architecture de la figure II.14 est un Adaline souvent utilis dans les architectures neuronales
comme correcteur PI, et charg d'apprendre instantanment les valeurs du gain proportionnel
et du gain intgral.

Z 1

u
Z 1

Z 1

Fig. II.14. Reprsentation d'un rgulateur PI avec un Adaline


Les entres de l'Adaline X1 et X2 correspondent respectivement au signal d'entre e et sa
valeur l'instant prcdent. u est la rponse du rgulateur et est le coefficient
d'apprentissage grce auquel l'Adaline peut mettre jour ses poids W1 et W2 correspondant
respectivement aux gains proportionnel et intgral. La structure ainsi prsente comporte
- deux multiplieurs deux entres
- deux multiplieurs trois entres
- trois additionneurs deux entres
- trois blocs retard
II.4. CONCEPTION MODULAIRE DE L'ALGORITHME DE COMMANDE DU FAP
Limplantation des algorithmes de commande des systmes lectriques dans leur intgralit
sur des cibles matrielles telles que les FPGA est une dmarche qui ncessite une parfaite
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matrise des processus de conception et un travail spcifique dadquation entre lalgorithme
et larchitecture de commande intgrer. Les mthodes de dveloppement sont gnralement
conues en ayant comme objectif la mise au point darchitectures gnriques et rutilisables
dans diffrentes applications. Plus prcisment, nous nous focaliserons sur le dveloppement
darchitectures prenant en compte lensemble des contraintes inhrentes ce type de
conception, tout en apportant une flexibilit de dveloppement suffisante.
II.4.1. Approche de conception architecturale
Les tapes de dveloppement de larchitecture implanter sont principalement effectues
via le logiciel Matlab/SimulinkTM ainsi que les outils CAO des solutions matrielles. Avant
dlaborer une approche architecturale propre aux commandes intgres de systmes
lectriques, il est tout dabord ncessaire de prciser le sens que lon donne gnralement aux
notions dalgorithme et darchitecture associe.
Un algorithme peut tre dfini comme est une squence finie doprations que lon place
dans un contexte raliste et fini en termes de temps et de support matriel. On se contente
gnralement dun ordre tabli par les dpendances de donnes entre oprations, dcrivant un
paralllisme potentiel inhrent lalgorithme, indpendant du paralllisme disponible du
circuit intgr. L'approche adopte dans nos travaux emploiera une reprsentation appele
Graphe Flot de Donnes (GFD), dans laquelle lalgorithme est dcompos en plusieurs
oprations implantables (pour lesquelles on dispose doprateurs). Dans notre cas, nous
limiterons, au plus bas niveau, cette dcomposition aux oprateurs arithmtiques tels que +, -,
*, /, et aux blocs retard, comparaison, etc. que nous nommerons oprateurs grain fin. Plus on
sloigne de ce niveau de base, plus la granularit augmente et les oprateurs spaississent.
On parlera dans ce cas doprateurs gros grains.
La traduction sous forme de GFD des oprations se prsente diffremment selon que lon
veuille mettre en avant les contraintes plutt matrielles que temporelles (ou inversement) de
lalgorithme implanter. Comme le montre la figure II.7, la structuration du GFD peut ainsi
tre spare en deux types dapproche :
l'approche srie qui permet dexcuter le plus doprations sries possibles (figure II.7
a) est moins gourmande en ressources.
l'approche parallle qui permet dexcuter le plus doprations parallles possibles
(figure II.7 b) en un temps plus court.
Pour notre application de filtrage actif, nous allons privilgier une approche srie-parallle qui
ralise un compromis entre surface et vitesse d'excution.
Une architecture correspond aux caractristiques structurelles dun circuit intgr, exhibant
un paralllisme disponible, en gnral moindre que le paralllisme potentiel de lalgorithme.
Le modle darchitecture le plus connu est le modle constitu dun chemin de donnes fait
doprateurs arithmtiques et dlments logiques rudimentaires, le tout squenc par un
contrleur. Le type de contrleur appliqu est souvent un modle base de machine dtats
finis.
Ltablissement dune architecture ne peut se faire quen tenant compte la fois de la
structure de lalgorithme implanter et des spcificits fonctionnelles et conomiques du
circuit qui en dcoule. Il sagit donc toujours de chercher une adquation entre algorithme et
architecture, pour reproduire la fonctionnalit de lalgorithme implant, sachant quil nexiste
pas de solutions architecturales idales ou parfaitement optimises.
En fait, le concepteur doit aujourdhui rsoudre des problmes de conception de plus en
plus complexes et divers. C'est ainsi que pour aider les concepteurs dans leur dmarche, ds
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1980, Mead et Conway se sont intresss des principes de conception moderne, en
introduisant des notions telles que la modularit et la rutilisabilit [ME-80]. Ces techniques
de conception dtailles dans [KE-02] nous ont paru trs opportunes car pouvant facilement
se prter, lapproche architecturale ddie la commande de systmes lectriques en gnral
et des FAPs en particulier.
II.4.2. Gnralits sur le partitionnement modulaire d'une architecture de commande
II.4.2.1. Prsentation des principes de partitionnement modulaire
Le but principal de la conception modulaire est de permettre au concepteur de prendre en
main des dveloppements complexes raliser, tout en minimisant au maximum le temps de
conception de ces derniers. La mthodologie qui dcoule de cette approche doit respecter des
rgles assez strictes de partitionnement. Ds le dbut des annes 1980, S. Trimberger est
parmi les premiers tablir les rgles mthodologiques de conception modulaire en
dfinissant deux concepts de modularit [TR-81] :
le concept de hirarchie qui est utilise pour diviser une conception large ou complexe
en sous-systmes plus modulables.
le concept de rgularit qui a pour but de maximiser la rutilisation des composants et
des sous-systmes dj conus.
Finalement, comme lindique A.A. Jarraya dans son ouvrage de rfrence [JE-97], on peut
regrouper les principes de conception modulaire des circuits VLSI en trois principales tapes
de ralisation :
le partitionnement : il peut tre appliqu partir des spcifications systmes de
manire diviser le systme en simples sous-systmes ou modules. Cette tape a aussi
pour but de structurer la conception en vue dtablir une hirarchie dans la
dcomposition modulaire de la spcification initiale.
la conception de module : chaque module ainsi gnr peut tre conu
indpendamment en utilisant une bibliothque spcifique de composants. Ces derniers
pouvant inclure des lments standards dj existants comme des modules spcifiques
qui auraient pu tre raliss lors de prcdents cycles de conception.
lextraction de module rutilisable : lextraction du sous-systme doit tre pense en
vue de rendre possible sa rutilisation comme un lment de bibliothque spcifique
de composants.
Dans la commande de systmes lectriques, le contexte priphrique, matriel, fonctionnel
et algorithmique, entrane de nombreuses difficults dans le choix architectural de la
conception. Pourtant, de ces choix architecturaux dpendront les performances de la
commande implante. Il est donc fondamental pour russir notre dcomposition modulaire
dtablir des critres stricts de partitionnement rpondant aux spcificits de la commande,
tout en respectant les principes de modularit dfinis prcdemment.
II.4.2.2. Critres de partitionnement modulaire
Le partitionnement modulaire, que nous allons dfinir, va sappuyer sur des critres
spcifiques de regroupement des sous-blocs dfinis lors du partitionnement algorithmique et
constituant le GFD diffrents niveaux de granularit. Cependant, dans cette phase de
composition, lenvironnement matriel de la commande implanter, doit galement tre pris
en compte en vue de satisfaire toutes ces spcificits propres fixes par le cahier des charges
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de la conception. Certains critres de partitionnement modulaire pour les commandes de
systmes lectriques ont t dfinis dans [KE-02]. Parmi ces critres, quatre dentre eux
retiennent notre attention :
le critre de rutilisabilit, regroupant dans le mme module des sous-blocs
algorithmiques similaires pouvant donner lieu une conception indpendante et une
exploitation ultrieure lors dune nouvelle phase de conception. Ce critre de slection
modulaire est galement repris lors de lextraction des modules ainsi dfinis et placs
dans une bibliothque spcifique.
le critre dintgration, regroupant dans le mme module les sous-blocs
algorithmiques dont les contraintes en termes de fonctionnalit et de dveloppement
conomique sont les plus fortes. Cest le cas pour les commandes qui ncessitent un
temps dexcution trs court et une consommation minimale des ressources du
composant cible.
le critre de performance fonctionnelle regroupant dans le mme module les sousblocs algorithmiques dont dpendent les rsultats de fonctionnalit et de performance
de la commande. Dans certains cas, la commande ncessite que lon traite plus
spcifiquement des parties algorithmiques de cette dernire en vue de dgager un
bnfice en termes de prcision ou de rapidit.
le critre dhomognit regroupant dans le mme module les sous-blocs
algorithmiques dont la structure peut tre considre comme homogne et pouvant
donner lieu la gnration automatique dune architecture. Ce critre intervient lors
dalgorithmes complexes o le concepteur repre des parties algorithmiques
importantes et caractristiques homognes. On pense par exemple des filtres
classs dordre lev appartenant un mme algorithme.
Pour conclure sur le partitionnement modulaire, maintenant que nous en connaissons les
grandes lignes, il est important de rappeler au concepteur que le partage dune fonctionnalit
en modules reste dlicat raliser. En effet, une description trop grossire engendrerait des
sous-blocs avec une fonctionnalit trop varie, donc complexe et peu rutilisable. Par contre,
une architecture trop fine pourrait devenir trop complexe en surchargeant le concept avec des
dtails inutiles.
II.4.3. Architectures modulaires de commande d'un FAP
De manire gnrale, lalgorithme de commande d'un systme lectrique peut tre
dcompos en quatre blocs algorithmiques reprsentant le regroupement en catgories de
sous-algorithmes rgulirement utiliss. A la lumire de la description structurelle des
commandes modernes de FAP, on peut citer :

le bloc algorithmique Transformation qui regroupe les sous-algorithmes, spcifiques


de transformation et de conditionnement (algorithmes de Park, Concordia, etc).
le bloc algorithmique Identification regroupe les sous-algorithmes spcifiques de
calcul en vue de lestimation de grandeurs impliques dans le processus de commande
(calcul de courants, estimation des puissances, dtection de la phase instantane, etc.)
le bloc algorithmique Rgulation qui regroupe les sous-algorithmes spcifiques de
correction des grandeurs de contrle (PI, PID, RST, etc),
le bloc algorithmique Modulation qui regroupe les sous-algorithmes spcifiques de
modulation (MLI intersective ou vectorielle, etc).

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La reprsentation de la figure II.15 peut-tre gnralise une grande majorit des
structures de commande de systmes lectriques.

Fig. II.15. Structure algorithmique de la commande d'un FAP


Il est important de noter qu ce stade de reprsentation de lalgorithme, on peut percevoir
chaque bloc comme constitu de sous-blocs algorithmiques et dcrire ainsi de faon
hirarchique la commande sous la forme dun GFD diffrents niveaux de granularit
jusqu'aux oprateurs arithmtiques et autres oprateurs "grains fins"
La structure ainsi constitue permet de mettre en vidence des blocs homognes pour des
applications transversales pouvant tre rutiliss dans des fonctionnalits diffrentes de la
commande d'un systme lectrique. Toutefois, la visibilit en termes de chemin des donnes
n'est pas vidente. En fait, une autre approche de conception modulaire consiste dfinir des
blocs algorithmiques de manire traduire selon une chronologie bien tablie le passage des
signaux travers ces blocs partir de l'entre vers la sortie du modle de commande. De cette
faon, pour la conception de larchitecture de commande implanter, un chemin de donnes
et une unit de contrle sont dfinis pour chaque module afin de garder une certaine
homognit et un caractre de rutilisabilit. De plus larchitecture de chaque module
dvelopp doit tre caractrise par le format de ses entres/sorties, sa latence et son protocole
de communication. La latence correspond au nombre de coups dhorloge ncessaires pour que
la donne de sortie soit disponible.
Le chemin de donnes est construit partir doprateurs lmentaires et le transfert de
donnes entre ces oprateurs est assur par lunit de contrle synchronise un signal
dhorloge Clk. Lunit de contrle de chaque module est active par une impulsion dun
signal Debut. Ensuite, quand le calcul des donnes de sortie est achev, une impulsion dun
signal Fin indique que les donnes de sortie sont prtes. Un tel mode de fonctionnement rend
facile le contrle de chaque module conu via les signaux Debut et Fin et facilite son
intgration lintrieur dune architecture de niveau hirarchique plus lev. La coordination
entre ces modules est assure par une unit de contrle de lalgorithme de commande complet
qui active leurs units de contrle locales des instants bien dtermins comme le montre la
figure II.16. Ce partitionnement permet d'implmenter une commande de FAP dans laquelle
l'identification des courants de rfrence se fait par les mthodes p-q ou la mthode SRF selon
que le signal "Sel" de commande simultane du multiplexeur et du dmultiplexeur soit la
position "1" ou "0". Une architecture modulaire simplifie peut tre obtenue pour les
mthodes directe et tri-monophase qui n'exploitent que quatre blocs (en vert).

- 62 -

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Fig. II.16. Structure modulaire de commande du FAP avec identification p-q et SRF
II.4.4. Analyse temporelle
Le diagramme temporel caractrisant le mode de fonctionnement de cette architecture est
donn par les figures II.17 et II.18. Lunit gnrale de contrle de larchitecture de
commande du FAP assure le contrle des diffrents modules parmi lesquels quatre sont
indpendants de la mthode d'identification choisie. Il s'agit :
- du module de dtection de la phase instantane
- du module de rgulation de la tension continue
- du module de calcul des courants de rfrence
- du module de contrle des courants
Dans le cas o l'identification du courant de rfrence se fait par la mthode p-q, on
retrouvera en plus :
- un module d'extraction des composantes symtriques de tension
- un module de calcul des puissances instantanes
- un module de calcul de composantes continues de puissances
Dans une mthode d'identification SRF, le calcul des courants de rfrence se fait tout
simplement par une transformation de Park inverse (DQ - abc). Dautre part, les modules
supplmentaires sont plutt :
- un module de transformation de Park directe (abc - DQ)
- un module de calcul de composantes continues de courants
Le diagramme temporel prsente les diffrentes oprations ncessaires pour la gnration
des signaux de commande via larchitecture de commande donne par la figure II.16. A
linstant tk, qui marque le dbut de la priode dchantillonnage k, les courants de charge et
ceux injects au rseau par le filtre ainsi que les tensions source et celui mesur ct continu
de l'onduleur sont chantillonns et le processus de conversion analogique numrique est
activ. Au mme instant tk, les blocs MUX et DEMUX sont slectionns pour permettre le
choix de la mthode d'identification. En plus, les modules "Dtection de la phase instantane"
et "Rgulation de la tension continue", commands par leur propre unit de contrle sont
activs.
Aprs un temps de calcul gal t, la phase instantane estime est gnre et le module
d'extraction des composantes symtriques de tension est activ pour ce qui concerne
l'identification par la mthode p-q. Ces composantes disponibles aprs un temps de calcul gal
tvd permettent le calcul des puissances instantanes qui se fait pendant un temps tpq. Ds cet
- 63 -

CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
instant, dmarre le calcul des composantes continues de puissance par filtrage. A la
composante continue active s'ajoute la puissance active issue du module "rgulation de la
tension continue" dont le temps de calcul est de tvdc. Le calcul des courants de rfrence peut
alors se faire en tref et l'activation simultane du module de commande de l'onduleur permet
de gnrer en tCONT les impulsions T1,2,3. Le prochain cycle de calcul correspondant la (k+1)e
priode dchantillonnage est activ linstant tk + 1 immdiatement aprs la fin du processus
de conversion analogique numrique de la ke priode dchantillonnage.
T1,2,3 (k 1)

t pq

T1,2,3 ( k )

tk 1
vs ( a ,b ) ( k 1)
ic ( a ,b ) (k 1)
i f ( a ,b ) (k 1)
vdc ( k 1)

t pq

T1,2,3 ( k + 1)

tk

t pq

vs ( a , b ) ( k )
ic ( a ,b ) ( k )
i f ( a ,b ) (k )
vdc (k )

tk +1

TCT

vs ( a ,b ) ( k + 1)
ic ( a ,b ) ( k + 1)
i f ( a ,b ) (k + 1)
vdc ( k + 1)

Fig. II.17. Diagramme temporel de l'architecture de commande d'un FAP (identification p-q)
T1,2,3 ( k 1)
ti DQ

T1,2,3 ( k )

tk 1

vs ( a ,b ) ( k 1)
ic ( a ,b ) ( k 1)
i f ( a ,b ) (k 1)
vdc ( k 1)

T1,2,3 (k + 1)

t (i DQ )

tk
vs ( a ,b ) ( k )
ic ( a ,b ) ( k )
i f ( a ,b ) (k )
vdc ( k )

t (i DQ )
tk +1

TCT

vs ( a ,b ) (k + 1)
ic ( a ,b ) (k + 1)
i f ( a ,b ) (k + 1)
vdc (k + 1)

Fig. II.18. Diagramme temporel de l'architecture de commande d'un FAP (identification SRF)
Le temps de calcul total du module algorithmique de commande du FAP TCT sera ainsi obtenu
par la relation (2.7).

TCT = t + tvd + t pq + t pq + tiref + tCONT

(2.7)

En ajoutant le temps de conversion analogique numrique, le temps d'excution total TET de


l'architecture de commande s'obtient par l'expression 2.8

TET = t A/ N + TCT

(2.8)

- 64 -

CHAPITRE II : APPROCHE MODULAIRE EN VUE DE LA CONSTITUTION D'UNE BIBLIOTHEQUE


DEDIEE AU DEVELOPPEMENT SUR FPGA DE LA COMMANDE DES FAPS
A partir du diagramme temporel utilisant la mthode SRF, on peut aisment obtenir de la
mme faon le temps d'excution total de l'architecture correspondante pour la commande du
FAP.
II.4. CONCLUSION
Dans ce chapitre, nous avons dabord discut de la problmatique lie aux outils de
conception des contrleurs numriques. Une comparaison a t faite entre les deux principales
possibilits de description des circuits savoir les descriptions littrale et schmatique.
Lavantage majeur dun code obtenu par exemple par le langage VHDL se dcrit en terme de
portabilit. Cependant, nous avons justifi le choix port sur lutilisation dun outil de
description graphique comme Dsp BuilderTM par la qualit de larchitecture rsultante et la
facilit de conception.
Le dveloppment direct des algorithmes de commande sous linterface Dsp BuilderTM sest
avr impossible sans la mise jour de sa bibliothque. En effet, certains blocs de base quon
retrouve dans Matlab/SimulinkTM sont inexistants dans Dsp BuilderTM. Il sagit
essentiellement des blocs trigonomtriques, de certains oprateurs et autres fonctions utilises
pour llaboration de strutures de calcul compexes et des fonctions neuromimtiques. Nous
avons donc t amens completer la bibliothque de notre outil de synthse par la mise en
uvre de blocs spcifiques grains moyens et pais. Cest ainsi, quun multiplieur trois
entres, un diviseur quotient au format rel ont t labors en ce qui concerne les
oprateurs arithmtiques. Les principales fonctions trigonomtriques et la fonction sigmode
ont t ralises grce des LUTs. Le bloc relais a aussi t constitu pour raliser un
comparateur Hystrsis utilis pour le contrle de courant. En outre, des blocs plus pais
comme des oprateurs de transformation des repres (Concordia, Park), des fonctions
neuromimtiques (rgulateur PI neuronal, algorithme dappentissage) ont complts cette
bibliothque.
Par la suite, nous nous sommes inspirs de la structure gnrale de commande d'un FAP
obtenue selon une approche modulaire pour raliser le partitionnment algorithmique dun
contrleur numrique dont la stratgie dextraction des courants de rfrence se fait soit par la
mthode des puissances instantanes (p-q), soit par la mthode synchrone (SRF). Il sagit de
mthodes largement rpandues, aux performences avres et dont la compexit est
suffisamment significative pour nous permettre dvaluer notre cible dimplantation selon le
critre doccupation de surface et le critre temporel. Cest ainsi que le partitionnment
modulaire nous a permis de dgager six ou sept modules selon que lidentification des
harmoniques de courant, fonctionnalit essentielle dun contrleur numrique pour FAP, se
fait par la mthode p-q ou SRF. Par ailleurs, partir du GFD, nous pouvons aisment tablir
un diagramme temporel de larchitecture de commande dun FAP en fonction des mthodes
utilises pour llaboration des modules constitutifs. Cest ainsi que nous avons prsent le
diagramme temporel des contrleurs utilisant les deux mthodes concernes par le
partitionnement modulaire.
Nous allons par la suite modliser base de rseaux de neurones la commande du FAP. Il
sagira dexploiter cette technique dintelligence artificielle pour essayer damliorer ses
performances de filtrage en rgimes permanent et transitoire. Paralllement, compte tenu des
importantes ressources mobilises par de telles architectures de calculs ainsi que des
contraintes du composant FPGA en termes de surface, un accent sera mis sur la minimisation
des ressources.

- 65 -

CHAPITRE III
MODELISATION NEURONALE DE
LA COMMANDE DU FAP,
EVALUATION DES
PERFORMANCES DE FILTRAGE

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

III.1 INTRODUCTION
Comme prsent dans [DJ-07], il sagira ici dadopter une approche unifie de
modlisation neuronale de la commande du FAP qui va concerner quasiment tous les blocs
constitutifs. Lintrt de cette approche est dobtenir une architecture homogne base
essentiellement sur les rseaux de neurones de type Adaline reconnus pour leur flexibilit et
surtout leur relative simplicit dans loptique dune implmentation matrielle efficace.
De manire gnrale, la commande du FAP est dautant plus efficace que le systme de
synchronisation est robuste et fidle. Cest ainsi que nous tenterons de mettre les rseaux de
neurones artificiels au cur de la PLL utilise dune part pour lextraction des composantes
symtriques de tension et dautre part pour la dtection de la phase et de la frquence
instantanes du rseau. Il convient de rendre ce module prcis, robuste et adaptatif afin de
synchroniser au mieux le module dextraction des courants de rfrence.
Cette partie essentielle de la commande du FAP sera aussi ralise base dAdalines de
manire assurer une compensation slective et une identification correcte dharmonique
quelle que soient les conditions de fonctionnement. Il sagira dtre apte fournir les bonnes
rfrences de courant mme en prsence de dissymtrie ou de pollution harmonique la
source de tension, ainsi que lors de la variation dun paramtre quelconque du systme
lectrique. Cest ainsi que plusieurs mthodes didentification seront proposes, analyses et
compares en simulation.
Par ailleurs, nous nous intresserons aussi au module de contrle de courant dont
limportance est suffisamment exprime dans la littrature. A ce sujet, la modlisation
concernera essentiellement le rgulateur de la boucle de contrle destin injecter au point de
raccordement rseau un courant identique au courant de rfrence lui servant de consigne. En
sortie de la boucle, ce courant injecter est obtenu travers les branches du filtre passif
connect en aval de londuleur qui dans le mme temps reoit des impulsions MLI de
commande au niveau de ses IGBTs. Pour assurer une bonne conversion dnergie, la tension
ct continu de londuleur doit rester fixe. Une boucle de rgulation se chargera de la
maintenir fixe sans toutefois ncessiter un apport de techniques neuromimtiques.
Ce chapitre sera constitu de six parties. Tout dabord, la modlisation neuronale de la PLL
fera lobjet de notre attention. Ensuite suivra la proposition de quelques mthodes dextraction
des courants de rfrences base dAdalines avant une valuation comparative en simulation.
Dans la troisime partie, nous proposerons une mthode appele p-qm base sur la thorie des
puissances instantanes et exploitant une technique de multiplexage pour rduire le nombre
dAdalines travers larchitecture de commande du FAP dans le but de minimiser la surface
ncessaire une implantation sur FPGA. La quatrime partie nous permettra de discuter des
stratgies de poursuite de courant. Nous valuerons limplication dun contrleur PI neuronal
et dun rgulateur base de perceptrons multicouches dans la boucle de contrle de courant
par rapport un rgulateur PI classique. La rgulation de la tension ct continu de londuleur
par un rgulateur PI classique fera lobjet de la cinquime partie. On verra ainsi que ce
rgulateur est satisfaisant mme en prsence de la variation de la charge non linaire. Dans la
dernire partie, nous prsenterons les rsultats de simulation du systme de filtrage global
constitu de la source, de la charge et du FAP, pour diffrents schmas de commande.
III.2. BLOC DE SYNCHRONISATION
Une dtection prcise et rapide de la phase instantane de la tension du rseau est
essentielle pour assurer la gnration correcte des courants de rfrence. De plus, la PLL
utilise dans une application de filtrage actif doit prendre en compte des tensions dformes
tant par des harmoniques que par le bruit et exige de ce fait un algorithme de contrle robuste,
- 66 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

rapide et efficace. Une PLL triphase est dveloppe pour valuer la frquence et la phase
instantanes de la composante directe de la tension. Comme on peut le voir la figure III.1,
elle peut se construire autour de deux blocs fonctionnels avec dune part lextraction des
composantes symtriques et dautre part la dtection de la phase instantane de la tension du
rseau
(i )
vsfabc

(d )
vsfabc

Fig. III.1. Structure de base dune PLL avec deux blocs fonctionnels
III.2.1 Extraction des composantes symtriques de tension
Le principe de lextraction des composantes symtriques est bas sur la thorie des
puissances instantanes [RE-07], [RE-09], [AK-83]. Selon cette thorie, des puissances
actives et ractives sont calcules et leurs composantes continues sont instantanment
spares des composantes alternatives. Les puissances continues sont alors utilises pour
obtenir les composantes directes de tension dans le repre abc.
Nous avons vu au chapitre I que la relation (1.5) nous permettait dobtenir les puissances
instantanes partir du repre . De cette relation, la tension source dans ce repre peut tre
dduite et exprime selon la formulation gnrale (3.1) :
vs i
v = i
s

i p
1
=
i q i 2 + i 2

i
i

i p
i q

(3.1)

Cette expression peut tre utilise pour dterminer la composante fondamentale de la tension
directe partir de la composante fondamentale dun systme direct de courants et des
composantes continues des puissances associes.

v (fd)
1
(d ) = 2
2
v f iu + iu

iu
i
u

iu pu
iu qu

(3.2)

Les courants iu et iu exprims par (3.3) ont une amplitude unitaire et une phase nulle. Ils
peuvent tre utiliss en association avec le vecteur de tension source vs dans le repre
pour calculer les puissances fictives pu et q u selon la relation (3.4)
iu cos t
i =

u sin t

(3.3)

pu vs iu + vs iu
q = v i v i
s u
u s u

(3.4)

avec vs vs = 2 3C32T vsabc = T32T vsabc . La relation (3.5) permet dexprimer de manire dtaille
la puissance active fictive pu .
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CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

pu = vs iu + vs iu
N
3V cos nd
= [ cos(n 1)t sin(n 1)t ] nd

n =1
3Vnd sin nd
N
3Vni cos ni
+ [ cos(n + 1)t sin(n + 1)t ]

n =1
3Vni sin ni

(3.5)

Lexpression (3.5) est une somme de composantes harmoniques qui peut adopter lquation
linairement sparable (3.6)
y = X TW

(3.6)

avec
3Vnd cos nd
cos( n 1) t
3V sin
sin( n 1) t
nd
nd

X =
; W =
3Vni cos ni
cos( n + 1) t

sin( n + 1) t
3Vni sin ni

Ainsi, lapprentissage de lexpression (3.5) est ralisable par un rseau de neurones de type
Adaline. En considrant y dans (3.6) comme la sortie de lAdaline, son vecteur dentre X est
constitu de signaux sinusodaux de frquence multiple de celle de la composante
fondamentale. Cette structure neuronale rpond un apprentissage supervis, telle que sa
sortie yk est compare une valeur dsire pu obtenue partir des courants fictifs et la tension
source mesure vsabc. Lerreur e = pu y est utilise par un algorithme dapprentissage de type
LMS pour mettre jour les poids wk de lAdaline pour litration suivante. De cette manire,
ces poids convergent automatiquement. Aprs la phase dapprentissage, les lments du
vecteur W reprsentent les amplitudes des puissances issues des tensions directes de
frquence n et des courants de lexpression (3.3). La figure III.2 permet dillustrer la
mthode neuronale propose pour lextraction de la composante directe de tension.
pu
cos(n 1)kT

iu

iu

qu

vs vs

vsa
vsb
vsc

pu

T32T

iu

W1 (k )

sin(n 1)kT
cos(n + 1) kT

Wm1(k)

sin(n + 1) kT

Wm (k)

W2 (k )

cos(n 1)kT

iu

e( k )

X (k )

qu

W1 (k )

sin(n 1)kT
cos(n + 1)kT

Wm1(k)

sin(n + 1) kT

Wm (k)

vf

W2 (k )

e( k )

X (k )

vf

T32

va( d )
vb( d )
vc( d )

Fig. III.2. Extraction de la composante directe de tension


(d )
En dfinitive, la composante fondamentale des tensions directes vsabc
du systme triphas
est obtenue partir de deux premiers lments du vecteur poids W. En fait, w(1) et w(2)
correspondent la composante fondamentale (n = 1) et reprsentent respectivement la partie

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CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE
(d )
continue des puissances instantanes pu et qu. La tension directe vsabc
est dtermine par
conversion de ces puissances continues dans le repre avec lexpression (3.2) et en les
multipliant par T32.
Le calcul de la puissance ractive fictive adopte le mme principe en utilisant les courants
dfinis par lexpression (3.7). Un Adaline similaire est utilis pour la composante
(i )
fondamentale de la tension inverse vsfabc , qui peut tre dduite partir des deux premiers
poids.

iu co s t
i =

u s in t

(3.7)

(d )
(i )
A partir des composantes fondamentales de tension directe et inverse vsfabc
et vsfabc
, on peut
(0)
dduire la composante homopolaire vsfabc
. Elles peuvent tre galement utilises par le
dtecteur de phase pour estimer la frquence instantane du rseau.

Tension dsquilibre

Vd_abc (V)

Vs_abc (V)

Vs_abc (V)

Tension pollu avec harmonique 3

Vd_abc (V)

Vd_abc (V)

Vs_abc (V)

Cas idal

Fig. III.3. Rsultats de lextraction des composantes directes de la tension pour 3 conditions
III.2.2 Dtection de la phase instantane
La solution propose introduit une mthode alternative et avance de dtection de la phase
instantane qui peut tre applique tous les systmes triphass et dsquilibrs de type
courant ou tension. Comme un oscillateur contrl en tension (VCO) monophase, cette
approche essaie de maintenir le terme sin( ) proche de zro avec la phase du rseau et
sa valeur estime. Le dveloppement de ce terme permet dobtenir la relation (3.8).
sin( ) = sin cos cos sin

Dans cette expression, le terme

cos

(3.8)

peut tre associ vsfa , la tension fondamentale de

la phase a, et sin peut tre associ la tension vsfbc 3 entre les phases b et c. En prsence
dun systme triphas dsquilibr avec des distorsions, les composantes haute frquence
sont filtres par le filtre passe-bas. Le VCO utilise un rgulateur PI et est base sur une

- 69 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

pulsation nominale n = 2 f n . On peut observer sur le diagramme fonctionnel de la figure


III.4 que la phase estime d est obtenue en sortie de ce rgulateur.
vd

vsa
vsb
vsc

vsa( d )
3

vqf

vq

fn

d
s

vsb( d )
vsc( d )

Fig. III.4. Dtection de la phase instantane par un VCO


Une telle architecture rend la PLL insensible aux distorsions et aux dsquilibres de la tension
source. Cependant, le filtre passe-bas et le rgulateur PI contenu dans le VCO, introduisent un
dlai dans la rponse de la PLL. Pour palier cette situation, il est propos une mthode
neuronale de dtection de la phase instantane dont le principe est illustr la figure III.5.
(d )
vsfa

Z 1

1
w (k) 1
acos 1
Te
s
2

W1(k)

Z 1

W2(k)

e(k )

Fig. III.5. Mthode neuronale de dtection de la phase instantane du rseau


Cette mthode de dtection neuronale de la phase instantane est inspire de celle propose
(d )
dans [DA-97]. Elle utilise la composante fondamentale directe de la tension source vsfa
estime par la mthode dextraction des composantes symtriques propose.
(d )
A linstant t, vsfa
peut rpondre la formulation gnrale suivante :
(d )
vsfa
(t ) = 2vs( d ) cos

(3.9)

(d )
(d )
En exprimant vsfa (t 1) et vsfa (t 2) , nous obtenons la forme itrative suivante de la tension
(d )
vsfa
(t ) :
(d )
(d )
(d )
vsfa
(t ) = (2cos Te )vsfa
(t 1) vsfa
(t 2)

(3.10)

Dans cette formulation discrte, Te est la priode dchantillonnage et t = kTe . Lexpression


(3.10) est une quation linairement sparable qui peut se mettre sous la forme y (t ) = W T . X (t )
et de ce fait tre estim par un Adaline.
(d )
vsfa
(t 1)
(d )
vsfa (t ) est la sortie dsire, X (t ) = ( d )
est le vecteur dentre de lAdaline qui dlivre
vsfa (t 2)
(d )
(t ) . Lapprentissage par la rgle LMS permet la mise jour des poids
une estimation de vsfa

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CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

qui convergent vers W = [ 2cos Te

1] . Cest ainsi que la pulsation peut tre obtenue par


w1 le premier lment de W par lexpression (3.11)
T

1
w (k )
a cos 1
Te
2

(3.11)

Sur la figure III.5, est extrait du premier poids w1 (k ) de lAdaline aprs une intgration de
. dpendant Te, la performance de cette approche est influence par le choix de Te et par la
prsence des harmoniques. Toutefois, ce dsagrment est limin lorsque la mthode
neuronale dextraction des composantes de tension est associe cette stratgie simple et
rapide de dtection de phase base de rseaux de neurones. La figure III.6 prsente une
mesure de la frquence instantane du rseau effectue en utilisant la PLL neuronale
propose.

Fig. III.6. Mesure de la frquence instantane


On note pour une frquence du rseau de 50 Hz, des fluctuations de 0,2 Hz, soit 0,4 % de la
frquence nominale. De faon gnrale, elles ne sont pas importantes en pratique. Toutefois,
dans le cadre de la commande du FAP, ces fluctuations dgradent considrablement les
rsultats didentification des harmoniques de courant si la PLL utilise ne restitue pas
instantanment et fidlement la phase et la frquence du rseau.
III.3.
MODELISATION
HARMONIQUES

NEURONALE

DE

LIDENTIFICATION

DES

III.3.1. Mthode Directe


III.3.1.1 Rappel thorique
En prlevant le courant absorb par une charge non linaire, sa dcomposition en srie de
Fourier pour chaque phase rvle les deux composantes de l'expression (3.12).

ic ( t ) = icf ( t ) + ich ( t )

(3.12)

Dans cette relation, icf et ich qui reprsentent respectivement le courant fondamental et le
courant harmonique peuvent s'exprimer de manire dtaille selon les relations (3.13) et
(3.14).
icf = I11 cos( kT ) + I12 sin( kT )

et ich (t ) =

{I

n = 2,..., N

n1

cos [ n( kT ) ] + I n 2 sin [ n( kT ) ]}

- 71 -

(3.13)
(3.14)

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

o est la pulsation fondamentale du rseau, un dphasage quelconque, I11 et I12 sont les
amplitudes associes au cosinus et au sinus du fondamental tandis que In1 et In2 sont les
coefficients des termes en cosinus et sinus du courant harmonique. n est l'ordre des
harmoniques gnres par la charge non-linaire. Le courant de charge peut alors s'crire sous
la forme matricielle selon l'expression 3.15.

ic ( t ) = W T ( t ) . X (t )

(3.15)

avec W le vecteur des coefficients Iij et X le vecteur des termes en cosinus et sinus

W T ( t ) = [ I11 I12

I 21 I 22 I n1 I n 2 ] et

X ( t ) = [ cos(t ) sin(t ) cosn(t ) sinn(t )]


En utilisant une forme simplifie (3.16) de l'algorithme de Widrow-Hoff pour l'apprentissage
des coefficients Iij, l'identification des harmoniques dans l'espace abc peut se faire
directement par un Adaline identique sur chaque phase.

W ( k + 1) = W ( k ) + .e ( k ) . X (k )

(3.16)

De cette faon,
sera le vecteur poids de l'Adaline dont les entres seront les termes du
vecteur X ( l'exception d'un terme constant correspondant un biais). La figure III.7 permet
d'illustrer l'utilisation de l'Adaline pour l'identification des harmoniques sur la phase a.

ica ( k )
W0 (k)

cos(kT )

Wa1(k)

sin( kT )

Wb1(k)

I11 cos(kT )

icaf (k)

ica h (k )

I12 sin(kT )

cos [ n( kT ) ]

Wan(k)

sin [ n( kT ) ]

Wbn(k)

ica ( k ) est

e(k )

X (k )

Fig. III.7. Utilisation de lAdaline pour l'identification des harmoniques de la 1re phase
Le courant fondamental estim est alors valu par l'expression 3.17 dans laquelle est
considr nul.
=

(3.17)

Par consquent, le courant harmonique se dduit de l'expression 3.12 par la relation 3.18.

- 72 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

(3.18)

Pour la plupart des applications, le paramtre d'apprentissage peut tre dtermin de faon
empirique sans porter prjudice la rigueur scientifique du travail
En outre, la mthode directe permet d'identifier individuellement les harmoniques afin de
raliser une compensation slective. A ce titre, il suffit de dterminer les amplitudes partir
des poids de l'Adaline correspondant aux composantes cosinus et sinus des harmoniques
concernes. Pour une harmonique d'ordre N, son amplitude sera obtenue par la relation 3.19.

I cN = WaN2 + WbN2 , avec WaN=IN1 et WbN=IN2

(3.19)

III.3.1.2. Rsultats de simulation


Comme prsent dans [DZ-07a] et [DZ-08], les simulations se font sans la PLL une priode
dchantillonnage de Te = 50s. Une frquence constante de 50Hz a t fixe pour un signal
pollu constitu dune composante fondamentale et des harmoniques dordre 5 et 7
conformment au tableau III.1.
Composantes harmoniques
Composante fondamentale
Harmonique dordre 5
Harmonique dordre 7

Amplitude
100
20
14,28

Frquence(Hz)
50
250
350

Tab. III.1. Caractristiques du signal pollu


Une approche de conception modulaire nous a permis de segmenter notre architecture en
quatre modules :
Le module de gnration des signaux dentres
le module de mise jour des poids
le module de gnration des signaux de sortie
le module dadaptation aux CNA de la carte FPGA
A partir de la dcomposition en srie de Fourrier du signal pollu connu priori, part
lentre en biais, les signaux constituant les entres Xij de lAdaline correspondent aux
composantes sinusodales lies au fondamental et celles lies aux harmoniques. On retrouve
ces six entres la figure III.8.
Sur la figure III.9, est prsente lvolution des poids Wij de lAdaline pendant la phase
dapprentissage qui dure environ 50ms et en rgime permanent. Les signaux du module de
sortie prsents la figure III. 10 permettent dapprcier les performances didentification ou
de dtection des harmoniques par la mthode directe. La figure III.10 a) montre lestimation
par lAdaline du courant pollu. Dans le mme temps, la composante fondamentale (figure
III.10 b) et le signal harmonique (figure III.10 c) sont spars. Lapprentissage est effectif
lorsque lerreur destimation de la figure III.10 d) se rapproche de 0.
- 73 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Entres de lAdaline (Xij)

Fig. III.8. Les entres de lAdaline

Fig. III.9. Convergence des poids de lAdaline


Estimation du courant de charge ic

x10-4

a)

Composante fondamentale du courant de charge

b)
Somme des courants harmoniques 5 et 7 ordre

c)
Erreur (A)

Erreur destimation

d)
- 74 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.10. Les signaux gnrs par lalgorithme didentification des harmoniques
En rgime permanent, la figure III.11 a) nous montre une erreur destimation quasiment
nulle sous Matlab/SimulinkTM entre 0.27s et 0.3s. Dans lenvironnement de dveloppement
FPGA, cette erreur est de 0,15% (figure III.11 b). Cet cart qui peut tre justifi par les
contraintes du calcul numrique (format de donnes, etc.) effectu dans le FPGA, et par la
taille des donnes impose par les CNA de sortie de la carte de dveloppement est somme
toute ngligeable.
Erreur destimation en rgime statique sous Matlab/SimulinkTM

(a)
Erreur destimation en rgime statique sous Dsp Builder

(b)

Fig. III.11. Erreurs destimation sous (a) MatlabTM et (b) Dsp Builder
III.3.1.3. Rsultats du prototypage FPGA
Nous avons dabord utilis dans nos travaux une carte FPGA Stratix I pour limplantation
de lextraction des harmoniques. Selon le synthtiseur Quartus II, la consommation des
ressources du FPGA en phase de prototypage correspond un taux moyen de 34,2%. Il est
important de noter ici que les principales ressources de calcul sont utilises 100% en ce qui
concerne les blocs DSP et 40% pour les lments logiques, soit en moyenne 70%. Ce qui nous
permet dentrevoir limpossibilit de raliser limplmentation en triphas. Par consquent,
nous avons envisag dutiliser une nouvelle carte de dveloppement plus forte densit
dintgration comme la carte FPGA Stratix II acquise par la suite au laboratoire InESS, tout
en mettant en uvre une stratgie de rduction des ressources pour lidentification sur un
systme triphas de courants pollus.
Les rsultats de prototypage FPGA de lidentification des harmoniques de courants
prsents dans le tableau III.2, nous confirment que limplmentation dans un Stratix I
(EP1S80B956C5) fabriqu en technologie 130 nm, est impossible car le modle a besoin de
104.678 soit 132% dlments logiques de ce FPGA qui nen compte que 79.040. En utilisant
un Stratix II de rfrence EP2S180F1020C3 et fabriqu en technologie 90 nm,
limplmentation du modle est maintenant possible avec une consommation moyenne de
22,6% de ressources disponibles.
De manire gnrale, une valuation valable de la surface occupe dans un FPGA devrait
tenir compte essentiellement des ressources internes mobilises pour les calculs. Nous
pouvons citer les blocs DSP utiliss pour limplmentation des multiplieurs, les ALUTs qui
sont les cellules de base utilises dans le logiciel Quartus II pour la synthse logique, et dans
- 75 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

une certaine mesure les RAMs. De cette manire, limplmentation de la mthode


didentification directe ncessite en ralit 31,33% de telles ressources. Par la suite, nous nous
limiterons uniquement ces ressources de calcul pour lvaluation de la surface occupe lors
de lintgration sur la cible FPGA choisie.
Ressources

Disponibles
Stratix I
Stratix II

Elments logiques/ALUTs
Bits mmoire (RAM)

79.040
7.427.52
1760

143,520
9.383.040

104.678
0

8611
0

132
0

6
0

768

176

676

100

88

692

783

79

86

11

11

12

12

Taux Global dOccupation (en triphas)

RAS

22,6%

Surface occupe par les ressources de calcul

RAS

31,33%

Blocs DSP
Broches d'E/S
PLL

Utilises
Stratix I
Stratix II

Consommation en %
Stratix I Stratix II

Tab. III.2. Rsultats comparatifs du prototypage de la mthode directe dans 2 cibles FPGA
III.3.2. Mthode Tri-Monophase Modifie
III.3.2.1. Rappel sur la mthode tri-monophase
De mme que la mthode directe, la mthode tri-monophase permet de traiter les trois
phases de faon indpendante, et de ce fait, s'applique aux systmes triphass et monophass.
Elle est base sur l'estimation de la composante fondamentale active et ractive du courant de
charge [DJ-07]. En multipliant le courant de charge de l'quation (3.12) respectivement par
sint et cost nous obtenons les expressions (3.20) et (3.21)

1
1
ica sin t = (I12 I12 cos2t + I11 sin 2t ) + ( I n 2 cos [ (n 1)t ] I n 2 cos [ (n + 1)t ])
2
2 n = 2... N
+

1
(I n1 sin [(n+ 1)t ] In1 sin [(n1)t ])
2 n=2... N

(3.20)

1
1
ica cos t = (I11 + I12 sin 2t + I11 cos2t ) + ( I n1 cos [ (n 1)t ] + I n1 cos [ (n + 1)t ])
2
2 n = 2... N
+

1
(I n2 sin [(n + 1)t ] + In 2 sin [(n 1)t ])
2 n =2... N

(3.21)

Les quations (3.20) et (3.21) peuvent se prsenter en notation vectorielle avec les relations
(3.22).
ica (t ) sin t = WsinT X sin (t )
(3.22)
T
ica (t ) cos t = Wcos
X cos (t )
T
avec Wsin = [ I12

I12 I11 ... In2 In2 In1 In1 ...]

- 76 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE
T
X sin
(t ) = 1

1 cos 2 t
2{

sin 2 t ... cos [( n 1) t ] cos [ ( n + 1) t ] sin [ ( n + 1) t ] sin [ ( n 1) t ] ...}

T
Wcos
= [ I11 I12 I11 ... In2 In2 In1 In1 ...]

T
Xcos
(t ) = 1 {1 sin 2t cos2t ... sin [ (n +1)t ] sin [ (n 1)t ] cos [ (n 1)t ] cos [(n +1)t ] ...}
2

En implmentant chacune des quations (3.20) et (3.21) par un Adaline conformment la


stratgie d'identification de la figure III.12, Wsin et Wcos reprsentent les vecteurs poids des
deux Adalines. D'autre part, les vecteurs d'entres correspondants ( Xsin(t) et Xcos(t) )
contiennent les cosinus et sinus des diffrentes harmoniques.
sin t

ic (t )sin t

I12

I12 sint

ic (t)sintest

icf (t )

ic (t )
ic (t ) cos t

I 11

I11 cost

ic (t )cos test

cos t

Fig. III.12. Architecture de la mthode tri-monophase avec deux Adalines


Ainsi, l'amplitude I12 de la composante continue du courant fondamental ractif est
dtermine par le poids W0(k) du premier Adaline et celle note I11 du courant fondamental
actif par le poids W0(k) du deuxime Adaline. De ce fait, le courant fondamental peut tre
reconstitu en multipliant respectivement I11 et I12 par cost et sint pour obtenir l'expression
(3.23).
icf (t ) = I11 cos( t ) + I12 sin( t )

(3.23)

Pour chaque phase, le courant harmonique se dtermine par la relation (3.18). De plus, la
mthode tri-monophase rend possible l'identification slective des harmoniques.
III.3.2.2. Elaboration de la mthode Tri-Monophase Modifie
Une nouvelle approche a permis de modifier la mthode tri-monophase pour obtenir la
mthode Tri-Monophase Modifie (TMM) base sur un seul rseau de neurone. Cette
mthode propose dans [DZ-09] et [DZ-11a] est illustre par la figure III.13. Elle consiste
exploiter l'une des expressions (3.20) et (3.21) pour constituer l'Adaline correspondant afin
d'obtenir directement les deux amplitudes I11 et I12. Comme dans la mthode tri-monophase,
l'Adaline issu de l'expression (3.20) nous permet d'obtenir l'amplitude I12 de la composante
continue du courant fondamental ractif par le poids W0(k). Dans la mme expression, on
- 77 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

1
sin 2 t . Etant donn que ce terme reprsente la
2
troisime entre du mme Adaline, lamplitude I11 de la composante continue du courant actif
est par consquent le poids W2(k) correspondant cette entre. La dtermination des deux
amplitudes permet de retrouver la composante fondamentale du courant de charge, et de ce
fait le courant harmonique.

remarque que I11 est le coefficient du terme

sin kT

ic(k)

W1 (t )

I11

W2 (t )

ic ( k )sin kT

1
sin(n + 1)kT
2

Wm1(t)

1
sin( n 1)kT
2

Wm(t)

icf (k)
I 11 cos kT

1
cos 2kT
2
1
sin 2kT
2

I 12 sin kT

I12
W0 (t)

ic (k)sinkTest

1
2

cos kT

Fig. III.13. Architecture de la mthode TMM avec un seul Adaline


Toutefois, il restera valuer l'impact du problme de stabilit concernant la dtermination de
I11, dont l'entre correspondante n'est pas un biais, i.e. constante comme c'est le cas pour le
poids I12.
III.3.2.3. Rsultats de simulation et prototypage FPGA
En prenant dans ce cas, un signal pollu dont la composante fondamentale est damplitude
unitaire, avec une frquence de 50Hz, et les mmes composantes harmoniques du tableau
III.1, leur dtection par les mthodes Tri-monophas et TMM nous permet de restituer sur la
figure III.14 la composante fondamentale et le courant de rfrence.
a)
b)

Fig. III.14. Rsultats de simulation a) la mthode tri-monophase b) la mthode TMM


- 78 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Selon la figure III.14, le temps dtablissement des mthodes tri-monophases est denviron
50ms pour un THD de la composante fondamentale du courant de charge de 0,1%. On
constate ainsi que la dtermination conjointe du coefficient I11 dont lentre correspondante
nest pas un biais et de I12 partir du mme Adaline, naltre pas lefficacit de la mthode
didentification. Malgr un besoin de 92,8% dALUTs, la mthode tri-monophase ne peut
tre implmente sur un FPGA Stratix II EP2S180 car, selon le synthtiseur, le modle
ncessite 12 275 LABs, un nombre suprieur au nombre total disponible (8 970 LABs). Par
contre, la mthode TMM sintgre aisment en consommant 52% de ressources FPGA et
permet davoir des performances similaires celles obtenues avec la mthode trimonophase. Le tableau III.3 restitue le taux doccupation des ressources lors de
limplantation des deux mthodes.
Ressources de calcul Quantit disponible
ALUT
Bits mmoire (RAM)

Blocs DSP de 9-bits


Surface occupe

143 520
9 383 040
768

Taux dutilisation en %
Tri-Monophas TMM
32
92,8
24
24
100
100
RAS
52%

Tab. III.3. Consommation des ressources FPGA pour les mthodes Tri-monophas et TMM
III.3.3. Mthode synchrone modifie
III.3.3.1. Mthode SRF neuronale
Selon la mthode SRF classique illustre la figure I.10, lextraction de la composante
continue des courants de charge dans le repre en quadrature DQ se fait par des FPB. Ces
filtres peuvent tre modliss par des rseaux de neurones de type Adaline afin de bnficier
de leur slectivit et de leur adaptabilit. Cette approche SRF neuronale aussi connue sous le
nom de Mthode des Courants Diphass (MCD) a t dveloppe par Djaffar Ould Abdeslam
en collaboration avec Damien Flieller de l'INSA de Strasbourg [DJ-05]. Le principe de cette
mthode est prsent la figure III.15.

- 79 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

iD

W0 (k)

cos 4 kT

W1 (k)

sin 4 kT

W2 (k)

cos [ ( n 1) kT ]

Wm1(k)

sin [ ( n 1) kT ]

Wm(k)

i D
f

e(k )

X (k )

ica
icb
icc

i D
iref

ic
T

T
32

( ) i
ref

ic ( )
1

iQ

W0 (k)

cos 4 kT

W1 (k)

sin 4 kT

W2 (k)

T32

irefa
irefb
irefc

i Q

cos [ ( n 1) kT ]

Wm1(k)

sin [ ( n 1) kT ]

Wm(k)

i Q
f

e(k )

X (k )

Fig. III.15. Principe de la mthode SRF neuronale avec deux Adalines


Les deux courants de l'quation (1.12) peuvent scrire sparment comme suit :
3
3
I1 cos ( 1 ) +
I n cos ( ( n 1) t n )
2
n = 2N 2

iD =

3
3
I1 cos ( 1 ) +
I n [cos ( ( n 1) t )cos ( n ) ) + sin ( ( n 1) t ) sin( n ) )]
2
n = 2N 2

iQ =

(3.24)

3
3
I1 sin ( 1 ) +
I n sin ( ( n 1) t n )
2
n = 2N 2

(3.25)

3
3
I1 sin ( 1 ) +
I n [sin ( ( n 1) t )cos ( n ) ) cos ( ( n 1) t ) sin( n ) )]
2
n = 2N 2

En notation vectorielle,

avec

iD =WDT X D (t )

(3.26)

iQ =WQT X Q (t )

(3.27)

3
WDT = I1 cos ( 1 )
2

3
I 5 cos ( 5 )
2

X D (t ) = [1 cos 4 t sin( n 1) t ]

- 80 -

3
I n cos ( n )
2

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

3
WQT = I1 sin ( 1 )
2

3
I 5 cos ( 5 )
2

3
I n cos ( n )
2

X Q (t ) = [1 sin 4 t cos( n 1) t ]
Les vecteurs

et

constituent les entres des deux Adalines tandis que

et

sont les vecteurs poids correspondants. La composante continue du courant diphas i D selon
l'axe D est reprsente par le poids W0(k) du premier Adaline tandis que le poids W0(k) du
second Adaline reprsente la composante continue du courant diphas i Q suivant l'axe Q. Les
composantes alternatives i D et i Q reprsentant respectivement les harmoniques selon les axes
D et Q seront calcules par :

i D iD i D

=
iQ iQ iQ

(3.28)

Les transformations T32 et P(t) appliques ces courants permettent l'obtention des courants
de rfrence irefa, irefb et irefc dans le repre triphas abc.
III.3.3.2. Modification de la mthode SRF neuronale
Une approche appele SRFM (SRF Modifie) dveloppe par nos soins a aussi t
prsente dans [DZ-09] et [DZ-11a] sous le label TPF (Two-Phase Flow). C'est une variante
de la mthode SRF neuronale utilise pour identifier les courants harmoniques, mais avec
cette fois un seul rseau de neurone de type Adaline. Cette approche reprend la transformation
du courant de charge du systme triphas successivement vers le repre puis vers le repre
en quadrature DQ grce respectivement la matrice de Concordia et la matrice de rotation de
Park. L'espace DQ permet la dcomposition du courant de charge en expression linaire puis
sa sparation en une composante alternative lie au courant harmonique et une composante
continue lie au courant fondamental. Le principe de la mthode SRFM est illustr par la
figure III.16.
Cette fois-ci, dans le repre DQ, nous retenons une seule expression de courant que nous
prsentons en notation matricielle. A titre d'exemple et selon l'axe D, nous avons dj observ
par partir de l'expression (3.26) que le courant iD pouvait s'crire en fonction du vecteur
poids et de l'entre de l'Adaline. Selon lexpression (3.24) du courant iD , son apprentissage par
un Adaline permet de dterminer le poids W0(k) qui estime la composante continue dont la
valeur est :

iD =

3
I1 cos ( 1 )
2

(3.29)

Il est aussi possible de retrouver selon l'axe Q la quantit

sin

qui correspond la

valeur de la composante continue avec l'quation (3.29). En effet, de lexpression (3.29),


- 81 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

on peut dterminer

" =#

%&

'(

) afin de dduire la composante par la relation

(3.30).
iQ =

3
I1 sin acos
2

iD

W0 (k)

cos 4 kT

W1(k )

sin 4 kT

W2 (k)

cos [ ( n 1) kT ]

Wm1(k)

sin [ ( n 1) kT ]

Wm(k)

iQ =

(3.30)

3
2 i D
I1 sin acos

3 I1
2

iQ

i D
f

i D

e(k )

X (k )

ica
icb
icc

2 i D

3 I1

T
32

i c

i Q
iref
( ) i
ref

( )

T3 2

ic

irefa
irefb
irefc

Fig. III.16 Topologie de la mthode SRFM avec un seul Adaline


Les composantes continues et sont ainsi dtermines l'aide du mme Adaline. Puis, les
composantes alternatives sont dduites par les expressions (3.28) avant d'tre transformes par
les oprateurs T32 et (t) en vue de lobtention des courants de rfrence irefa, irefb et irefc dans
le repre triphas.
III.3.3.3. Exemple de simulation et prototypage FPGA
Dans les mmes conditions de simulation que celles adoptes pour la mthode TMM, la
mthode SRFM nous permet dobtenir avec une architecture simplifie le systme triphas
des courants de rfrence. Les rsultats de simulation de la figure III.17 montrent partir du
courant de charge (figure III.17 a), lextraction dune composante fondamentale (figure III.17
b) et les courants harmoniques (figure III.17 c), qui servent de rfrence pour le module de
contrle de courant du FAP.
Par ailleurs, le tableau III.4 prsente les rsultats de lintgration de la mthode synchrone
sur FPGA. Le modle neuronale classique consomme 32,33% de ressources tandis que le
modle simplifi que nous proposons occupe seulement 21,67% de la surface du composant
utilis. Ces rsultats traduisent un gain remarquable de ressources de calcul en adoptant la
nouvelle approche SRFM plutt que la mthode SRF, et ce, avec des performances similaires.

a)

- 82 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

b)

c)

Fig. III.17. Cas idal : Rsultats pour les mthodes SRF et SRFM
Ressources de calcul

Quantit disponible

ALUT
Bits mmoire (RAM)
Blocs DSP de 9-bits

143,520
9.383.040
768

Surface occupe

Taux dutilisation en %
SRF
SRFM
4
6
4
8
57
83
32,33%

21,67%

Tab. III.4. Rsultats comparatifs du prototypage FPGA pour les mthodes SRF et SRFM
III.3.4. Mthode des puissances active et ractive instantanes (p-q)
A titre dexemple, nous considrons une charge constitue dun pont redresseur thyristor
triphas (Pont de Graetz). Le courant ic consomm par ce pont redresseur peut tre dcompos
en srie de Fourier, comme le dcrit lquation suivante :
1
1
1

sin(t ) 5 sin [5(t )] 7 sin [ 7(t )] + 11 sin [11(t ) ]


(3.31)
ic = 2 I1

+ 1 sin [13(t )] 1 sin [17(t )] 1 sin [19(t ) ] + ...


13

17
19
avec langle dallumage des thyristors et I1 la valeur efficace du fondamental du courant.
Nous remarquons que les courants harmoniques sont de rang (6K-1) (K =1, 2, 3, ....etc.) et
que la valeur efficace de chaque courant harmonique Ih est inversement proportionnelle au
rang correspondant (Ih = I1/h).
III.3.4.1. Rappel sur la mthode p-q
a) Cas idal : courants harmoniques quilibrs et tensions sinusodales quilibres
sin(t )
vsa

v = 2V sin(t 2 )
s
sb
3

vsc
sin(t + 2 )

3
vs
sin(t )
v = 3Vs

cos(t )
s
- 83 -

(3.32)

(3.33)

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

sin(t ) 1 sin [5(t )] 1 sin [ 7(t )]

ic

+
...

i = 3I1

c
cos(t ) 5 cos [5(t )] 7 cos [ 7(t ) ]

(3.34)

La puissance active instantane, p, peut tre calcule partir des quations (1.5), (3.33) et
(3.34) et est dfinie par la relation (3.35):

p(t ) = 3Vs I1 cos +

3Vs I1
3V I
cos(6t 5 ) s 1 cos(6t 7 ) ...
5
7

(3.35)

p
p

Le premier terme (continu) de cette relation reprsente la puissance active moyenne, note p ,
lie au fondamental tandis que les autres termes reprsentent la puissance alternative, note
p cause par les courants harmoniques. A partir de la relation 3.35, le trac de la figure
III.18 reprsente la transformation du spectre de la puissance active instantane.

Fig. III.18. Transformation du spectre de la puissance relle instantane (courant harmonique


et tension sinusodale quilibrs)
Cette reprsentation met en vidence les composantes harmoniques ainsi que leurs origines.
Une figure similaire peut tre obtenue pour la puissance ractive instantane.
b) Courants harmoniques quilibrs et tensions sinusodales dsquilibres
Les tensions rseau sont maintenant dsquilibres et dfinies par la relation matricielle suivante :

sin(t )
sin(t )
vsa

v = 2 V ( d ) sin(t 2 ) + V (inv ) sin(t + 2 )


s
sb
3 s
3

vsc
sin(t + 2 )
sin(t 2 )

3
3

(3.36)

( inv )
reprsentent respectivement les composantes efficaces directe et inverse de la
Vs( d ) et Vs

tension rseau. Dans le repre , le systme de tension rseau devient :

( d ) sin(t )
vs
sin(t )
+ Vs(inv )
v = 3 Vs

cos(t )
cos(t )
s

(3.37)

De mme, lexpression analytique de la puissance active p peut tre tablie et gnralise la


puissance ractive. La puissance active peut tre calcule partir des quations (1.5), (3.34) et
(3.37) et sexprime selon la relation (3.38):

- 84 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

(d )
(inv )

3V I
3V I
(inv)

3Vs I1 cos(2t ) + s 1 cos(6t 5 ) s 1 cos(4t 5 )

5
5
p(t ) = 3Vs(d ) I1 cos +
(3.38)
(d )
(inv )
3Vs I1
3Vs I1

p
cos(6t 7 ) +
cos(8t 7 ) + ...

7
7

Le premier terme de cette relation reprsente la puissance active moyenne, tandis que la
somme des autres termes reprsente une puissance alternative ayant pour origine la
composition des courants harmoniques et des tensions directes et inverses du rseau
lectrique. A partir de cette relation, nous obtenons les composantes harmoniques de la
puissance active instantane. La figure III.19 prsente ces composantes harmoniques ainsi que
leurs origines. Nous retrouvons (en vert) la contribution des courants harmoniques de la
charge, composs avec les tensions directes du rseau. Par ailleurs, la composition de la
composante inverse de la tension avec le fondamental du courant de la charge gnre une
puissance alternative de pulsation 2. De plus, cette mme tension inverse compose avec les
courants harmoniques induit des puissances alternatives de pulsations (4, 8, 10, 14,
16 ). Un rsultat identique peut tre obtenu pour la puissance ractive instantane.
A partir de ces analyses, il apparat que les tensions dsquilibres sont lorigine de la
composante harmonique de rang 2 des puissances instantanes. Ceci peut conduire une
valeur errone lors de lidentification des courants de rfrence, car un simple FPB (utilis de
manire classique dans la mthode p-q) nest pas efficace pour liminer cette composante
harmonique proche de sa frquence de coupure et prsente un rsidu important. Cest ainsi
que la modlisation neuronale du FPB prsente un atout particulier dans ce sens quelle
permet de cibler efficacement cette composante harmonique en vue de son limination.

Figure III.19. Composantes harmoniques de la puissance active instantane (Charge


quilibre et tensions sinusodales dsquilibres)
III.3.4.2. Modlisation base des rseaux de neurones
Une tension quilibre et symtrique comme celle de lquation 3.32, est une tension
constitue uniquement de la composante directe. De ce fait, une tension dsquilibre qui se
dcompose aisment en composantes directe, inverse et homopolaire permet dobtenir
lexpression gnrale des puissances relles et imaginaires instantanes par l'analyse de
Fourier. Cette expression prsente dans la suite peut ainsi prendre en compte les diffrentes
formes de tension du rseau.
An1 cos(nt (n 1)) + An2 cos((n 2)t (n 1))
+ A cos(nt (n +1)) + A cos((n + 2)t (n +1) )
n3
n4

f (t) = A0 + A2 cos(2t ) + B2 sin(2t ) +

(3.39)

+
B
sin(
n
t

(
n

1)
+
B
sin((
n

2)
t

(
n

1)
))
n=1,..., N
n1
n2

+Bn3 sin(nt (n +1) ) + Bn4 sin((n + 2)t (n +1) )

- 85 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

o A0 est la composante continue, A2 et les Ani dune part; B2 et Bnj dautre part sont les
amplitudes des sinus et cosinus. Lexpression (3.39) peut se mettre en notation vectorielle
sous la forme de l'quation (3.40):
f (t ) = W T . X (t )

(3.40)

T
avec W = [ A0 A2 B 2 A11 A12 A13 A14 B11 B12 B13 B14 ... AN 1 AN 2 AN 3 AN 4 B N 1 B N 2 B N 3 B N 4 ] et

co s( 2 t )

sin ( 2 t )

co s(6 t 5 )

sin (6 t 5 )

co s( 4 t 5 )

sin ( 4 t 5 )

cos(6 t 7 )

sin
(6

7
)
t

co s(8 t 7 )
X (t ) =

sin
(8
7
)
t

...

co s( n t ( n 1) )

sin( n t ( n 1) )

cos(( n 2) t ( n 1) )
sin (( n 2 ) t ( n 1) )

co s( n t ( n + 1) )

sin ( n t ( n + 1) )

co s(( n + 2) t ( n + 1) )

sin (( n + 2 ) t ( n + 1) )

(3.41)

Lquation (3.40) est linairement sparable et peut alors tre implment par un unique
neurone, o W est le vecteur poids du rseau et X(t) son entre. La figure III.20 montre cette
topologie. Pour estimer conjointement les deux puissances, deux rseaux Adaline similaires
sont ncessaires.

- 86 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

W0(k)

cos 2 kT

W1(k )

sin 2 kT

W2(k)

cos[ nkT (n 1))]

Wm7(k)

sin [ nkT (n 1) )]

Wm6(k)

cos[ (n 2)kT (n 1))]

Wm5(k)

sin[ (n 2)kT (n 1))]

cos [ n kT ( n + 1) ) ]

sin [ n kT ( n + 1) ) ]
cos[ (n + 2)kT (n +1))]
sin[ (n + 2)kT (n +1) )]

f (k )

fest (k)

Wm4(k)

e( k )

Wm3(k)
Wm2(k)

Wm1(k)

Wm(k)

X (k )

Fig. III.20. Structure du rseau Adaline pour l'estimation des harmoniques par la mthode p-q
dans sa formulation gnralise
f(k) est le signal identifier par ces composantes (puissance active ou puissance ractive du
rseau), fest(k) est le signal estim par le rseau de neurones (la puissance instantane prdite
par le rseau Adaline). L'erreur e(k) est la diffrence entre le signal f(k) l'instant k et le signal
estim fest(k). Elle est utilise par l'algorithme d'apprentissage, version modifie de
l'algorithme Widrow-Hoff, pour la mise jour des poids du rseau. Pour raliser une bonne
prdiction du signal, l'algorithme cherche soit annuler l'erreur e(k), soit atteindre une
valeur fixe au pralable. Dans notre application, les amplitudes des composantes continues
de la puissance active et de la puissance ractive instantanes sont dtermines chaque fois
par le premier poids des deux rseaux Adaline. La diffrence entre la puissance active ou
ractive et sa composante continue estime permet de dterminer la composante alternative.
Les composantes alternatives des puissances active et ractive tablissent les courants de
rfrences injecter en opposition de phase sur le rseau lectrique. La mthode autorise
galement de rcuprer les puissances alternatives individuellement, et ceci en considrant la
somme de deux poids conscutifs multiplis par les cosinus et sinus quivalents. De cette
faon, la mthode p-q neuronale permet didentifier individuellement les courants
harmoniques. Pour cela, il suffit d'identifier dans le repre diphas les composantes des
puissances quivalentes. Pour une harmonique d'ordre n, on peut crire :
A pn1 cos( n t ( n 1) ) + A pn 3 cos( n t ( n + 1) ) +
(d )
p n (t ) =
pn
B pn1 sin( n t ( n 1) + B pn 3 sin( n t ( n + 1) )

A pn 2 cos(( n 2) t ( n 1) ) + A pn 4 cos(( n + 2) t ( n + 1) ) +
( inv )
+
pn
B pn 2 sin(( n 2) t ( n 1) )) + B pn 4 sin(( n + 2) t ( n + 1) )

(3.42)

avec p nd la puissance active issue de la composante directe de la tension source et pninv celle
issue de la composante inverse. De mme la composante ractive sexprimera sous la forme
qn (t ) = qnd + qninv .
- 87 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Le courant harmonique quivalent ich (t) sera retrouv par la transformation de Concordia
inverse. Considrons la figure III.21 le courant de charge sur une phase ainsi que son spectre
harmonique, lequel courant est prlev partir d'un systme lectrique prsentant des tensions
source quilibres alimentant une charge non linaire quilibre.

Fig. III.21 a) Allure du courant de charge, b) son spectre harmonique


Par application de la mthode p-q, les rsultats de simulation de la figure III.22. a), rvlent
une bonne sparation des harmoniques de la composante fondamentale du courant de charge
qui se caractrise par un THD de moins de 0,14%. A la suite de la gnration des courants de
rfrences, en adoptant un contrle de courant HBZ, on peut observer sur la figure III.22 b)
les variations du THD du courant cot source aprs compensation qui se situent autour de
1.8%. L'allure dudit courant est prsente la figure III.23. a) et sa dcomposition spectrale
rvle la figure III.23. b) est suffisamment reprsentative du bon filtrage harmonique sur le
rseau.
(b)

(a)

THD du courant fondamental pq

THD aprs compensation

Fig. III.22. Evolution du THD - a) THD de la composante fondamentale du courant de charge,


b) THD du courant ct source aprs compensation

(a)

(b)

Fig. III.23. Courant source aprs compensation - a) sa forme donde, b) sa dcomposition


spectrale
Aprs la prsentation d'une approche simplifie de la mthode p-q, une valuation pousse de
ses performances sera effectue en comparaison avec les autres mthodes d'identification la
section III.3.6.

- 88 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

III.3.5. Mthode "p-q simplifie" ou p-qs


Une variante de la mthode p-q peut tre obtenue par modification de la structure de
lAdaline utilis. Dans la topologie de la figure III.20, on peut remarquer que le poids W0(k)
affect lentre en biais de valeur 1 correspond tout simplement la partie continue de la
variable dsire. En construisant chaque Adaline avec uniquement lentre en biais selon la
structure de la figure III.24 pour apprendre une puissance instantane, le poids du neurone
correspondrait ainsi la partie continue de la puissance dsire, cest dire la puissance
moyenne. Dans ce cas, l'algorithme dapprentissage de Widrow-Hoff qui scrit selon
lexpression analytique (3.43) rendrait cette mthode indpendante du nombre dharmoniques
prsents dans le signal pollu. En adoptant cette modification, la vitesse des itrations est
considrablement augmente entranant une estimation plus acclre. Cependant, le poids
pondr en rgime permanent ne correspond pas une estimation de la grandeur dsire, mais
plutt une partie de celle-ci, impliquant ainsi une erreur plus grande.

Wo ( k + 1) = Wo ( k ) + .e ' ( k ) .X (k )

(3.43)

est le paramtre dapprentissage, X(k) = 1 est lentre de lAdaline et lerreur e(k) obtenue
selon la relation (3.44) correspond la partie alternative de la puissance instantane.
e '( k ) = p ( k ) p ( k ) = p ( k )

(3.44)

p(k )

W0(k)

p(k )
e'(k)

p(k )
Fig. III.24. Extraction de puissance alternative par la mthode p-qs
Non seulement lerreur est plus grande, de plus elle nest pas constante en rgime permanent,
ce qui rend priori lapprentissage moins efficace. Le principal avantage de cette mthode par
rapport mthode p-q est sans nul doute la simplicit sa structure dans la perspective
dimplmentation matrielle.

III.3.6. Etude comparative des Mthodes d'Identification des harmoniques


III.3.6.1. Performance des mthodes didentification
Il est rapport dans [KA-09] une analyse intressante de lidentification des harmoniques
par la mthode p-q et la mthode SRF. Compte tenu du fait que toutes les mthodes
neuronales de dtection sont performantes en conditions idales, nous allons nous intresser
essentiellement leur comportement en conditions non idales.
a) Cas de la mthode SRFM
Les performances de la mthode SRFM dpendent fortement des performances de la PLL
mise en uvre et destine gnrer des signaux sinus et cosinus, synchrones avec le rseau.
Par la suite, nous restituons une analyse sur le comportement de la PLL classique mise en

- 89 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

uvre dans diverses conditions : tensions de source sinusodales ou non et prsentant


ventuellement des dsquilibres. Le schma de principe de cette PLL est prsent au chapitre
1 la figure I.7.
Tensions de source sinusodales dsquilibres
Dans ce cas, les tensions rseau selon les axes sont dfinies par la relation matricielle
(3.37). Lexpression de ces tensions selon les axes DQ est alors la suivante :
vsd cos( ) sin( ) vs

v =
sd sin( ) cos( ) vs

(3.43)

A partir des quations (3.37) et (3.43), nous obtenons :


v sd =

3Vd sin( ) + 3Vinv sin( + )

(3.44)

Sachant que la valeur de ( ) est faible, lexpression (3.44) peut tre approxime par
vsd =

3Vd ( ) + 3Vinv sin(2 )

(3.45)

Le premier terme de cette relation reprsente linfluence de la composante directe de la


tension, tandis que le deuxime terme reprsente linfluence de sa composante inverse.
Considrant lexpression (3.45), nous pouvons conclure que vsd, et par consquent la position
angulaire estime par la PLL, seront toutes deux affectes par la composante inverse de la
tension.
Tensions de source quilibres contenant des harmoniques
Dans ce cas, nous considrons que les tensions rseau contiennent des harmoniques. Elles
peuvent donc scrire :

sin(5t )
sin(7t )
sin(t )

vsa

v = 2V sin(t 2 ) + 1 sin 5(t 2 ) + 1 sin 7(t 2 ) + ... (3.46)

s
sb
3 5
3 7
3

vsc

sin(t + 2 3 )

sin 5(t + 2 3 )
sin 7(t + 2 3 )

En appliquant la transformation de Concordia, nous obtenons la relation matricielle suivante :

sin(t ) 1 sin(5t ) 1 sin(7t )

vs
+
+
+ ...
v = 3Vs

s
cos(t ) 5 cos(5t ) 7 cos(7t )

(3.47)

A partir de lquation (3.47), nous obtenons :


3Vs
3Vs
vsd = 3Vs sin( ) +
sin(5 + ) +
sin(5 ) + ...
5
7

(3.48)

Nous constatons que les harmoniques de tension induisent des composantes alternatives qui
affectent ici encore les performances de la PLL.
- 90 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

b) Cas des autres mthodes


De mme que la mthode SRFM, la mthode directe et la mthode TMM font abstraction de la
fonction dextraction des composantes directes de tension. De ce fait, elles seront tout aussi
sensibles la composante inverse de la tension source. Par ailleurs, nous avons dj voqu le
problme du filtrage de la composante harmonique de rang 2 gnre par le dsquilibre au
niveau de cette tension. La mthode didentification p-q associe une PLL base sur la
thorie des puissances instantanes constituera une stratgie de compensation suffisamment
slective et robuste pour faire face ce dsquilibre.
III.3.6.2. Comparaison structurelle et fonctionnelle
Dans le but de faire une tude comparative entre les mthodes neuronales d'identification
des harmoniques sur les plans structurel et fonctionnel, nous avons choisi cinq critres :
ncessit ou non de la prsence d'une mthode d'extraction des tensions directes,
ncessit ou non d'une transformation des courants et/ou de repres
utilisation pour les systmes monophass,
nombre dAdalines utiliss dans le module didentification et en cas de besoin dans le
bloc dextraction des tensions directes de la PLL
nombre dentres par Adaline fixant la taille du vecteur X.
Selon le tableau comparatif III.5, les mthodes p-q et p-qs bases sur la thorie des puissances
instantanes sont les seules qui ont besoin d'un systme d'extraction de la tension directe du
rseau lectrique. Elles ne sont pas applicables pour les systmes monophass de mme que la
mthode SRFM. Celle-ci effectue l'identification des courants dans le repre deux
dimensions (DQ) et offre tous les avantages des mthodes p-q et p-qs tout en s'affranchissant
de la ncessit d'une PLL. La mthode directe ne ncessite pas la dcomposition de la tension
ni la transformation des courants. La technique tri-monophase modifie s'applique sur les
courants comme la mthode directe et la mthode SRFM tandis que les mthodes p-q et p-qs
sutilisent dans lespace des puissances. La mthode SRFM avec les rseaux de neurones
apparat comme celle qui remplit le mieux les diffrentes contraintes et notamment celles
relatives aux ressources de calculs.
Mthode de
Compensation
harmonique
Directe
TMM
SRFM
p-q
p-qs

Ncessit dune Valable pour


transformation de un systme
repre
monophas
non
non
oui
oui
oui

oui
oui
non
non
non

Nombre
dAdalines
(Identification
+ PLL)
3
3
1
4
4

Nombre
Besoin de
dentres
la tension
par Adaline directe?
7
11
5
11
1

non
non
non
oui
oui

Tab. III.5 : Comparaison des techniques de compensation


Par la suite, ltude comparative entre les mthodes didentification tiendra aussi compte
des rsultats de simulation et du prototypage FPGA. Cest ainsi quune valuation sera faite
lissue des simulations sur les paramtres suivants :
Temps de rponse
THD de la composante fondamentale du courant de charge
THD du courant source aprs compensation
- 91 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Tous ces paramtres ainsi que le taux de remplissage du FPGA lissue de la phase de
prototypage devront tre les plus petits possibles.
III.3.6.3. Rsultats de simulation
Avant de prsenter les rsultats de simulation, nous allons dabord discuter du choix des
paramtres du FAP. Pour la simulation, nous avons choisi une tension source entre phases de
100V. Etant donn que la tension de rfrence du bus continu doit tre suprieure ou gale
la tension redresse maximale, sa valeur minimale vaut donc Vdc refmin = 6Vs = 141V. Elle
doit galement tre infrieure la tension nominale impose par la limitation physique des
semi-conducteurs de puissance. De plus, afin de satisfaire la contrainte de contrlabilit en
courant, la condition (3.49) doit tre respecte [KA-09]:
2
Vdc ref (vs max ) + L f
3

diref

dt max

(3.49)

Il existe donc une relation entre la valeur minimale de vdc-ref et la valeur de linductance de
dcouplage. Nous avons ainsi fix la tension de rfrence vdc-ref 200 V. Puis en prlevant la
pente maximale en rgime permanent du courant de rfrence obtenu la figure III.25, nous
avons choisi Lf = 7 mH pour avoir une marge de contrlabilit du courant afin de garantir le
bon fonctionnement du systme lors de variations de charge. La valeur du condensateur du
bus continu de londuleur Cdc est fixe 1100 F selon la maquette exprimentale. En
rsum, nous prsentons au tableau III.6., les caractristiques des lments du rseau
lectrique ainsi que les paramtres de simulation.
Source de tension

Charge perturbatrice
Filtre de sortie
Bus continu de londuleur
Priode dchantillonnage

tensions quilibres

amplitude (PH-N) Vs = 81,65V


rsistance de la source Rs = 0
tensions dsquilibres Vsa = 64,5V, Vsb= 46V, Vsc= 81,65V
Rsa = 5 , Rsb = 10 , Rsc = 0
Frquence
f = 50Hz
pont de Graetz (angle d'amorage de 0, avec sur le ct continu
une rsistance Rc =20 et une inductance Lc=12,5 mH)
Rf = 3 Lf =7mH
Tension Vdc-ref = 200V
Te = 10-5 s
Tab. III.6. Paramtres de simulation

Courants
fondamentaux (A)

Le courant absorb par la charge, sur lequel nous appliquons les mthodes d'identification
prsentes ci-dessus, sera caractris par un THD de 27,3%. A la figure III.25, sont restitues
les composantes fondamentales (figure III.25 a) et les courants harmoniques (figure III.25 b)
sur une phase en situation idale. Les figures III.26 et III.27 concernent respectivement les
rsultats d'identification en prsence d'une tension source contenant une harmonique d'ordre 3
et les rsultats pour une variation brusque de la charge 0.1s. Dans tous les cas, on remarque
que les signaux sont identiques en rgime statique, mais varient diffremment pendant la
phase d'apprentissage. En effet, nous constatons que la mthode directe est la plus lente
converger.

- 92 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES

Courants
harmoniques (A)

PERFORMANCES DE FILTRAGE

Courants
harmoniques (A)

Courants
fondamentaux (A)

Fig. III.25. Cas idal: Comparaison des rsultats de simulation de lidentification des
harmoniques sur une phase a) les composantes fondamentales ; b) les courants harmoniques

Courants
harmoniques (A)

Courants
fondamentaux (A)

Fig. III.26. Tension source pollue d'une harmonique dordre 3: Comparaison des rsultats de
simulation de lidentification des harmoniques sur une phase a) les composantes
fondamentales ; b) les courants harmoniques

Dlai maximal d'une nouvelle


phase d'apprentissage = 40 ms

Fig. III.27. Variation de charge 0.1s : Comparaison des rsultats de simulation de


lidentification des harmoniques sur une phase a) les composantes fondamentales ; b) les
courants harmoniques
On peut remarquer la figure III.28, qu'en prsence d'une tension source dsquilibre
identique celle de la figure III.3, la mthode p-q est la seule mthode d'identification qui
arrive maintenir un courant fondamental quilibr. Par consquent, nous allons montrer que
le courant ct source aprs compensation harmonique va suivre cette tendance.

- 93 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.28. Tension source dsquilibre : Composantes fondamentales des courants de


charge aprs extraction des harmoniques sur une phase
A l'issue des simulations, le tableau III.7 permet dvaluer les performances de
compensation harmonique pour les mthodes d'identification retenues, par rapport aux trois
critres de base retenus :
Temps de rponse : cest le temps dapprentissage des Adalines lissue duquel dbute le
rgime permanent. Les mthodes p-q et p-qs se caractrisent par une phase dapprentissage
rapide pouvant atteindre 17ms. Quant la mthode directe, elle semble la plus lente
converger avec un temps dtablissement qui atteint 60ms avec une tension source pollue
dharmoniques. Toutefois, face une variation brusque d'un paramtre du rseau, le temps de
rapprentissage est limit 40ms, car les valeurs actuelles des poids des Adalines ne sont plus
nulles comme linstant initial.
THD de la composante fondamentale : Elle permet dvaluer le taux de distorsion de la
composante fondamentale du courant de charge aprs extraction des harmoniques. Les THD
les plus satisfaisants concernent le cas idal pour toutes les mthodes. En prsence de
dsquilibre et/ou dharmonique de la tension source, ce taux de distorsion peut augmenter
tout en restant dans des proportions acceptables.
THD du courant cot source aprs compensation : Pour mieux valuer les mthodes
d'identification, ce taux permet d'apprcier la nouvelle forme du courant de source aprs la
dpollution harmonique. Dans les conditions idales et non idales, et avec une mthode de
contrle de courant de type HBZ, le tableau III.7 restitue aussi les rsultats de compensation
harmonique l'issue de la simulation de lensemble source, charge et FAP. On peut constater
que la mthode p-q est la meilleure, car elle offre le plus petit taux global de distorsion. En
prsence dun dsquilibre de tension source, sa version simplifie (p-qs) avec un THD de
- 94 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

vs
dsquilibre

vs pollue
harmonique 3

55

60

0,1

1,8

0,35

0.96

2,4

2,4

TMM
SRFM
p-q
p-qs

30
35
20
20

30
33
30
21

30
40
17
26

0,1
0,26
0,14
0,59

0.1
0,83
0,55
2,52

0.93
0,25
0,13
0,51

1
1.78
1.7
1.95

2,05
2,7
1,92
3,2

2,7
2,2
1,75
1,98

Cas idal

50

Cas idal

Directe

Cas idal

vs pollue
harmonique 3

THD du courant source


aprs compensation (%)

vs
dsquilibre

THD de la composante
fondamentale (%)

vs pollue
harmonique 3

Temps de rponse
(ms)
vs
dsquilibre

Mthode de dtection
des harmoniques

3,2% ne confirme pas les bons rsultats de la mthode originale (1,92%). Les autres
mthodes, donnent des rsultats plutt satisfaisants en attendant dtre valids
exprimentalement.

Tab. III.7. Indicateurs de performance des mthodes de compensation harmonique


III.3.6.4. Prototypage FPGA
La nouvelle carte de dveloppement choisie utilise un FPGA Stratix II comme cible
dimplantation pour sa densit dintgration plus importante et sa frquence de
fonctionnement plus leve. Selon les prvisions faites partir du tableau III.5, la mthode
SRFM est la moins gourmande en ressources FPGA en phase de prototypage.
Limplmentation des diffrentes mthodes didentification restitue au tableau III.8 nous
confirme ces prvisions en faisant de la mthode TMM la plus consommatrice despace. Elle
occupe en effet 52% du composant FPGA Stratix II EP2S180F1020C3 de la carte de
dveloppement qui fait partie de la plate-forme de prototypage de la figure III.29.
Ressource de calcul
ALUT
Bits mmoire (RAM)
Blocs DSP de 9-bits
Surface occupe

Directe
6
0
88
31,33

Taux dutilisation en %
TMM
SRFM
p-q
32
4
48
24
4
0
57
99
100
52%
21,67%
49%

p-q-s
16
0
95
37%

Tab. III.8. Comparaison des taux doccupation du FPGA pour les 5 mthodes

- 95 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.29. Plate-forme de prototypage FPGA


Au vu des diffrents rsultats de simulation et de prototypage FPGA, la mthode p-q a
lavantage dtre la plus performante, et la mthode SRFM permet une consommation
minimale des ressources matrielles. Etant donn que limplmentation de toutes ces
mthodes est possible dans notre cible FPGA, il est naturel de privilgier la mthode p-q pour
ses bonnes aptitudes de filtrage et sa flexibilit. Llaboration de la mthode p-qs a t une
tentative dobtenir les mmes rsultats que la mthode p-q, mais avec une structure simplifie
dans loptique de se rapprocher du taux minimal doccupation du FPGA attribu la mthode
SRFM. Le gain de 12% despace a t obtenu au prix dune dgradation significative des
performances de filtrage constate en prsence dune tension source dsquilibre. Cest
pourquoi, en se basant toujours sur la mthode p-q, nous nous proposons dans la suite de
changer de stratgie doptimisation des ressources du FPGA par une technique de
multiplexage des Adalines constituant larchitecture globale de lidentification des
harmoniques de courant
III.4. NOUVELLE APPROCHE DIDENTIFICATION P-Q MULTIPLEXEE POUR
UNE IMPLANTATION OPTIMALE SUR FPGA
III.4.1.Prsentation de la mthode
La figure III.30 rvle quatre Adalines identiques dans larchitecture gnrale de
gnration des courants de rfrence. Les puissances instantanes sont appliques en entre
des Adalines qui gnrent leurs composantes continues en sorties. Les modules arithmtiques
parallles utiliss occupent un espace considrable sur la cible de prototypage et il est par
consquent important de les rutiliser au maximum. Dans cette optique, nous proposons en
collaboration avec l'quipe TROP du laboratoire MIPS de l'Universit de Haute Alsace de
Mulhouse en France, une architecture simplifie utilisant un seul Adaline partir dun
multiplexage temporel synchrone des quatre Adalines. Cette technique qui est largement
voque dans [DZ-10] et [DZ-11b], sous le label p-qm, renvoie la mthode p-q multiplexe.
En fait, si l'on considre zk litration k comme tant lune des puissances instantanes
dont la composante continue est dsire lissue du processus dapprentissage, lAdaline
devra estimer sa valeur z k selon lexpression (3.40). Lerreur destimation correspondante
ek = zk zk sera mmorise ladresse a k et utilise dans une version simplifie de
- 96 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

lalgorithme LMS pour la mise jour des poids wkj . Cette mise jour des poids wkj relatifs aux
entres x j de lAdaline se fait selon lexpression suivante :

w( k + 4) j = wkj +

.ek .x j
xTj .x j

; j = 1, , N

(3.50)

Dans lexpression (3.50), est le coefficient dapprentissage et N le nombre dentres de


lAdaline.
a)

b)

pu

pu

qu

qu

pu
qu

pu

zk

zk

qu

Fig. III.30. Application de la technique de multiplexage au systme de gnration des


courants de rfrence a) Illustration de lapprentissage parallle avec quatre Adalines. b)
Utilisation dun seul Adaline par multiplexage.
Chaque poids wkj obtenu litration k et stock en mmoire ladresse bk sera remplac par
sa nouvelle valeur w( k + 4) j . Finalement, la composante continue zk issue de lestimation de zk
sera obtenue en utilisant les deux premiers lments du vecteur poids W. Les puissances
fictives pu et q u de la figure III.30 a) sont utilises pour lextraction des composantes
symtriques de tension. De plus p et q sont les puissances instantanes essentielles dans la
mthode p-q pour la gnration des courants de rfrence. Dans le modle neuronale, ces
puissances sont estimes en parallle par quatre Adalines identiques. La nouvelle approche
prsente la figure III.30 b) consiste nutiliser quun seul Adaline par une technique de
multiplexage synchronise par un compteur quatre tats. Cest ainsi que si litration k
lapprentissage concerne pu pour lobtention de sa composante continue pu , litration k+1,
q u sera estime et sa composante continue qu sera releve en sortie du mme Adaline. Pour
litration k+2, la composante continue p de p sera obtenue. La dernire itration k+3 du
cycle temporel permettra lAdaline de gnrer la composante continue q lissue de

- 97 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

lestimation de q. Litration suivante sera la premire du nouveau cycle quatre tats et


concernera nouveau lapprentissage de pu .
A partir des puissances obtenues en sortie de lAdaline, un dmultiplexeur permet de
retrouver respectivement la forme donde continue des composantes continues pu , q u , p et q .
Cette modification permet certes de simplifier larchitecture de calcul, mais ne garantit pas
demble de bons rsultats. Il est aussi important de considrer, pour chaque itration, le dlai
destimation par lAdaline, c'est--dire le temps qui scoule entre la lecture de la valeur
dsire et la gnration en sortie de la valeur estime. Pour que la synchronisation soit bonne,
ce dlai doit tre un multiple du nombre dtats du compteur correspondant au nombre
dentres multiplexes. Dans le modle utilis jusqu prsent, les Adalines ont besoin de
deux itrations pour gnrer la premire donne. De ce fait, nous avons ajout un bloc
mmorisation qui gnre un retard de deux priodes de fonctionnement du FPGA afin davoir
un dlai destimation de quatre priodes et par consquent une bonne synchronisation.
La Figure III.31 montre comment les erreurs destimation et les poids sont dispatchs dans
les mmoires embarques du FPGA. Pour chaque itration, lerreur ek et le poids wkj ,
correspondant lapprentissage dune puissance instantane zk, sont stocks en mmoire. La
composante continue z k issue de lapprentissage de zk est gnre quatre priodes aprs en
sortie de lAdaline. On peut ainsi considrer qu'avec le passage squentiel des puissances
instantanes vers l'Adaline, l'chantillonnage de chacune d'elles se fait en un temps quatre fois
plus grand que la priode Te, cest dire 4Te.

e1 / w1j

e9 / w9 j

e5 / w5 j

e2 / w2 j

e10 / w10 j

e6 / w6 j

e3 / w3 j

e7 / w7 j

e8 / w8 j

e4 / w4 j
p u1

pu 2
q u1

qu 2
p1

p2
q1

(zk )

Fig. III.31. Flot de donnes transitant par les cellules mmoire, et puissances en sortie de
lAdaline par l'approche p-qm
III.4.2. Evaluation de la mthode p-qm

- 98 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Des simulations ont t effectues afin d'valuer la mthode p-qm et les rsultats sont
prsents en comparaison la mthode p-q dans cinq conditions diffrentes (figure III.32).
Le tableau III.9 fait quant lui une valuation comparative des performances de ces mthodes
selon des indicateurs bien choisis. On constate que lapprentissage squentiel des puissances
instantanes n'augmente pas le temps de rponse de la mthode p-qm, il est mme plus court
dans certaines conditions. Ceci se justifie par l'ajustement opr sur le coefficient
d'apprentissage de l'Adaline. En fait, dans les conditions de simulations adoptes, on est pass
une valeur de =0.002 pour la mthode p-q =0.009 pour la mthode p-qm, soit un
coefficient environ quatre fois plus grand. De manire gnrale, une valeur plus grande de
acclre l'apprentissage d'un Adaline parfois au dtriment de la stabilit. Il faut donc trouver
le juste milieu, en faisant un compromis entre rapidit et stabilit.
a) Cas idal

b) Source dsquilibre

c) Tension source pollue par une harmonique d'ordre 3

d) Variation de la charge 0.1s

e) Variation de frquence de 50 52 Hz 0.1s

Fig. III.32. Composantes fondamentales aprs extraction des harmoniques dans cinq
conditions de simulation avec les mthodes p-qm et p-q

- 99 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES

1.7
1,95

vs pollue
harmonique 3

0,13
0,08

Cas idal

0,55
0,16

THD du courant source


aprs compensation (%)
vs
dsquilibre

0,14
0,08

vs pollue
harmonique 3

17
26

vs
dsquilibre

30
21

THD de la composante
fondamentale (%)
Cas idal

vs pollue
harmonique 3

20
17

vs
dsquilibre

p-q
p-qm

Temps de rponse
(ms)
Cas idal

Mthode de dtection
des harmoniques

PERFORMANCES DE FILTRAGE

1,92
1,96

1,75
1,98

Tab. III.9. Evaluation comparative des performances des mthodes p-qm et p-q
Dautre part, les besoins en ressources matrielles pour limplmentation sur FPGA du
systme neuronal de gnration des courants de rfrence par la mthode p-qm ont t valus
et compars ceux de mthode p-q. Selon le tableau comparatif III.10, la technique de
multiplexage des Adalines la base de la mthode p-qm permet de consommer 41,33% de
ressources contre 49% pour la mthode p-q. Pour les deux mthodes, les blocs DSP sont
entirement utiliss et les RAMs trs peu occupes. Cest ainsi que la comparaison concernera
essentiellement les ALUTs. Comme nous pouvons remarquer dans le tableau III.10, 24 398
blocs, c'est--dire 17% des ALUTs sont utiliss pour limplmentation de la mthode p-qm
contre 68 890 blocs c'est--dire 48% pour la mthode p-q. Ce rsultat montre que la technique
de multiplexage employe permet un gain de 44 492 blocs, soit 31% des ALUTs du FPGA
sans dgradation sur les performances didentification des harmoniques.
Ressources de calcul

Quantit
disponible

ALUT
Bits mmoire (RAM)
Blocs DSP de 9-bits

143,520
9.383.040
768

Taux dutilisation en %
p-q
p-qm
48
17
0
8
99
99

Surface occupe

49%

41,33%

Tab. III.10. Taux doccupation du FPGA pour les mthodes p-q et p-qm
III.5. POURSUITE DES COURANTS DE REFERENCE
La finalit de la commande dun FAP est de contrler les courants sa sortie, destins
tre injects au rseau lectrique, afin quils suivent au plus prs leurs rfrences gnres par
le bloc identification. Le principe de cette poursuite est bas sur la comparaison entre le
courant ifk gnr par le FAP et le courant de rfrence, irefk, afin den dduire les ordres de
commande de londuleur. En effet ce dernier comporte des thyristors ou transistors dont il
convient de piloter l'ouverture et la fermeture.
III.5.1. Modlisation de londuleur et du filtre de sortie
Londuleur utilis par le FAP est un convertisseur statique structure de tension qui
permet, de manire rversible, la conversion de tension continue en tension alternative. Vu du
- 100 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

rseau, il agit comme une source de tension alternative variable. La capacit dchange de
puissance active de cette source dpend des caractristiques du systme de gnration et/ou de
stockage dnergie de la partie continue de londuleur. Il peut aussi changer de lnergie
ractive, la limite tant cette fois-ci fixe par la puissance apparente du convertisseur et la
frquence de commutation des interrupteurs (si lon veut aussi changer de lnergie via les
harmoniques). Londuleur reprsent la figure III.33 se compose de trois bras interrupteurs
rversibles en courant, commands la fermeture et louverture. Dans la pratique, chaque
interrupteur est constitu d'un transistor IGBT et dune diode monte en antiparallle. Le
stockage de lnergie du ct continu se fait par lintermdiaire dun condensateur Cdc de
tension Vdc. Le filtre de sortie est un filtre passif habituellement du premier ordre ( Lf , Rf ) qui
permet de connecter londuleur de tension au rseau lectrique.
Dans lhypothse dun systme quilibr, les tensions du ct alternatif sont dfinies par la
relation (3.49).
2

(3.49)
vsi = Vm sin t (i 1)
, i=1,2,3
3

En appliquant la loi de Kirchhoff ct alternatif, on obtient :


L fi

avec vsi = [ vs1 vs 2

di f i
dt

= vsi R fi i fi + v fi , i=1,2,3

vs 3 ] , v fi = v f 1 v f 2
T

(3.50)

v f 3 qui reprsentent les tensions par rapport au


T

point neutre n de la figure III.33, et i fi = i f 1 i f 2 i f 3 qui sont les courants injects par
londuleur dans le rseau triphas.
Le lien entre le ct alternatif et le ct continu de lalternateur se fait travers les
interrupteurs uk et u k . Ces interrupteurs tant complmentaires, leur tat peut tre dfini par
la fonction suivante :
+1, u k = 1
uk =
pour k=1,2,3
(3.51)
1, u k = +1
Lexpression reliant les tensions vfi la tension continue Vdc en fonction de la position des
interrupteurs (u1, u2, u3) scrit :

vf 1
Vdc
v f 2 = 6
v f 3

2 1 1 u1
1 2 1 u

2
1 1 2 u3

(3.52)

La tension continue dans londuleur peut alors tre calcule partir des courants injects par
le FAP et en fonction de la commutation des interrupteurs comme suit :

Cdc

dvdc 1
= ( u1i f 1 + u2i f 2 + u3i f 3 )
dt
2

- 101 -

(3.53)

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.33. Schma dun onduleur de tension triphas


Afin de restituer les courants de rfrences dans le rseau triphas, un contrleur spcifique
est ncessaire pour laborer de faon adquate les impulsions de commande des interrupteurs
de l'onduleur. Deux familles de contrleurs sont principalement utilises pour la commande
d'un onduleur. Il s'agit du contrle par hystrsis et du contrle par MLI.
III.5.2. Contrle des courants par hystrsis
Ce type de contrle non linaire utilise le signal derreur entre le courant de rfrence et le
courant produit par londuleur (figure III.34). Le seul paramtre intervenant dans cette
rgulation analogique est la largeur de la bande dhystrsis. Elle dtermine, dune part la
frquence moyenne de commutation et dautre part lerreur sur les courants gnrs. Le
contrle du courant par hystrsis est simple mettre en uvre et donne de bons rsultats en
rgulation. La commande est robuste vis vis des paramtres du systme et prsente de
bonnes dynamiques en rgime transitoire. La bande permet de limiter lamplitude des
oscillations du courant de sortie.
iref

iinj
Fig. III.34. Principe du contrle par hystrsis

Cependant, la frquence de commutation obtenue est variable, ce qui permet certes dtaler le
spectre du signal de sortie, mais sans contrle sur ce dernier. En effet, lors de perturbations ou
de variations de la rfrence, des commutations frquences plus leves peuvent alors tre
provoques. La bande est gnralement calcule pour limiter cette frquence sans toutefois
tenir compte de ce type de problme [CH-07]. Afin de rsoudre ce problme de matrise des
frquences de commutation, diffrentes solutions ont t proposes. On peut notamment citer
les mthodes dites "hystrsis bande variable" [KA-05] ou "hystrsis module"[SH-07].
Cette mthode permet dune part de fixer la frquence de commutation des interrupteurs et
garantit dautre part une bonne dynamique en rgime transitoire. De plus, lerreur de poursuite
peut tre minimise si les paramtres du contrleur comme lamplitude du signal triangulaire
(At) et la largeur de la bande d'hystrsis (BH) sont correctement dimensionnes et optimises.
LHystrsis numrique prsente un avantage en termes de minimisation des ressources
matrielles. Cependant, son principe de fonctionnement de la figure III.35 a) rvle que les
- 102 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

interrupteurs de londuleur changent dtat uniquement un point dchantillonnage


survenant aprs que le courant du filtre ait franchi une limite de la bande hystrsis. Ainsi, le
changement ne se fait plus la limite de la bande; ce qui a pour effet de rendre les instants de
commutation plus loigns et la frquence de commutation plus petite. Les ondulations sont
plus importantes et une inductance avec une valeur plus leve est ncessaire pour rduire ces
ondulations. Ce qui a pour effet daugmenter les pertes.

Fig. III.35. Evolution du courant produit par l'onduleur a) par un contrle par hystrsis
numrique b) par un contrle par hystrsis bande nulle
Plus rcemment, la mthode HBZ propose dans [RA-09], est un cas particulier dhystrsis
numrique avec une bande nulle, pour le contrle de courant dans un FAP travers des
capacits connects des interrupteurs bidirectionnels. La figure 3.35 b) prsente le principe
de cette mthode qui, teste pour la structure du FAP adopte dans nos travaux donne des
rsultats trs encourageants. Ici, linterrupteur change dtat au point dchantillonnage ds
que if est plus grand ou plus petit que iref. Lalgorithme peut tre expliqu de la manire
suivante :

si if < iref, T1 est ltat HAUT


si if > iref, T1 est ltat BAS

Avec lapplication dune telle mthode de poursuite de courant, associe une inductance du
filtre de sortie convenablement choisie, les oscillations sont alors rduites. La commutation
ainsi que les pertes sont optimises et la poursuite des courants de rfrence est meilleure.
Bien que la frquence de commutation des interrupteurs de londuleur varie, elle est limite
une valeur maximale que lon peut dterminer. Si Te est la priode dchantillonnage, la
priode de commutation est au moins le double de cette valeur. Par consquent, la frquence
maximale de commutation sobtient par la relation suivante :
1
(3.54)
f c (max) =
2Te
Ainsi, la priode ou la frquence dchantillonnage doit tre convenablement choisie lors de
llaboration du modle de poursuite de courant sur linterface de dveloppement FPGA. A
chaque priode dchantillonnage, la cible de prototypage devra avoir suffisamment de temps
pour acqurir les donnes courants/tensions issues des capteurs, raliser les calculs relevant de
la dtection des harmoniques et comparer le courant gnr par le filtre au courant de
rfrence dans lalgorithme hystrsis. Une grande frquence dchantillonnage permet au
contrleur dtre trs sensible aux variations du courant de rfrence, mais limite le temps
allou aux oprations de calcul. On peut observer la figure III.36 des rsultats quasi-parfaits
de poursuite de courant de rfrence obtenus par la mthode HBZ fe=1MHz.

- 103 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.36. Poursuite du courant de rfrence par la mthode HBZ


III.5.3. Contrle des courants par MLI
Afin de contourner le problme de matrise de la frquence de commutation, la littrature
propose la technique de commande par MLI fonctionnant avec une frquence fixe facile
filtrer en aval de londuleur. La plus simple et la plus connue des modulations de largeur
dimpulsion est sans doute la MLI chantillonnage naturel, dite MLI intersective [BU-98].
Cette technique de commande met en uvre un rgulateur qui dtermine la tension de
rfrence de londuleur (modulatrice) partir de lcart entre le courant mesur et sa
rfrence. Cette erreur est ensuite compare avec un signal triangulaire (porteuse frquence
leve fixant la frquence de commutation). La sortie du comparateur fournit lordre de
commande des interrupteurs. Le schma de principe est donn par la figure III.37. Bien que
cette porteuse applique sur chaque phase offre lavantage dimposer la frquence de
commutation des IGBTs, elle gnre des erreurs damplitude et de dphasage observes sur le
courant injecter sur le rseau. Pour viter ce dsagrment, il est propos dans [SU-08]
dappliquer des porteuses identiques mais dcales de 120 sur les phases b et c.

iinj
iref

u
if

Fig. III.37. Principe de poursuite des courants par MLI


Dautres techniques de MLI existent galement dans la littrature. On peut citer la stratgie de
contrle de courant par des vecteurs despace appele SVPWM (Space Vector Pulse Width
Modulation) qui offre un bon rendement. Dans [VO-09], les auteurs proposent une nouvelle
approche qui utilise un repre tournant pour choisir les tats de commutations partir
dune table implmente dans un FPGA. Cette mthode entrane une rduction significative
du THD du courant ct source aprs compensation, de la frquence de commutation
moyenne des IGBTs ainsi que des pertes par commutation. Dautre part, on peut aussi citer la
MLI limination (ou minimisation) dharmoniques et la MLI vectorielle [CH-07].
Finalement, en ce qui concerne le contrle par MLI, nous avons choisi, dans la suite de
notre tude, la technique de commande MLI chantillonnage naturel dont le principe est
prsent la figure III.38. Cette technique reprsente en ralit la MLI analogique et est
prfre cause de sa facilit de modlisation. L'efficacit de la boucle de contrle de courant
dpend non seulement de la technique de MLI utilise, mais aussi du correcteur charg de
maintenir de courant inject i f conforme au courant de rfrence iref .

- 104 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.38. Commande des interrupteurs par MLI naturelle.


III.5.3.1 Utilisation dun correcteur PI
Le rgulateur le plus couramment employ est indniablement le rgulateur proportionnel
intgral (PI). Il est en effet lun des plus simples mettre en uvre numriquement et rgler.
On le retrouve dans un grand nombre de publications [BU-98], [ZE-04]. Il se caractrise par
une action proportionnelle travers un gain Kp et une action intgrale grce au gain Ki , do
K
sa fonction de transfert C ( s ) = K p + i
s
Le rgulateur PI ralise un bon compromis entre performances et cot de ralisation, et son
utilisation avoisine les 80% dans des systmes de rgulation industrielle. La dtermination de
ses paramtres P (proportionnel) et I (intgral) n'est cependant pas toujours optimale.
L'asservissement proportionnel P est essentiel au fonctionnement du PI. Il permet de donner
de la puissance au systme. Plus le gain proportionnel Kp est grand, plus le systme
converge vite vers sa rfrence. Mais en contrepartie, pour des valeurs de Kp trop grandes, le
systme oscille et une erreur statique est invitable. Pour compenser cette erreur statique, on
rajoute un terme intgral. L'ide principale est d'intgrer l'erreur ds le dbut et d'ajouter cette
erreur la consigne jusqu' ce qu'elle devienne nulle. Lorsque cette erreur est nulle, le terme
intgral se stabilise et compense parfaitement l'erreur entre le courant de rfrence et le
courant de compensation. En revanche, plus le gain intgral Ki est grand, plus le systme
oscille et plus le dpassement est grand.
Ce type de rgulateur est simple mais donne des performances limites. En effet, le choix des
deux gains peut se faire suivant diffrentes mthodes, mais dpend gnralement de la
connaissance du systme commander. Or, on ne dispose pas toujours du modle du systme
et encore plus rarement dun modle prcis.
De plus, en cas de charge variable, il faudrait ajouter une commande adaptative complexe.
Pour le rgulateur PI, comme pour toutes les rgulations dites linaires (PID, RST, etc...), un
dphasage existe entre le signal dentre et le signal de sortie de la boucle de rgulation (pour
une rfrence sinusodale) [CH-07]. Ce dphasage augmente avec la frquence et gnre une
erreur de poursuite en rgime permanent. Cette erreur peut dgrader la qualit de
compensation du FAP car les courants de rfrence peuvent contenir des frquences de tous
rangs.
III.5.3.2 Utilisation dun correcteur PI neuronal
La littrature scientifique fait tat d'un grand nombre de stratgies de commande base des
techniques neuromimtiques [VI-04], [DE-03]. Dans nos travaux, nous avons slectionn les
solutions les plus aptes rpondre nos exigences. L'architecture du rseau de neurones n'est
souvent que partiellement impose par la tche raliser ; les entres, le nombre de neurones,
- 105 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

les sorties du rseau, le type et la connectivit des neurones peuvent tre fixs par le
concepteur.
La modlisation dun contrleur base de perceptron une seule couche cache avec un
nombre suffisant de neurones se fait par un processus empirique. Une fois l'architecture fixe
selon une procdure itrative, l'apprentissage tente de remplir au mieux la tche laquelle le
rseau est destin.
Certains contrleurs sont de type PI, ils exploitent la facult d'apprentissage des Adalines
pour dterminer les gains proportionnel et intgral. Ceux-ci peuvent tre estims selon le
schma de principe de la figure III.39. Le vecteur d'entre de l'Adaline possde deux
composantes : l'erreur et son intgral. Le poids W1(k) pondrant l'entre erreur correspondra
au facteur P et le poids W2(k) pondrant l'intgral de l'erreur sera quand lui associ au
facteur I. L'erreur d'apprentissage e = iref - if est utilise par l'algorithme de mise jour des
poids de type Widrow-Hoff modifie.
Lorsque le signal inject arrive suivre la rfrence selon les critres fixs par l'utilisateur,
alors l'apprentissage peut tre arrt. L'Adaline joue ensuite le rle d'un PI non adaptatif. Si
des variations importantes surviennent au niveau du systme commander, l'apprentissage
peut reprendre. Il faut noter aussi que le filtre de sortie doit tre du premier ordre afin de
permettre l'Adaline de se comporter comme un PI. Le but de cette approche est de concevoir
un rgulateur PI adaptatif et d'exploiter la simplicit de rglage des rseaux Adaline.

iref

W1(k)
1
1 Z 1

if

W2(k)

Fig. III.39. Schma de la commande PI neuronale.


La rponse du systme un signal de rfrence compos des harmoniques d'ordre 5 et 7 est
montre la figure III.40. On peut aussi y voir l'erreur d'estimation dont l'volution permet de
constater une bonne prcision du contrle de courant aussi bien en rgime transitoire qu'en
rgime statique. Nous allons dans la suite prsenter une tude comparative entre les mthodes
de poursuite de courant de rfrence.

Fig. III.40. Rsultats de la poursuite d'un courant de rfrence l'aide d'un PI neuronal.
Parmi les autres rgulateurs employs pour le contrle de courant, on peut citer le
rgulateur RST, moins sensible aux problmes rencontrs avec le rgulateur PI classique
concernant le respect du compromis rapidit et filtrage. Il est compos de trois polynmes
R(s), S(s) et T(s) dfinis de manire atteindre les objectifs de rgulation. L'inconvnient
- 106 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

majeur de cette mthode est l'introduction d'un dphasage entre l'entre et la sortie de la
boucle de rgulation, lequel dphasage crot avec l'augmentation de la frquence [AL-02].
L'auteur propose ainsi dans ce manuscrit un rgulateur RST amlior permettant de minimiser
lerreur entre la rfrence et la sortie en boucle ferme. Pour ce faire, le polynme T(s) est du
quatrime ordre tout en satisfaisant le critre de causalit de T(s)/R(s).
III.5.4. Etude comparative des mthodes de poursuite de courant
En adoptant la mthode p-qm pour l'identification des courants de rfrence, plusieurs
techniques de poursuite ont t testes et values aux fins de comparaison. Pour un courant
de rfrence constitu d'harmoniques 5, 7, 11, 13, 17, 19, etc., la figure III.41 prsente
l'volution du courant inject, obtenu en sortie du systme de contrle de courant par la
mthode PI neuronale (figure III.41 a) et la mthode HBZ (figure III.41 b). En superposant les
erreurs de poursuite sur la figure III.41 c), nous constatons que l'erreur est lgrement plus
importante pour la mthode PI neuronale. Une drive plus grande apparait aux instants de
commutations des interrupteurs de l'onduleur pour la mthode HBZ. Pour traduire de faon
prcise les performances des mthodes utilises, le tableau comparatif III.11 fait une
valuation selon les critres suivants:
- temps de rponse
- valeur rms de l'erreur statique
- THD du courant ct source aprs compensation

a)

b)

c)

Fig. III.41. Poursuite des courants de rfrence - a) rsultats pour un contrleur PI neuronal
b) rsultats pour un contrle HBZ c) Comparaison des erreurs de poursuite
Technique de contrle
de courant
PI Classique
HBZ
PI neuronal
Neuronal inverse (PMC)

Temps de
Erreur statique
rponse (ms)
RMS (%)
13
10
10
24

21
8.5
9.9
18
- 107 -

THD du courant source


aprs compensation (%)
4.6
1.7
2.2
3.8

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Tab. III.11. Comparatif du suivi de consigne des diffrents contrleurs


En se basant sur les contrleurs PI neuronal et HBZ, le courant inject ncessite un temps de
monte d'au moins 10ms pour atteindre la rfrence. De mme, ces deux mthodes permettent
d'obtenir la meilleure prcision avec une erreur statique autour de 9%, qui entrane une THD
en simulation autour de 2%. Le tableau III.12 fait tat de limpact des diffrents contrleurs
dans la consommation des ressources du FPGA.

ALUT
Bits mmoire (RAM)
Blocs DSP de 9-bits

Quantit
disponible
143,520
9.383.040
768

Surface occupe

Taux dutilisation en %
HBZ
PI neuronal
PMC
17
21
8
8
99
99
41,33%

42,67%

Impossible

Ressources de calcul

Tab. III.12. Impact des diffrents contrleurs dans la consommation des ressources du FPGA
On constate que pour une mthode dextraction des harmoniques p-qm, la mthode de
contrle de courant PI neuronal en lieu et place du contrleur HBZ, entrane une
augmentation de 4 points en % des ALUTs.
III.6 SIMULATION DE LENSEMBLE DU SYSTEME DE COMPENSATION
Le systme de filtrage global est constitu de la source de tension alimentant la charge
non-linaire ainsi que du FAP. Nous justifierons dans un premier temps le choix des
paramtres du FAP, puis nous analyserons les rsultats de simulation en ce qui concerne la
rgulation de la tension ct continu de londuleur et le courant ct source aprs
compensation.
III.6.1. Rgulation de tension continue
La compensation harmonique base de FAP structure shunt influe sur la tension ct
continu de l'onduleur. Par consquent, il est ncessaire de maintenir celle-ci constante afin de
ne pas dgrader la qualit du filtrage ni dpasser la limite en tension des semi-conducteurs. La
variation de la tension continue est principalement due aux variations de la charge polluante
qui crent un change de puissance active avec le rseau, faisant varier brusquement la
composante fondamentale du courant de charge. La source de tension continue qui alimente
l'onduleur est en pratique ralise laide dun systme de stockage capacitif, reprsent par
un condensateur Cdc. Le choix des paramtres du systme de stockage (Vdc et Cdc) se rpercute
sur la dynamique et sur la qualit de compensation du FAP. En effet, une tension Vdc leve
amliore la dynamique du filtre actif. De plus, les ondulations de la tension continue Vdc,
causes par les courants engendrs par le filtre actif et limites par le choix de Cdc, peuvent
dgrader la qualit de compensation du FAP [AL-02]. La rduction des ondulations de Vdc
lie au choix dune valeur leve de Cdc, se fait au dtriment de laugmentation de la taille et
du cot du FAP.
Afin de contrler la tension aux bornes de Cdc, un contrleur classique de type PI est
suffisant pour obtenir des performances acceptables. Dans [BH-09], un rgulateur PI base de
rseau de neurones, est utilis pour les mme besoins mais avec des performances
- 108 -

CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

dynamiques plus leves. La sortie du rgulateur de tension sajoute la composante active


harmonique et donne lieu un courant fondamental actif supplmentaire (cas des mthodes
SRF) ou une puissance active (cas des mthodes p-q) corrigeant la tension continue Vdc. La
figure III.42 montre, pour une consigne vdc_ref de 200V, la convergence de Vdc avec une erreur
statique de 1.3%. Cette valeur ngligeable permet de constater lefficacit de la rgulation de
la tension continue grce un correcteur PI classique.

Fig. III.42. Rsultat de la rgulation de la tension continue


III.6.2. Performances de la compensation active
Les rsultats de la figure III.43 prsentent les courants du cot source aprs compensation
pour cinq conditions de simulations. Ces rsultats sont naturellement l'image de
l'identification des harmoniques de courant par la mthode p-qm de la figure III.32. Le tableau
III.9 prcdent a dj donn une ide des bonnes valeurs de THD pour les trois premiers cas.
On peut aussi remarquer que les performances de compensation sont bonnes en prsence
d'une variation de l'amplitude du courant de charge ou de la frquence de la tension source.
La figure III.44 donne, pour une phase, la tension source et le courant ct source aprs
compensation obtenus par la commande du FAP intgrant une extraction du courant de
rfrence par la mthode p-qm. Les deux signaux tant en phase, on peut affirmer quen plus
de llimination des harmoniques de courant, cette stratgie de commande a permis aussi de
compenser lnergie ractive.
III.8. CONCLUSION
Dans ce chapitre, nous nous sommes intresss limplication des techniques neuronales
dans lidentification des harmoniques de courant, le contrle des courants de rfrence, ainsi
que dans la PLL utilise pour la synchronisation des diffrents blocs constitutifs de la
commande dun FAP. Nous avons choisi de modliser la PLL selon la thorie des puissances
instantanes car celle-ci permettait de rendre lextraction de composantes symtriques de
tension et la dtection de la phase instantane du rseau robustes aux ventuelles variations
des paramtres du systme lectrique.
Nous nous sommes ensuite focaliss sur le module dextraction des rfrences de courant.
Dans cette partie, nous avons dabord procd limplmentation sur cible matrielle de la
mthode directe discute dans de prcdents travaux. La faisabilit du prototypage FPGA
dune telle architecture base de rseaux de neurones nous a conduit proposer de nouvelles
approches neuronales didentification avant den faire une valuation comparative. En plus de
lamlioration des performances de filtrage et de la flexibilit quapportent les techniques

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CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

neuromimtiques, les mthodes proposes tiennent compte des contraintes de limitation des
ressources du FPGA.
Dans la troisime partie, la mthode p-qm qui utilise une technique de multiplexage pour
simplifier larchitecture autour dun unique Adaline, contrairement aux trois Adalines de la
mthode p-q, est particulirement dtaille.
La prsentation des mthodes de poursuite de courant utilises ainsi quune valuation
comparative fait lobjet de la quatrime partie. Pour ce faire, nous avons fix une mthode
didentification des harmoniques de courant afin dobserver linfluence des diffrents
modules de contrle de courant sur la compensation du courant cot source.
Dans la dernire partie de ce chapitre, des rsultats prsentant ce courant ct source aprs
compensation dans diverses conditions de simulation nous ont permis dvaluer la mthode
dextraction des harmoniques de type p-qm. Les bons rsultats obtenus par cette approche
sexpriment principalement en termes de rduction significative du THD, temps de rponse
court et amlioration du facteur de puissance vers lunit. Ces rsultats sont aussi justifis par
la qualit de la rgulation de la tension du bus continu de londuleur.
Nous allons dans le dernier chapitre tenter de valider ces diffrentes stratgies de
compensation sur une plate-forme exprimentale.
a) Cas idal

b) Source dsquilibre

c) Tension source pollue par une harmonique d'ordre 3

d) Variation de la charge 0,1

e) Variation de frquence de 50 52 Hz 0,1s

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CHAPITRE III : MODELISATION NEURONALE DE LA COMMANDE DU FAP, EVALUATION DES


PERFORMANCES DE FILTRAGE

Fig. III.43. Comparaison des courants cot source aprs compensation dans cinq conditions de
simulation.

Fig. III.44. Compensation en simulation du dphasage courant-tension par la mthode p-qm

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CHAPITRE IV
PROTOTYPAGE FPGA ET
VALIDATION EXPERIMENTALE DE
LA COMMANDE DU FAP

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
IV.1. INTRODUCTION
La cible matrielle de type FPGA utilise dans nos travaux est aujourdhui reconnue pour
diverses applications numriques comme une alternative intressante lASIC
essentiellement grce son rapport cot / performance avantageux. Nous tentons de vrifier
que cette solution est aussi un atout indniable pour limplmentation globale de la commande
dun systme de filtrage actif base de rseaux de neurones artificiels dans un unique FPGA.
Dans cette stratgie dimplmentation FPGA alone , larchitecture parallle du FPGA est
conjugu au paralllisme inhrent aux rseaux de neurones afin dobtenir un contrleur
numrique efficace et capable de sadapter lvolution des paramtres du systme lectrique
de manire atteindre un niveau de performance comparable celui des contrleurs
analogiques. Nous avons voqu une contrainte incontournable lie lutilisation des FPGA
en termes de limitation de ses ressources matrielles. Cet aspect a t pris en compte dans
llaboration des architectures de commande du FAP grce une approche gnrale de
conception modulaire sans bloc redondant. Pour cela, nous avons opt pour un graphe flot de
donnes factoris avec un choix personnalis du format de donnes manipules travers les
blocs de lalgorithme. Un autre intrt de lapproche de partitionnement modulaire est sans
nul doute le caractre rutilisable des modules conus. Loptimisation de la surface occupe
sur le composant FPGA est obtenue par combinaison dune approche mthodologique lors de
la phase de conception darchitectures et des spcifications lors de ltape de compilation.
Aprs avoir prsent la dmarche de dveloppement en vue de loptimisation de la surface
occupe dans la cible matrielle dimplmentation, nous prsenterons le banc de test et les
rsultats des essais exprimentaux qui nous ont permis de valider la commande neuronale du
FAP partir dun unique FPGA.
IV.2. APPROCHE DE DEVELOPPEMENT POUR UNE MINIMISATION DES
RESSOURCES DU FPGA
IV.2.1. Flot de conception
Le flot de conception descendant propos et destin au prototypage FPGA de la commande
du FAP permet, en premier lieu, de mener une tude fonctionnelle du systme de conversion
de lnergie lectrique laide de Matlab/SimulinkTM et des bibliothques associes
notamment SimPowerSystems. Ensuite, le contrleur numrique est modlis et simul dans
son contexte analogique, jusqu lobtention dune modlisation numrique synthtisable en
langage VHDL. Cette dernire modlisation sera physiquement implante sur la cible FPGA
choisie avant le test dans un environnement rel de filtrage actif.
IV.2.1.1. Etape de simulation fonctionnelle
Lors de la premire tape, les spcifications du systme sont dfinies et la fonctionnalit de
lalgorithme de commande est tudie et valide. Pour notre application, le systme de
puissance et les capteurs sont modliss laide de la bibliothque SimPowerSystems alors
que les interfaces, les convertisseurs analogiques-numriques (CANs) et le contrleur
numrique sont modliss laide de la bibliothque SimulinkTM. Dans un premier temps, le
systme de conversion de lnergie lectrique est simul et valid en mode discret ou
Discrete electrical model partir du bloc powergui . Ici, les blocs de la partie puissance
sont des modles discrets, le pas de simulation est fixe et doit tre choisi suffisamment petit
pour garantir une prcision acceptable, notamment lorsque les composants de puissance
commutent des frquences leves. Les interfaces, les CANs et le contrleur numrique sont
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
galement sous la forme de modles discrets au moyen de blocs SimulinkTM. La frquence
dchantillonnage des blocs utiliss est choisie selon les spcifications du systme physique
simuler, notamment selon les CANs choisis. A ce stade de la conception, le format rel est
utilis pour tous les signaux de la partie modlise laide de la bibliothque SimulinkTM.
IV.2.1.2. Etape de simulation mixte
Aprs avoir valid la fonctionnalit de lalgorithme de commande en mode discret et au
format rel lors de ltape prcdente, un format binaire spcifique de codage des donnes
doit maintenant tre choisi en vue dimplanter lalgorithme de commande sur cible FPGA.
Dans cette seconde tape, les modles du systme de puissance, des capteurs, des CANs et
des interfaces restent identiques aux modles dcrits et utiliss lors de la prcdente tape.
Toutefois, le modle du contrleur numrique doit tre modifi et remplac par un second
modle numrique au format binaire, bas sur des blocs de la bibliothque de Dsp Builder.
Comme prcdemment, lenvironnement de simulation reste celui de Matlab/SimulinkTM.
Notre objectif final est dimplanter lalgorithme de commande sur un composant FPGA afin
de le tester dans son contexte physique rel.
La figure IV.1 illustre cette tape du flot conception propos dans ce manuscrit. Il faut
noter que le pas de simulation et la frquence dchantillonnage des blocs utiliss restent
identiques ceux du mode discret sous SimulinkTM.

Fig. IV.1. Flot de conception : Etape de simulation mixte.


IV.2.2. Stratgie de rduction de la taille des architectures neuronales
Dans les applications de filtrage actif, les architectures de commande base de rseaux de
neurones dont certaines ont dj t valides en simulation constituent des algorithmes
complexes. Cest ainsi que loptimisation des ressources consommes lors de
limplmentation sur des cibles matrielles reste une problmatique avre. Au del des
mthodologies de conception proposes dans ce manuscrit et exploits dans le cadre de nos
travaux, pour faciliter le dveloppement du contrleur numrique pour FAP, nous avons

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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
toujours adopt une approche doptimisation de la surface occupe sur le FPGA. De manire
gnrale, on peut lexprimer selon trois tapes procdurales.
IV.2.2.1. Rduction du nombre de rseaux de neurones et autres blocs redondants
Afin de prendre en compte llimination dun grand nombre dharmoniques dans les
signaux pollus, les structures neuronales qui constituent les algorithmes dextraction sont de
taille relativement importante. Elles sont notamment constitues dun grand nombre
doprateurs dont une majorit de multiplieurs reconnus comme de gros consommateurs de
ressources de calcul. Cest ainsi quun accent est mis sur la rduction de la taille et
ventuellement du nombre de ces rseaux de neurones.
Comme prsente dans le cadre de llaboration de la mthode p-qm pour lextraction des
harmoniques de courant, la technique de multiplexage sera envisage en cas de prsence de
structures neuronales identiques ralisant un apprentissage parallle de grandeurs diffrentes.
En ce qui concerne les blocs redondants, on veillera les liminer et nen conserver quun
minimum en sassurant que leurs signaux de sortie sont bien distribus aux diffrentes
destinations travers lalgorithme grce un bus de donnes.
IV.2.2.2. Choix du format de donnes virgule fixe
Les signaux dentre et de sortie des blocs de la bibliothque DSP BuilderTM doivent tre
au format binaire virgule fixe. Ce format, not [s, me, md], est compos dune partie entire
de me bits, dune partie dcimale de md bits et le MSB, s, correspond au signe de la grandeur
numrique coder.
En fait, le nombre de bits ncessaire au codage des signaux d'entres dun composant
FPGA ne dpend que du format de sortie des CANs qui seront mis en uvre sur une carte
dinterface analogique. Toutefois, le nombre de bits pour le codage numrique des donnes
des blocs de loutil Dsp Builder, internes au contrleur numrique, est variable et doit
galement tre choisi pour chaque bloc par le concepteur. Il doit cependant tre infrieur 51
bits en raison de la limitation impose par ce logiciel de dveloppement FPGA.
Une augmentation injustifie de la taille du format binaire augmente inutilement le temps
d'excution et la surface occupe sur le circuit FPGA. Par contre, le choix dune taille trop
faible du format binaire peut conduire la saturation des signaux et une perte de prcision,
conduisant ainsi laltration des performances du contrleur numrique, voire son
dysfonctionnement. De ce fait, ce stade, on doit choisir avec la plus grande attention le
nombre de bits des formats binaires pour ces blocs intermdiaires en considrant les
contraintes logicielles et les remarques prcdemment mentionnes afin de raliser un codage
du flot de donnes selon lapplication.
IV.2.2.3. Optimisation de la surface occupe laide du synthtiseur
Aprs la modlisation sous Dsp BuilderTM du contrleur numrique, une compilation
permet de raliser tour tour les tapes suivantes :
- la conversion du modle en VHDL
- lanalyse et la synthse logique selon loutil Quartus 2
- le placement et le routage
- la programmation du FPGA.
La phase de placement/routage peut se drouler selon diffrents critres bass soit sur la
rapidit, sur la surface ou mme sur un quilibre en entre rapidit et surface. Il conviendra de
choisir soit un placement bas sur la surface du composant ou un placement bas sur un
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
quilibre entre rapidit et surface. En fait, pour des algorithmes complexes comme celui de
notre application, ces deux modes doptimisation fournissent des rsultats quasi-identiques
avec une occupation minimale de la surface du composant. Toutefois, quand la contrainte de
surface nest pas trs stricte, la prise en compte simultane des critres surface et rapidit
apparait comme la meilleure option afin dassurer une consommation rduite de ressources
FPGA et un temps de compilation court.
IV.3. VALIDATION EXPERIMENTALE DE LA COMMANDE DU FAP
Le FAP encore appel compensateur shunt est une source de courant contrle qui change
un courant avec le rseau de faon amliorer les caractristiques du courant amont. En
fonction des caractristiques de londuleur, noyau du dispositif, cette source de courant peut
modifier non seulement les caractristiques de phase du courant (compensation du facteur de
puissance), mais aussi sa forme donde (filtrage actif de courant). Dans le cadre de nos
travaux, le filtrage actif qui est lapplication la plus contraignante sera ralis partir dune
plateforme exprimentale labore au sein de l'quipe de recherche en Gnie Electrique de
l'INSA de Strasbourg.
IV.3.1. Prsentation de la plate-forme exprimentale
Notre banc de test exprimental est un systme constitu des lments suivants :
- une carte FPGA pour l'intgration de l'architecture de contrle commande du FAP
- une carte d'interface pour l'acquisition des signaux analogiques courants/tensions du
rseau et permettant d'adapter les signaux numriques issus du FPGA la commande
de l'onduleur du FAP.
- un environnement analogique et de puissance pour une application relle du filtrage
actif en basse tension. Il est constitu essentiellement dune source de tension
alternative qui alimente une charge non linaire base dun pont redresseur, ainsi
quun dispositif de filtrage actif dont la commande se fait partir de lensemble de
cartes prcdentes.
Nous allons dans la suite prsenter ces diffrents lments.
IV.3.1.1. Carte de dveloppement FPGA Stratix EP2S180
La mise en uvre de la commande utilise une carte de dveloppement FPGA comportant
un composant FPGA de type Stratix II EP2S180 de la famille Altera. La figure IV.2 prsente
cette carte de dveloppement. On y retrouve les lments suivants :
Entres/sorties
- Deux convertisseurs A/N 12-bits, 125 MHz,
- Deux convertisseurs N/A 14-bits, 165 MHz,
- Trois convertisseurs A/N, 8-bits, 180 mgapixels/s pour sortie VGA
- Des connecteurs dentres/sorties numriques ATA et IDE
- Un connecteur Ethernet RJ45
- Un connecteur JTAG pour configuration du FPGA par un cble USB BlasterTM
Elments de Mmoire
- 1 Mo de mmoire asynchrone SRAM (32x32bits)
- Un mmoire flash de 16 Mo (bus de donnes de 8bits)
- 32Mo de mmoire SDRAM (bus de donnes de 64 bits)
Un oscillateur quartz de frquence 100 MHz
Deux afficheurs sept segments
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
Un composant FPGA Stratix EP2S180F1020C3 dont les caractristiques sont les
suivantes :
- 143.520 ALUTs
- 9 383 040 de bits de RAM,
- 768 blocs DSP de 9 bits,
- 12 PLLs reconfigurables,
- 783 broches dentres/sorties,

FPGA
sous le
ventilateur

Fig. IV.2. Carte de dveloppement Stratix DSP 2S180.


Dans le souci de ramener les courants et tensions de la plate-forme exprimentale des
niveaux de tension compatibles avec la carte FPGA, nous avons t amens raliser une
nouvelle carte dinterface. Pour ce faire, nous nous sommes inspirs du modle conu dans le
cadre des travaux de S. Karimi [KA-09], que nous avons adapt notre carte de prototypage.
IV.3.1.2. Carte d'interface auxiliaire
Cette carte d'interface permet d'une part de convertir les signaux analogiques en signaux
numriques pour le FPGA et d'autre part de conditionner les impulsions (0-3,3V) gnres par
le FPGA dans la logique CMOS (0/15V) pour la commande de l'onduleur de tension. La
conversion analogique numrique est orchestre par les circuits 12 bits de type ADS7810U de
chez Analog Devices ayant une gamme dentre analogique de 10 V. Pour lacquisition
numrique au niveau de la carte FPGA, seul les connecteurs de type IDE ont t utiliss pour
leur facilit dexploitation. Compte tenu des contraintes sur le nombre limit de broches
accessibles de ces connecteurs, nous avons exploit seulement les 11 bits de poids forts en
sortie de chacun des six CANs de la carte dinterface. Par la suite, chaque bit de poids faible a
t mis ltat logique haut pour reconstituer, parfois avec lgre erreur de 4.88mV, les
valeurs numriques correspondant aux entres analogiques des CANs, dans larchitecture de
calcul implmenter dans le FPGA.
En guise de capteur de tension, les transformateurs utiliss dlivrent des tensions
proportionnelles aux tensions mesures avec un rapport de transformation 500V/10V. En ce
qui concerne les capteurs de courant, ils sont assurs par un boitier qui affiche un rapport de
transformation de 0.2V/1A. Afin d'amplifier ventuellement les tensions issues des capteurs
dans la gamme dentre du CAN, un montage base damplificateurs oprationnels de type
AMP02E (socit Analog Devices) a t utilis. La mmorisation des tats logiques des
sorties des CANs pendant la conversion est assure par des composants SN74HC174N
(Socit Texas Instruments) qui intgrent chacun six bascules de type D. Pour adapter le
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
niveau de tension des E/S numriques de la carte FPGA aux niveaux de tension du dispositif
exprimental, nous avons employ des composants ULN2003 (STMicroelectronics). La figure
IV.3 prsente les diffrents constituants de cette carte et sa connexion avec la carte de
dveloppement Stratix DSP 2S180.

Fig. IV.3. Carte dinterface connecte la carte de dveloppement.


IV.3.1.3. Environnement rel de filtrage actif
La figure IV.4 prsente le principe du banc exprimental de filtrage actif, utilis pour la
validation de la commande du FAP. On y retrouve une carte munie d'une cible FPGA
EP2S180F1020C3 pour l'intgration de la commande du FAP et une carte d'interface pour
acquisition et conversion analogique numrique d'une part et l'adaptation de niveau de tension
numrique d'autre part. En outre, on peut aussi voir une unit d'laboration d'algorithmes
(micro-ordinateur) connect sur la carte FPGA par un cble USB Blaster . Cet ensemble
est intgr l'environnement rel de filtrage actif qui est constitu, comme pour le cas du
modle de simulation, de plusieurs parties :
- un rseau lectrique avec une puissance variable,
- une charge non linaire constitue d'un pont de Graetz commercialis par la socit
Semikron (rfrence SKD 51/14) qui alimente une charge compose d'une rsistance
Rc en srie avec une inductance Lc,
- un capteur pour la mesure des courants du rseau,
- un capteur pour la mesure des tensions du rseau et de la tension aux bornes de la
capacit de stockage d'nergie,
- un onduleur de tension,
- un bloc drivers SEMIKRON (rfrence SKHI 22A) pour piloter louverture et la
fermeture des IGBTs de l'onduleur,
- une source de stockage d'nergie constitue de 2 condensateurs de 2200 F mis en
srie, et connects du ct continu de l'onduleur,
- un filtre passif en sortie de l'onduleur.

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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP

Figure IV.4. Schma de principe de la plateforme exprimentale


IV.3.2. Rsultats exprimentaux
IV.3.2.1. Mode opratoire
Aucune sortie analogique pour signaux de basse frquence ntant disponible sur
lensemble constitu de la carte FPGA Stratix II et de la carte auxiliaire, il est difficile de
valider exprimentalement et de manire spare les blocs constitutifs de larchitecture de
commande du FAP. En effet, dans ce contexte, on ne peut observer ni les rfrences de
courant pour valider le bloc dextraction des harmoniques, ni la phase instantane ainsi que
les composantes symtriques de la tension source pour valider la PLL. Les sorties de cet
ensemble de carte correspondent principalement aux signaux de commande des interrupteurs
de londuleur. Aussi, sommes nous contraints en phase de tests dimplmenter cette
architecture de manire globale dans lunique FPGA. Ceci tant, on peut tout de mme
valuer linfluence dun bloc constitutif sur les performances de compensation de
larchitecture globale, en fonction de lapproche de conception adopte pour ce bloc. En ce
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
qui concerne le module dextraction des harmoniques, nous avons opt pour une validation
par une approche quasi-exprimentale.
a) Validation quasi-exprimentale de lextraction des harmoniques
En prlude la validation exprimentale, nous avons tout dabord choisi de tester en
simulation les performances didentification des harmoniques partir dun courant de charge
mesur sur notre plate-forme de test. Ctait pour nous un moyen de tester cette fonctionnalit
cl de la commande du FAP de manire en avoir une valuation propre. A la figure IV.5,
nous prsentons la tension mesure dans le mme temps aux bornes de la source variable
(figure IV.5 a) et obtenue en sortie dun capteur de gain de 1/500 ; ce qui correspond en
ralit une amplitude crte crte denviron 100V. Aprs sparation des harmoniques
contenues dans le courant de charge (figure IV.5 b) correspondant, on retrouve sa composante
fondamentale la figure IV.5 c) par la mthode p-qm. Des rsultats de simulation peuvent
aussi tre obtenus par les autres mthodes didentification base de rseaux de neurones
prsentes au chapitre 3. Toutefois, la tension source prsentant des fluctuations, les mthodes
bases sur la thorie des puissances instantanes se sont avres plus efficaces.

i_charge (A)

a)

b)

c)
Temps (s)

Fig. IV.5 Mthode p-qm - Filtrage des harmoniques partir de mesures exprimentales du
courant pollu : a) tension de source, b) courant de charge c) composante fondamentale aprs
filtrage des harmoniques
Par la suite, les performances didentification ont t values partir dun signal pollu
par des harmoniques 5 et 7, et cr loccasion de manire algorithmique puis implant dans
un FPGA Stratix I (EP1S80B956C5). Pour une phase arbitrairement choisie, la dtection
dharmoniques par la mthode directe a permis dobtenir la figure IV.6, le signal
harmonique somme des harmoniques 5 et 7. A la figure IV.7 sont prsents le signal pollu
estim par lAdaline et la composante fondamentale qui en est extraite. Aprs adaptation de
signaux au format de donnes des deux CANs de la carte FPGA Stratix I, lamplitude du
signal pollu est 585mV crte crte. Lestimation de ce signal donne un signal similaire
damplitude releve de 581mV, puis la dtection harmonique gnre un signal de rfrence de
194mV crte crte. La forme rgulire et sinusodale du courant fondamental est un
indicateur valable de la bonne performance dextraction dharmonique de la mthode
propose. Des rsultats similaires ont t obtenus avec les autres mthodes.

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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP

Fig. IV.6. Obtention dun signal harmonique partir dun signal pollu

Fig. IV.7. Le signal pollu estim et sa composante fondamentale.


b) Validation exprimentale de la commande du FAP
Dans la pratique, le signal pollu est mesur sur un systme lectrique rel ou sur une plateforme exprimentale externe la carte de dveloppement. Cest ainsi que pour coller la
ralit, nous navons pas implanter dans le FPGA un modle de la source, mais uniquement
la commande du FAP. Toutefois, une PLL est ncessaire pour la dtection de la phase
instantane de la tension rseau afin de synchroniser les autres blocs de la commande du FAP.
Par mesure de prcaution, nous avons ralis la phase exprimentale proprement dite en deux
tapes. La premire consistait commander le FAP sans raccorder le filtre de sortie sur le
rseau selon le schma de la figure IV.8. Ce mode opratoire que nous appellerons
commande en boucle ouverte nous a permis dapprcier de manire conjointe les
performances de synchronisation par la PLL, de lidentification des harmoniques et de
commande de londuleur. En effet, pour une commande efficace, le courant qui circule dans le
filtre de sortie de londuleur est identique au courant de rfrence obtenu par le module
dextraction des harmoniques. Cest ainsi que ce courant du filtre est mesur et soustrait du
courant de charge par une simple opration mathmatique opre sur loscilloscope utilis
afin davoir un courant de source fictif limage du celui quon obtiendrait rellement en
bouclant le filtre de sortie au point de raccordement du rseau. Ds lors que ce courant est
conforme aux attentes dans des conditions suffisamment diffrentes, on peut alors procder
la commande du FAP en boucle ferme pour assurer effectivement la compensation.

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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
Les oscillogrammes et les analyses harmoniques exprimentales que nous proposons dans
ce chapitre sont issus dun oscilloscope MetriX de la gamme Scopix II 7104 fonctionnant
100MHz et permettant de faire une analyse prcise de la FFT grce sa mmoire interne.
Nous disposons dune source de tension alternative variable qui dlivre une tension triphase
dont une capture est prsente la figure IV.9. En alimentant directement la charge non
linaire, nous constatons que celle-ci absorbe un courant non sinusodal (figure IV.10), ce qui
se rpercute du cot de la source. Afin dviter quune seconde charge aux caractristiques
courant-tension diffrentes ne consomme le mme courant de source si on la connecte au
rseau, linstallation dun FAP est ncessaire pour corriger ce courant de source de manire
lui redonner sa forme sinusodale.

Fig. IV.8. Principe exprimental pour la validation simultane de lextraction des


harmoniques et du contrle de courant commande en boucle ouverte

Fig. IV.9. La tension de source


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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP

Fig. IV.10. Le courant absorb par la charge non linaire


IV.3.2.2. Commande du FAP en boucle ouverte
Il est question dimplmenter larchitecture de commande dans le FPGA afin de sassurer
que le bloc dextraction des harmoniques synchronis par la PLL fournit en interne les
courants de rfrence adquats et utiliss comme consigne la boucle de contrle de courant.
Cette boucle permet de commander londuleur en gnrant les impulsions ncessaires au
pilotage des interrupteurs de londuleur pour que celui-ci dbite travers le filtre de sortie les
bons courants injecter sur le rseau pour assurer la compensation des distorsions sur les
courants ct source. Il sagit ainsi dans la commande du FAP en boucle ouverte dune
valuation de larchitecture globale par lapprciation de la diffrence entre le courant de
charge et le courant injecter sur le rseau en prlude la connexion effective du filtre de
sortie au point de raccordement rseau.
La mise en route du filtre actif commence par le chargement du condensateur du bus
continu de londuleur sans envoyer dordre de commande aux interrupteurs. Dans ce cas, les
IGBTs sont bloqus et le courant limit par linductance Lf, circule au travers des diodes
montes en antiparallle et vient charger llment de stockage. La mise sous tension du
rseau seffectue progressivement de faon viter les gradients de courants trop importants
dans les diodes. On peut ds lors envoyer les ordres de commande des IGBTs de londuleur.
La charge du condensateur peut donc sachever et la tension continue peut atteindre la valeur
impose par la consigne de la rgulation de tension (tension de rfrence)
La figure IV.11 prsente successivement pour la premire phase, le courant de charge
dform, le courant ct source qui lui est identique tant donn que la commande se fait sans
compensation, ainsi que la tension de la source damplitude fixe 40V. Le spectre
harmonique du courant de source prsent la figure IV.12 rvle un THD de 30% avec une
prsence remarque des harmoniques de rang 5, 7, 11, 13, 17,19, etc.
Le courant de charge est nouveau montr la figure IV.13 sur le mme axe que le
courant injecter sur le rseau et mesur en sortie de lensemble onduleur et filtre passif de
sortie de type R-L. Afin de juger de lefficacit conjointe de lidentification des courants de
rfrence et du contrle de courant, la figure IV.14 prsente la tension source, le courant de
charge, le courant injecter et le courant de source fictif obtenu par la diffrence
mathmatique entre le courant de charge et le courant traversant le filtre de sortie. Nous
constatons que la forme de ce courant fictif est bien sinusodale avec des fluctuations
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
ngligeables. De mme, les paramtres amplitude et frquence sont conformes ceux de la
composante fondamentale du courant de charge. En outre, le dphasage entre le courant dbit
par la source et la tension de ladite source est quasiment nul. De ce fait, on peut aisment
penser quaprs le raccordement du FAP au rseau, le courant la source aurait la mme
forme que le courant fictif, c'est--dire que non seulement la compensation harmonique sera
effective mais il en sera de mme pour la compensation de lnergie ractive.
Un rsultat similaire est obtenu en adoptant la mthode SRFM pour lextraction des
harmoniques. Les signaux correspondant sont prsents la figure IV.15 par une capture sur
10 priodes.

Fig. IV.11. Rsultats avant compensation - 1) courant charge, 2) courant source, 3) tension
source

Fig. IV.12 Spectre harmonique du courant de la source avant compensation

- 121 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP

Fig. IV.13. Identification des harmoniques de courant par la mthode directe.

Fig. IV.14. Rsultats exprimentaux en boucle ouverte Mthode ITM a) tension source,
b) courant charge, c) courant de rfrence, d) courant prvu cot source aprs compensation

Fig. IV.15. Rsultats exprimentaux en boucle ouverte - Mthode SRFM 1) courant charge,
2) courant prvu cot source aprs compensation 3) tension source, 4) courant de rfrence
- 122 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
IV.3.2.3. Commande du FAP en boucle ferme
La commande en boucle ouverte nous a permis de constater, travers la forme rgulire du
courant fictif de source, que la compensation harmonique tait possible. Ds lors, nous avons
entrepris de raccorder le FAP au rseau afin de le commander en boucle ferme et apprcier
dans les conditions industrielles ses performances de compensation. La figure IV.16 prsente
le principe exprimental de la commande du FAP en boucle ferme.

Fig. IV.16. Principe exprimental de la stratgie de compensation du FAP commande en


boucle ferme
Chaque phase du filtre de sortie du FAP est connecte la phase correspondante au point
de raccordement rseau. Ainsi les courants injects viennent sajouter en opposition de phase
aux courants ct source de manire liminer les harmoniques quils contiennent pour
assurer la compensation. Nous prsenterons dabord les rsultats obtenus dans des conditions
quasi idales avec une charge quilibre et une source de tension triphase relativement
symtrique et quilibre malgr quelques fluctuations en termes frquence ou de pics de
tension. Dans un second temps, les mesures concerneront une priode denregistrement au
cours de laquelle, nous provoquerons une augmentation brusque de la rsistance de la charge
RC dans le but de diminuer lamplitude du courant de charge.
a) Conditions quasi idales
Les rsultats de commande du FAP en boucle ferme sont obtenus dans des conditions quasi
idales avec la charge triphase et la source de tension identique celle de la figure IV.9. Sur
la figure IV.17 et pour une phase choisie arbitrairement, on peut voir successivement sur les
quatre voies de loscilloscope, la tension source, le courant de charge, le courant inject au
rseau qui est limage du courant de rfrence extrait du courant de charge par la mthode
ITM, et enfin le courant ct source qui se caractrise par une forme sinusodale aprs
compensation. La figure IV.18 prsente le spectre harmonique du courant de source avant et
- 123 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
aprs compensation. Selon cette figure, ce courant subit une remarquable rduction du THD
qui initialement est de 31% et passe 6% aprs injection du courant de compensation par le
FAP.

Fig. IV.17. Rsultats exprimentaux en boucle ferme - Mthode ITM : 1) tension source, 2)
courant charge, 3) courant de rfrence, 4) courant cot source

Fig. IV.18. Mthode ITM : Spectre harmonique du courant de source avant et aprs
compensation
Les performances de cette compensation sont aussi justifies par une commande adquate
de londuleur dans la boucle de contrle de courant. Cette fonctionnalit est illustre par les
impulsions MLI de la figure IV.19, recueillies lentre de lun des six interrupteurs IGBT de
londuleur. On peut observer quelles sont bien dun niveau de tension de 15V aprs
amplification travers la carte dinterface des impulsions initiales de 3.3V gnres par le
FPGA. De plus, elles rvlent bien une frquence moyenne de 12,5 KHz pour la commutation
des IGBTs.

- 124 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP

Fig. IV.19. Impulsions MLI de commande des IGBTs obtenues exprimentalement


Nous avons aussi test la commande en boucle ferme en utilisant la mthode dextraction
harmonique SRFM. Les rsultats obtenus sont prsents la figure IV.20 avec
successivement la tension source, le courant de charge, le courant inject au rseau et le
courant de source aprs compensation. En outre, lanalyse harmonique sur le courant ct
source permet dobserver un instant donn sur la figure IV.21, un THD de 31% avant et 7%
aprs la compensation.

Fig. IV.20. Rsultats exprimentaux en boucle ferme - Mthode SRFM : 1) tension source,
2) courant charge, 3) courant de rfrence, 4) courant cot source

Fig. IV.21. Mthode SRFM : Spectre harmonique du courant de source avant et aprs
compensation
- 125 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
b) Performances de filtrage lors dune variation de la charge
Les captures dcran doscilloscope ne permettent pas en gnral dobserver linfluence des
changements significatifs des paramtres du systme lectrique sur les signaux mesurs. Cest
pourquoi nous avons procd un enregistrement sur une priode temporelle qui nous a
permis de reprer la plage comprise entre 5,06 s et 5,14 s pendant laquelle se produit la
variation de la charge. La figure IV.22 prsente lextraction harmonique sur le courant de
charge et la compensation du courant la source linstant 5,09 s o se produit le
changement damplitude du courant consomm suite la variation de charge. La tension
mesure la source est prsente la figure IV.22 a) et le courant consomm par la charge
non linaire est celui de la figure IV.22 b). De ce courant est extrait le courant de rfrence
(figure IV.22 c) qui, rinject au point de raccordement rseau, nous donne le courant mesur
cot source figure IV.22 d). Pour ces rsultats, lextraction des courants de rfrence se fait
par la mthode p-qm et le contrle de courant par la mthode HBZ. Il est aussi noter que les
faibles valeurs damplitudes obtenues correspondent des signaux prlevs en sortie des
capteurs. En mesurant le THD du courant source aprs compensation, nous obtenons une
valeur de 3,1% avant et 3,5% aprs la variation de charge. Ainsi, avec une valeur moyenne du
THD de 3,3%, on peut constater que les mthodes p-q et p-qm sont trs performantes tant en
situation quasi-idale quen prsence de fluctuations sur lamplitude du courant de charge.

Fig. IV.22. Rsultats exprimentaux en boucle ferme - Mthode p-qm : a) tension source,
b) courant charge triphas, c) courant de rfrence, d) courant cot source
A la figure IV.23 sont reprsents le courant et la tension la source pour la phase a avec une
chelle identique. Malgr la faible amplitude du courant par rapport celle de la tension on
peut quand mme observer quil nexiste pas de dphasage entre ces deux formes dondes.
Ceci est la preuve que le filtrage des harmoniques sest fait en mme temps que la
compensation de la puissance ractive.

- 126 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP

Fig. IV.23. Compensation exprimentale du dphasage courant-tension par la mthode p-qm


De manire gnrale, nous avons tout dabord rencontr des problmes au moment des
commutations des IGBTs de londuleur. En effet, les relevs effectus montraient des pics au
moment des commutations. Nous avons opr un rglage plus judicieux du filtre de sortie
pour atteindre le meilleur point de fonctionnement. Ce qui nous a permis daffiner la forme du
courant de source et par consquent de diminuer le THD aprs compensation.
IV.3.3. Caractrisation de limplantation FPGA de la commande du FAP
IV.3.3.1 Analyse temporelle
Afin de raccorder la carte FPGA lenvironnement rel de test, ses entres/sorties ont t
connectes la carte dinterface. Le chemin de donnes pris en compte dans notre analyse fait
suite lacquisition des signaux courants/tensions par les capteurs. Il commence sur la carte
dinterface par une amplification de tension travers lamplificateur oprationnel AMP02E,
connect au composant ADS7810U qui ralise la conversion analogique numrique. Ensuite
vient le stockage temporaire des valeurs numriques obtenues dans des registres de type
bascule D (SN74HC174N). Le traitement qui sen suit est fait par lalgorithme de commande
du FAP intgr dans le composant FPGA, situ sur la carte de dveloppement Stratix II
EP2S1S80. Ce composant gnre les impulsions de commande des IGBTs qui sont
achemines travers les circuits buffers ULN 2003, eux-aussi prsents sur la carte dinterface.
Nous prenons enfin en compte les dlais dans le driver SKHI 22A et chaque Module IGBTs,
SKM50GB123D, de londuleur.
Dans les applications de filtrage actif, la frquence de commutation des interrupteurs doit
tre assez leve (de 10 kHz 20 kHz), afin de gnrer efficacement les courants
harmoniques compenser. En gnral, laugmentation de la frquence de commutation
permet de meilleures caractristiques de courant et de tension de sortie des convertisseurs et
donc des valeurs plus rduites de linductance du filtre de raccordement et du condensateur du
bus continu. Nanmoins, la frquence de commutation des semi-conducteurs est limite
cause des difficults pour lvacuation de la chaleur produite. Les pertes qui en dcoulent
deviennent plus importantes lors dune monte en tension.

- 127 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
Pour dterminer cette frquence de commutation dans les limites acceptables avec les
mthodes de contrle de courant adoptes pour notre application il convient, pour le contrle
par Hystrsis, de bien choisir la bande et/ou la priode dchantillonnage. Pour gnrer les
signaux de commande par MLI, la frquence de commutation sera troitement lie la
frquence de la porteuse et une fois de plus la priode dchantillonnage. De ce fait, le choix
cette priode revt une importance particulire afin que chaque chantillon corresponde des
valeurs significatives devant permettre une bonne gnration des courants injecter sur le
rseau. Pour ce faire, il est vident que cette priode devra tre choisie de manire
minimiser le retard maximum introduit par chaque composant utilis entre lacquisition des
signaux et la commande des IGBTs de londuleur. Ce retard dpend essentiellement :
des caractristiques et performances des CANs et des autres composants de la carte
dinterface
des temps de propagation et des temps morts gnrs par les drivers des modules
IGBTs.
Le tableau IV.1 consigne les retards maximum introduits par chaque composant, plac entre la
carte dinterface et londuleur. Ces retards sont obtenus en exploitant les documents
constructeurs des diffrents composants. La vitesse de balayage (slew rate) caractristique de
lamplificateur oprationnel AMP02E permet dobtenir un temps de monte de 1458 ns. Tous
les CANs placs sur la carte dinterface sont simultanment pilots par le FPGA une
frquence choisie 5 MHz (priode gale 0,2 s). Cette frquence est gnre partir de
loscillateur quartz 100MHz, de la carte FPGA et dun petit module algorithmique de
contrle du processus de conversion A/N. Les donnes converties sont ensuite traites pour
tre adaptes au format normalis, utilis en entre de larchitecture de lalgorithme de
commande du FAP.
Composants

Origine du retard
Retard (ns)
Phase dacquisition (carte dinterface)
Temps de monte (slew rate)
Amplificateur Oprationnel AMP02E
1458
Convertisseur Analogique Numrique ADS7810 Temps minimal entre deux
1400
(12-Bit, frquence dchantillonnage 800kHz)
conversions
Bascules D, SN74HC174N (VCC=3,3V)
Dlai propagation (E/S)
200
Phase de Traitement (FPGA)
FPGA, EP2S180F1020C3
Priode dchantillonnage
10000
Acheminement des signaux de commande de londuleur (carte dinterface+onduleur)
Adaptateur de tension (Buffer), ULN 2003
Dlai dE/S
1000
Temps mort
4300
Driver, SKHI 22A
Temps de la propagation
1150
Dlai de fermeture (ton=130 ns)
445
Module IGBTs, SKM50GB123D
Dlai douverture (toff=445 ns)

Total

19953 ns

Tab. IV.1. Retard maximum introduit par chaque composant utilis entre lacquisition des
signaux et la commande de londuleur
Puisque le temps minimum ncessaire entre deux conversions pour les CANs de type
ADS7810U est de 1,25 s, la conversion sera effectue aprs sept coups dhorloge (c'est-dire 70,2 s = 1,4 s). Aliments 3,3V, les bascules SN74HC174N, sont caractrises par
un dlai maximal de propagation dune valeur de 200 ns. Le temps dchantillonnage des
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
algorithmes, fix 10 s est suffisamment grand pour permettre une phase dexcution
complte, et relativement petit pour minimiser les pertes par commutation dans londuleur.
Des impulsions sortent du FPGA et passent par le buffer ULN 2003 avec un dlai de
propagation de 1 s pour commander en ouverture et en fermeture un module IGBTs
SKM50GB123D de londuleur. Le dlai de commutation le plus important dune valeur de
445 ns a lieu en phase douverture. Un driver SKHI 22A est insr avant le module pour
acheminer les impulsions avec un temps de la propagation de 1,15 s et un temps mort de 4,3
s. En faisant la somme des retards maximum introduits par chaque composant sur le chemin
de donnes, on obtient un retard total de 19, 95 s
Nous allons dans la suite analyser larchitecture de commande du FAP implanter dans le
FPGA pour en dterminer le temps de calcul dans ce composant partir de la latence attribue
aux blocs de base de la bibliothque Dsp BuilderTM en fonction du format de donnes
manipul. Nous avons convenu pour llaboration de notre modle de gnraliser lutilisation
du format virgule fixe de 18 bits. Les latences des diffrents oprateurs sont listes cidessous :
multiplieur coefficients variables = 4
multiplieur 1 coefficient constant = 3
additionneur parallle : 2
diviseur = 8
Nous avons choisi danalyser essentiellement lalgorithme de commande du FAP par la
mthode dextraction dharmonique p-q qui se caractrise par sa popularit, sa complexit et
un chemin de donne plus long en comparaison des architectures issues des autres mthodes.
Cette analyse sest faite tour tour travers les diffrents modules constitutifs obtenus au
chapitre 2 partir du partitionnement modulaire de la figure II.16. En suivant le chemin de
donnes, et en additionnant les latences des blocs de base, nous avons relev la latence de
chaque module. En considrant la frquence de fonctionnement du FPGA de 100 MHz, qui
correspond une priode de 10ns, les performances des diffrents blocs sont prsentes au
tableau IV.2.
Module
Dtection de la phase instantane
Extraction des composantes directes de tension
Calcul des puissances instantanes
Calcul des composantes continues de puissances
Calcul des courants de rfrence
Contrle de courant
TCT = t + tvd + t pq + t pq + tiref + tCONT
Temps dexcution TEX = TCT + tA/ N

Latence
27
49
16
10
25
7

Temps de calcul
t = 0,27 s
tvd = 0,49 s
tpq = 0,16 s
t pq = 0,1 s
tref = 0,25 s
tCONT = 0,07 s
TCT = 1,34 s

TEX = 2,74 s

Tab. IV.2. Evaluation temporelle de larchitecture de commande du FAP par la mthode p-q
Le temps de calcul total TCT de larchitecture de commande du FAP qui adopte la mthode pq pour lextraction des courants de rfrence est gal 1,34 s. En ajoutant le temps de
conversion analogique numrique tA/N qui est de 1,4 s, le temps dexcution total TEX pour
cette architecture est gal 2,74 s. De la mme faon, quand lextraction des harmoniques se
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CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
fait par la mthode synchrone (SRFM), on relve partir des rsultats du tableau IV.3 un
temps dexcution total de 2,16 s.
On peut remarquer que tA/N est assez important par rapport au temps de calcul TCT travers
larchitecture de commande. Lutilisation dun CAN plus rapide contribuerait rduire
considrablement tA/N et permettrait davoir un temps dexcution assez proche de TCT . Dans
ces conditions, et en se basant sur les rsultats de lanalyse temporelle obtenus par la mthode
p-q, notre architecture de commande pourrait tre chantillonne une frquence maximale
de 746 KHz. Pour ce qui est de la mthode synchrone, on pourrait aller jusqu 1,31 MHz en
respectant toutes les contraintes temporelles du composant de faon nous permettre en cas
de besoin de russir aisment les simulations post-routage dans loutil de synthse utilis. La
rduction considrable du temps dexcution lorsque ces algorithmes sont implants sur cible
FPGA permet dobtenir une meilleure qualit didentification des harmoniques, de rgulation
de courant et notamment un taux de distorsion harmonique plus faible.
Module
Dtection de la phase instantane
Transformation de Park directe (abc-DQ)
Calcul des composantes continues de courants

Latence
27
16
12

Temps de calcul
t = 0,27 s
tabc-DQ = 0,16 s

14
7

TCT = t + tabcDQ + tiDQ + tDQabc + tCONT

tDQ-abc = 0,14 s
tCONT = 0,07 s
TCT = 0,76 s

Temps dexcution TEX = TCT + tA/ N

TEX = 2,16 s

Transformation de Park inverse (DQ-abc)


Contrle de courant

ti DQ = 0,12 s

Tab. IV.3. Evaluation temporelle de larchitecture de commande du FAP par la mthode


SRFM
Avec la possibilit de description matrielle du paralllisme inhrent aux algorithmes
neuronaux, les FPGA prennent une fraction de la priode de commutation pour excuter en
temps rel lalgorithme de commande du FAP. Une consquence directe de cette situation est
la consommation dune quantit importante de ressources de calcul, augmentant de ce fait les
cots. En utilisant des techniques de pipeline et doptimisation comme la mthode
dadquation algorithme architecture (A3), le concepteur obtient une structure simplifie qui
occupe une surface rduite en gardant un temps dexcution rapide, bien infrieur celui
dune solution de type processeur comme le DSP.
IV.3.3.2 Analyse de la consommation des ressources FPGA
La figure IV.24 prsente une synthse des rsultats concernant le remplissage du FPGA
lors de limplantation darchitectures neuronales de commande du FAP. Associes la mme
mthode de contrle de courant HBZ, plusieurs mthodes dextraction des harmoniques de
courant sont considres en triphas. Nous avons dj relev que la mthode SRFM
consommait en moyenne 21,67% de ressources de calcul, ce qui correspond au taux le plus
bas tandis que la mthode TMM avec 52% prsente le taux le plus lev. Les ressources de
calcul sont constitues dune part des blocs Dsp 9-bits et des ALUTs permettant
dimplmenter les oprateurs, et dautre part des lments de mmorisation de type RAM. On
peut aussi noter que la mthode TMM fait le plus appel des registres de mmorisation (24%
- 130 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE


MENTALE DE LA COMMANDE
COMMAN
DU
FAP
de ces ressources) alors que trois mthodes (directe, p-q et p-qs)) nen ont quasiment pas
besoin. Concernant les
es blocs Dsp 9-bits
9
du FPGA, ils sont entirement consomms pour les
mthodes TMM, p-q et p-qm,
qm, les mthodes directe et p-qs en utilisent unee partie relativement
relativemen
importante tandis que la mthode SRFM en consomme moyennement.
(%)
100
80
ALUTs
60

RAM (bits)

40

DSP 9-bits
9

20

Surface moyenne
occupe

0
Directe

TMM

SRFM

P-Q

P-QS

P-QM

(Mthode
didentification)

Fig. IV.24. Etat des ressources consommes dans le FPGA pour diffrentes mthodes
didentification des harmoniques (contrle HBZ)
De manire gnrale, la surface du composant FPGA est loin dtre occupe son
maximum car le taux moyen de consommation de ressources de calcul nexcde pas 52%.
52% Au
regard du tableau III.12, sur limpact des diffrents contrleurs dans la consommation des
ressources du FPGA, la mthode de contrle de courant PI neuronal en lieu et place du
contrleur HBZ,
BZ, entrane une augmentation moyenne de 1,33 points en %, soit une
consommation maximale de 53,33%, quelque que soit la commande du FAP choisie.
IV.3.3.3 Comparaison entre la solution dimplantation FPGA et la solution DSP
Les principales solutions actuelles
act
dimplantation de contrleurs numriques sont le DSP,
DSP
le FPGA et lASIC. Parmi ceux-ci,
ceux ci, le DSP et le FPGA offrent un bon compromis entre
puissance de calcul et flexibilit. En outre, ces technologies programmables permettent des
phases de dveloppement
ent et de prototypage rapides par rapport la conception dun circuit
personnalis de type ASIC,, qui est essentiellement utilis pour la production des circuits en
grande srie. Cest ainsi que nous baserons notre tude comparative sur les composants DSP
et FPGA. Enn fonction de la nature des algorithmes implmenter (son GFD), le concepteur
aura choisir entre ces deux possibilits. La figure IV.25 rappelle les critres de choix entre
une cible FPGA et une cible DSP pour le contrle des systmes lectriques.
lectriques.
Laxe des abscisses reprsente les contraintes temporelles. Ces contraintes sont relatives au
type de dpendance aux donnes. En fait, plus cette dpendance est importante, plus
lalgorithme est squentiel. Il est alors vident que la solution logicielle
logicielle DSP est la plus
adapte. Par contre, si le graphe flot de donnes rvle plusieurs possibilits de paralllisme
(faible dpendance aux donnes) comme cest le cas pour les algorithmes base de rseaux de
neurones, la solution FPGA devient la plus intressante.
intressante. La complexit de lalgorithme
- 131 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
reprsente par laxe des ordonnes est un autre lment cl dans la comparaison. Cette
complexit peut tre value de deux manires : le nombre doprations et leur rgularit.
Ainsi un algorithme prsentant un important nombre de fonctions nest pas ncessairement
complexe si la majorit des oprations est identique.

Fig. IV.25 : Domaines dutilisation des cibles DSP et FPGA [MO-07]


Les algorithmes utiliss pour la commande numrique des systmes lectriques sont trs
souvent lintersection des deux technologies dimplmentation. Cependant, dans plusieurs
cas, la solution DSP est prfre. En ce qui nous concerne, la raison est purement historique.
Les concepteurs sont plus prompts adopter cette solution du fait quelle est base sur la
programmation classique. Grce aux nouvelles mthodologies de conception et au progrs des
outils CAO, cette tendance est de moins en moins constate, car de nos jours, le temps de
dveloppement est suffisamment court lors du prototypage FPGA. Toutefois, pour choisir la
cible dimplmentation approprie, une comparaison directe entre les contrleurs base de
FPGA et ceux implants sur DSP en termes de performances doit tre conduite avec grands
soins. En effet, pour tre totalement juste, entre autres, les deux cibles doivent tre de la
mme gnration et les modles de conception doivent tre semblables. Dautre part, les
paramtres du systme lectrique (rseau, charge non linaire et partie puissance du FAP), la
prcision des paramtres de contrle et la priode dchantillonnage doivent tre identiques.
Nous allons dans la suite considrer deux composants de mme gnration. Il sagit dun
FPGA Stratix II EP2S180, cible dimplantation de la carte de dveloppement Altera utilise
dans nos travaux, et dun DSP TMS320C31-40 de la carte dSPACE DS1104, largement
utilise jusqu prsent dans des travaux portant sur des applications de filtrage actif. Cette
carte dSPACE est aussi quipe d'un processeur Power PC 603e d'IBM. Le tableau IV.4
restitue les caractristiques de ces cibles dimplantation selon des critres choisis.
On peut rapidement constater que les cots des cartes de dveloppement FPGA et DSP
sont comparables. Le temps dexcution des algorithmes utiliss pour la commande du FAP,
est beaucoup plus rapide pour le FPGA que pour le DSP du fait du paralllisme inhrent aux
rseaux de neurones. Par ailleurs, la multiplicit des horloges disponibles dans un FPGA offre
la possibilit dimplmenter des routines de scurit et autres algorithmes fonctionnant en
parallle, et des frquences diffrentes. La performance du DSP est limite par sa frquence
dhorloge et le nombre doprations utiles par priode dhorloge tandis que celle du FPGA est
limite par la frquence dhorloge et sa densit dintgration. En ralit, la grande majorit
des systmes est constitue de plusieurs blocs. Parmi ceux-ci, certains sont mieux
implments dans un FPGA et dautres avec un DSP. Lapproche DSP est adapte en cas de

- 132 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
faible frquence dchantillonnage et dalgorithme complexe, tandis quune frquence leve
associe un algorithme prsentant une multitude de tches rptitives convient au FPGA.
Dans le tableau IV.5, nous prsentons le THD aprs compensation du courant de source
obtenu par diffrentes mthodes didentification et de contrle, dans des conditions
exprimentales, avec notre cible FPGA. Ces rsultats y sont compars avec ceux obtenus dans
[DJ-05], avec une carte dSPACE DS1104, sur le mme banc de test. Quoique de manire
gnrale les rsultats soient comparables sur les deux cibles, nous obtenons de meilleures
performances de filtrage pour la mthode didentification p-qm sur FPGA.
Critres de comparaison
Mode de traitement des donnes

FPGA Stratix II EP2S180


parallle

DSP TMS320C31
squentiel
3500 (carte dSPACE
Cot des cartes de dveloppement 3000 (carte FPGA) + 1800
DS1104) + 1000
+ logiciels et/ou drivers associs
(carte dinterface)
(botier de connectique)
Adapt aux algorithmes complexes
avec calculs intensifs et/ou non
oui
instructions conditionnelles
Adapt
aux
algorithmes
massivement parallles (ex : base oui
non
de rseaux de neurones)
Frquence caractristique
100MHz
40MHz
Taille du bus de donnes, impose 51 bits max (virgule fixe 32 bits (virgule flottante
par loutil de conception
sous Dsp Builder)
sous Simulink/dSPACE)
Beaucoup plus lev
Nombre dinstructions par seconde surtout si paralllisme de 20 millions (MIPS)
larchitecture de calcul
- 100MHz maximum.
- Limite 20KHz
Echantillonnage de lalgorithme - 6 horloges disponibles
environ
pour une application de filtrage
issues de la PLL intgre.
- Une seule horloge
actif
- 100KHz adopte pour le
disponible
contrle de courant
- littrale en VHDL ou - littrale en C, C++ ou
Mode
de
description
des
Vrilog
Assembleur
contrleurs implmenter
- graphique (Exemple avec - graphique avec blocs
blocs Dsp BuilderTM )
SimulinkTM
Temps dexcution dalgorithmes
rapide
moins rapide
bases de rseaux de neurones
Adapt aux applications temps rel oui
Pas autant
Gestion des donnes en virgule
moins bon
meilleure
flottante
Gestion des donnes en virgule fixe meilleure
moins rput
Frquence de mise jour par les
leve
moins leve
fabricants suite des bugs
Fabricant
Altera
Texas Instrument
Tab. IV.4. Comparaison entre les solutions dimplantations FPGA et DSP
Cette tendance vers le FPGA serait accentue si dans nos travaux on utilisait un filtre
passif de troisime ordre plutt quun filtre R-L du premier ordre dans le FAP. Cette tude
- 133 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
comparative prendrait tout son sens si les stratgies de contrle de courant et les frquences
dchantillonnage taient aussi identiques.
Les mises jour suite des bugs sont effectues plus frquemment pour le FPGA. On note
aussi la prsence sur le march des FPGA optimiss et faible cot, des IP logicielles et
matrielles de plus en plus nombreux, permettant de rduire considrablement le temps de
dveloppement. De plus, les mthodes de conception de haut niveau avec un processus de
vrification robuste feront de plus en plus du FPGA la cible dimplmentation prfre pour
les contrleurs numriques.

DSP (Te = 50s) [DJ-05]


Mthode
didentification

p-q (ou p-qm)

FPGA (Te = 10s)

Type de contrle de THD


courant
rseau

cot Type
commande

PID classique

7,2%

Commande inverse

4,92%

Commande
inverse

4,87%

directe

PI neuronal

6,8%

Hystrsis
(bande =0,05)

Commande inverse

5,51%

PI neuronal

Directe
SRF
(SRFM sur FPGA)
Tri-monophas
(TMM sur FPGA)

Hystrsis
(bande =0,05)

Commande
inverse
Commande
inverse

directe
directe

3,84%
4,3%

Hystrsis
(bande =0,05)
Hystrsis
(bande =0,05)

de THD cot
rseau

3,3%

6%

7%
6%

Tab IV.5. Performances de compensation avec diffrentes mthodes didentification et de


contrle en exprimentation sur les cibles DSP et FPGA
IV.4. CONCLUSION
Ce dernier chapitre commence par une premire partie qui prsente le flot de conception
adopt pour llaboration de nos architectures de commande du FAP dans un souci de
minimisation du taux de remplissage de la cible dimplmentation de type FPGA. Il sagit
dune approche de dveloppement modulaire qui essaie dliminer tout bloc redondant
fonctionnant en parallle avec son homologue. Dans le mme temps, le format de donnes
virgule fixe est choisi avec dlicatesse de manire correspondre de faon adquate aux
donnes manipules travers lalgorithme. Loptimisation des ressources consommes se fait
aussi grce loutil de synthse qui, lors de lintgration des architectures de commande, se
conforme prioritairement la contrainte de surface du composant.
La deuxime partie est consacre la validation exprimentale de la commande du FAP.
La plate-forme de test est compose de la source dalimentation triphase et variable, dune
charge non linaire constitue dun pont redresseur triphas et dune branche R-L situe du
ct continu, ainsi que du FAP. Ce dernier dans sa partie puissance est constitu dun
onduleur et dun filtre de sortie du premier ordre. Dans sa partie commande une carte FPGA
utilise pour limplmentation des algorithmes est associe une carte dinterface destine
- 134 -

CHAPITRE IV : PROTOTYPAGE FPGA ET VALIDATION EXPERIMENTALE DE LA COMMANDE DU


FAP
lacquisition des paramtres du rseau lectrique par conversion analogique numrique et
lacheminement des impulsions de commande vers les interrupteurs de londuleur. La
validation sest effectue selon un mode opratoire en deux tapes : une commande en boucle
ouverte dans laquelle le FAP nest pas boucl sur le rseau et une commande en boucle
ferme pour observer dans un environnement rel de filtrage la compensation harmonique et
la correction du facteur de puissance. Les relevs ont permis de constater que les
performances de filtrage du FAP sont bonnes dans des conditions quasi-idales ainsi quen
prsence dune variation de la charge. Nous avons par la suite valu lapport de la solution
dimplantation matrielle de type FPGA pour l'intgration de la commande du FAP. A cet
effet une analyse temporelle nous a fourni un temps dexcution satisfaisant travers ce
composant. De plus, lvaluation globale des ressources de calcul utilises en tenant compte
des diffrentes architectures testes en phase de prototypage nexcde gure 52% pour un
FPGA Stratix 2S180F1020C3. Enfin, une tude comparative entre cette solution
dimplantation adopte dans nos travaux, et une solution de type DSP, vient justifier les
orientations de cette thse vers lutilisation des cibles de type FPGA.

- 135 -

CONCLUSION
GENERALE

CONCLUSION GENERALE
Ce travail de thse sinscrit dans le projet CPER intitul Conception Intgre de
Systmes Electriques de Commande men lInESS en collaboration avec lquipe TROP
du laboratoire MIPS de lUniversit Haute Alsace de Mulhouse et lquipe GREEN-ERGE de
lINSA de Strasbourg. Les premiers rsultats obtenus dans le cadre de ce projet ont ouvert des
perspectives novatrices sur la commande neuromimtique de systmes lectriques dans des
applications de filtrage actif et de commande de moteurs. Cest ainsi que notre travail sest
positionn sur lvaluation de lapport dune solution matrielle de type FPGA pour
limplmentation darchitectures de commande du FAP base de rseaux de neurones. Avant
de prsenter quelques perspectives, nous allons tirer les principales conclusions de cette tude.
Un tat de lart sur les FAPs, qui sont lune des solutions actuelles de dpollution des
perturbations rseau, a permis de rendre compte de lapport des techniques neuromimtiques
la commande de ces dispositifs. Compte tenu du paralllisme inhrent aux rseaux de
neurones, nous avons naturellement opt pour un composant structure parallle de type
FPGA, afin de bnficier des performances relatives limplantation sur cette cible des
contrleurs neuronaux pour les systmes de filtrage actif. A cet effet, une dmarche
mthodologique fonde sur la conception modulaire des architectures travers loutil de
dveloppement Altera Dsp BuilderTM a t propose. Dans le souci doptimiser les ressources
consommes lors de lintgration sur FPGA, nous avons combin cette stratgie avec une
adquation algorithme architecture base sur la gnralisation du Graphe Flot de Donnes
Factorises, sur llimination des blocs redondants et le choix personnalis du format de
donnes travers lalgorithme de commande. En outre, cette approche a pris en compte
lutilisation du synthtiseur pour effectuer la compilation des algorithmes en vue de la
programmation du FPGA selon le critre de surface pour un taux de remplissage limit.
Nous avons mentionn que les performances globales de la commande du FAP
dpendaient en grande partie de la fonction dextraction des courants de rfrence. Cest ainsi
que de nouvelles approches neuronales ont t dveloppes pour assurer cette fonctionnalit.
Il sagit essentiellement de la mthode Tri-Monophase Modifie (TMM), de la mthode
synchrone modifie (SRFM) et de la mthode des puissances instantanes multiplexes (pqm). Pour synchroniser ce module didentification, une PLL neuronale base sur la thorie des
puissances instantanes, nous a rendu satisfaction de part son caractre adaptatif et sa
robustesse dans diverses conditions de fonctionnement. Le contrle du courant a t possible
grce une mthode Hystrsis bande variable et un rgulateur PI neuronal. Dans le cas du
contrle par Hystrsis, nous avons obtenu de bons rsultats pour le cas particulier dune
largeur de bande nulle que nous avons appel Hystrsis bande Zro.
De manire gnrale, si on considre le cas le plus dfavorable correspondant une tension
source dsquilibre, en simulation le temps de rponse des mthodes dextraction des
courants de rfrence varie entre 17ms et 60 ms tandis le THD du courant ct source aprs
compensation varie entre 1,75% et 2,7%. Les mesures exprimentales sur le mme courant
permettent dobtenir un THD qui varie entre 3,3 et 7%. Les mthodes p-q en gnral et la
mthode p-qm en particulier apparaissent comme les plus satisfaisantes, et ce dans diverses
conditions exprimentales.
Lanalyse temporelle des principaux algorithmes de commande du FAP nous rvle un
temps dexcution maximal de 2,75 s pour un FPGA Stratix EP2S180F1020C3 fonctionnant
100 MHz, faisant ainsi de cette cible une solution dimplantation rapide avec un temps de
- 136 -

CONCLUSION GENERALE
traitement matris, ncessaire pour des applications temps rel. Par ailleurs, lintgration des
architectures de commande du FAP correspond un taux dutilisation des ressources de calcul
du FPGA qui varie entre 21,67% et 52%. De cette faon, lintgration du module dextraction
des courants de rfrence par la mthode Tri-Monophase dans sa version modifie est
maintenant possible, et les autres approches proposes offrent un gain considrable en
ressources matrielles. Cette caractrisation de limplantation sur cible FPGA a prcd une
tude comparative entre cette solution de type logique adopte dans nos travaux, et une
solution de type DSP de manire justifier les orientations de cette thse vers lutilisation des
composants de type FPGA.
A lissue de ce travail de thse, plusieurs perspectives se dgagent :
Il est ncessaire de poursuivre les tests exprimentaux pour approfondir lapport de la
solution FPGA pour limplmentation de la commande neuronale du FAP dans une situation
de dsquilibre au niveau de la tension de source. A lissue de cette phase, les rsultats
obtenus dans des conditions exprimentales identiques nous permettront denvisager une
valuation comparative complte entre les solutions DSP et FPGA.
Lutilisation limite des filtres actifs est due en partie aux cots structurels mais aussi la
limitation des interrupteurs de puissance travailler en haute tension. Les onduleurs
multiniveaux prsentent comme principal avantage la rduction des contraintes en tension sur
les interrupteurs de puissance. Cest ainsi que la recherche devrait voluer vers la mise
contribution des aptitudes de reconfigurabilit du FPGA pour lintgration de la commande
intelligente de type neuro-floue dun FAP muni dun convertisseur multiniveaux avec prise en
compte des dfauts.

- 137 -

ANNEXE

ANNEXES

ANNEXE I :
TRANSFORMATION VECTORIELLE A lAIDE DES
MATRICES DE PASSAGE
On dit quun systme X de grandeurs (Xa , Xb , Xc) dfinies dans le repre abc est triphas
2
lorsque celles-ci sont dphases de
. Ce systme est en plus quilibr lorsque
3
Xa + Xb + Xc = 0

Le systme X peut reprsenter une tension note vabc

(A.1)
va
ia

= vb , un courant iabc = ib ou un
vc
ic

a
dphasage abc = b

c
Un systme triphas et quilibr est donc un systme li par la relation

Xc = - Xa - Xb

(A.2)

Lasservissement des grandeurs triphases non transformes est inutilement complexe. On


introduit des transformations vectorielles pour simplifier le problme. Lide est de rendre ce
systme de tensions ou courants dcorrl.
La plupart des lois de commande en lectronique de puissance, utilises pour des applications
de filtrage actif (sans neutre raccord) ou de commande de machines lectriques se font dans
des repres deux dimensions. Parmi les mthodes didentification des harmoniques de
courants, proposes dans nos travaux pour la commande du FAP, la mthode synchrone
SRFM exploite une transformation des courants dans le repre en quadrature d-q tandis que
les mthodes (p-q et p-qm) calculent les puissances instantanes dans le repre -. Dans ce
cas de figure, les composantes homopolaires ne sont pas prises en compte.
De manire gnrale, deux matrices permettent de passer d'un systme triphas en abc un
systme en 0--. Il sagit de la transforme de Clarke et de la transforme de Concordia. La
transformation de Clarke conserve l'amplitude des grandeurs mais pas la puissance ni le
couple (on doit multiplier par un coefficient 3/2). La transformation de Concordia, que nous
utilisons essentiellement dans ce manuscrit, est orthonorme et conserve la puissance mais pas
les amplitudes.
I.1.

TRANSFORMEE DE CONCORDIA

I.1.1. Transforme de Concordia (matrice de passage orthogonale CO ) :


La transforme de Concordia note CO , est un outil mathmatique qui peut tre utilis en
lectrotechnique afin de modliser un systme triphas grce un modle diphas.

- 138 -

ANNEXES

X0

X =
X

2
3

1
2

1
2 X
a
Xa
1
X b = CO X b
2
X c
X c
3

1
2
1

2
3
2

1
0

(A.3)

Lavantage de lutilisation du repre 0-- est la sparation des composantes homopolaires


sur un axe particulier. Dans le cas triphas avec trois fils, il ny a pas de composantes
homopolaires en courant mais seulement en tensions si il y a des dsquilibres.
Nous pouvons donc calculer les puissances actives et ractives comme :

p v v i v .i + v .i
q = v v i = v .i + v .i

(A.4)

I.1.2. Transforme inverse de Concordia (matrice de passage orthogonale CO1 ) :

Xa
X =
b
X c

1
2

2 1

3 2
1

T32
1

1
2

1
2

X
X0
0
3

1
X = CO X
2
X
X

2
0

(A.5)

Il est noter que la matrice inverse de Concordia est gale sa transpose

CO 1 = COT

(A.6)

De plus, dans lhypothse dun systme quilibr, la composante homopolaire est nulle. Dans
ce cas, pour le passage entre repres diphas et triphas, la matrice de Concordia suivante est
0
1

1
3

2
utilise : T32 =
2 2
3

1 3
2
2
Proprits :

Permet de passer dun systme triphas un systme diphas (en quadrature) +


composante homopolaire

Conserve les puissances.

Dcorrle la matrice de couplage inductif entre phases.

X0 : composante homopolaire nulle si systme quilibr


- 139 -

ANNEXES
I.2.

MATRICE DE ROTATION

Lide est de rendre le vecteur X0 indpendant de .

Matrice de rotation (matrice de passage orthogonale ( ) )

X 0 1
0

X d = 0 cos

X q 0 sin

X0
0 X0

sin X = ( ) X
X
cos X

(A.7)

X0
0 X0


sin X d = ( ) 1 X d
Xq
cos X q

(A.8)

Matrice de rotation inverse ( ) 1

X 0 1
0

X = 0 cos
X 0 sin

Proprits :

Permet de passer dun systme diphas tournant un systme diphas fixe.

Conserve les puissances.


I.3.

TRANSFORMEE DE PARK

Cest une combinaison de la transforme de Concordia et de la rotation :


I.3.1. Transforme de Park (orthogonale) : P = CO *()
X0

Xd =
Xq

1
2

2
cos
3

sin

Xa
Xa
2
2
cos (
) cos ( +
) X b = P ( ) X b
3
3
X
X c
2
2 c
sin(
) sin( +
)
3
3
1
2

1
2

(A.9)

I.3.2. Transforme de Park inverse : P 1 = ( )1 * CO 1

Xa
X = 2
b
3

X c

1
2
1
2
1
2

X0
X0
2
2

cos (
) sin(
) X d = P ( ) 1 X d
3
3
Xq
X

2
2 q
cos ( +
) sin( +
)
3
3
cos

sin

Proprits :

Permet de passer dun systme triphas tournant un systme diphas fixe.

Conserve les puissances.


X0 : composante homopolaire nulle si systme quilibr.

Il existe une transforme de Park conservant les courants (peu dintrt).


- 140 -

(A.10)

ANNEXES

ANNEXE II
PLATE-FORME EXPERIMENTALE

9
8

10
11

13

12
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.

Micro-ordinateur
Carte FPGA
Carte dinterface
Boitier de capteurs
Onduleur triphas
Redresseur
Multimtre
Osciloscope SCOPIX 7104
Alimentation triphase (Source de tension)
Point de raccordement
Charge auxiliaire de type moteur
Charge principale de type R-L
Alimentation secondaire
Fig. A.1 : Apperu gnral de la plate-forme exprimentale

- 141 -

ANNEXES

ANNEXE III
PLANS DE LA CARTE DINTERFACE

Fig. A.2 : Module dacquisition et de conversion analogique numrique

Fig. A.3 : Alimentation et mise en forme des impulsions de commande de londuleur


- 142 -

Publications et communications du doctorant


Publications :
[DZ-11a] S. R. N. Dzond, C-H. Kom, H. Berviller, J-P. Blond, D. Flieller, M. Kom, and F.
Braun, Neural Harmonic Detection approaches for FPGA Area efficient Implementation,
European Physical Journal Applied Physics, 56, 30901 (2011)
[DZ-11b] S. R. Dzond, N. K. Nguyen, H. Berviller, C.-H. Kom, J.-P. Blond, M. Kom, F.
Braun, FPGA resources reduction by a multiplexing technique applied on ANN-based
harmonics extraction algorithms, Journal of Energy and Power Engineering, USA, 2011,
accepted paper, in press

Communications :
[DZ-07a] S. R. Dzond, C H. Kom, H. Berviller, F Braun, Implantation de rseaux
neuromimtiques sur cible FPGA : Application l'intgration d'algorithmes d'identification
des courants harmoniques par les rseaux Adaline, 1st International Conference on Entreprise
and Scientific Computing Systems, April 9th-12th, 2007, Douala, Cameroon
[DZ-07b] S. R. Dzond, C. H. Kom, J-P Blond, E. B. Tanyi, Mise en uvre dune solution
dImplantation sur FPGA pour intgration darchitecture de commande de Rseaux
Electriques, 1st International Conference on Entreprise and Scientific Computing Systems,
April 9th-12th, 2007, Douala, Cameroon
[DZ-08] S. R. Dzond, H. Berviller, J-P. Blond, F Braun, C H. Kom, FPGA Implementation
of Harmonic Currents Identification Algorithms using Neural Networks, In proceeding of the
Conference on Design and Architectures for Signal and Image Processing (DASIP'08), Nov.
24-26th, 2008, p. 270-276, Brussels, Belgium.
[DZ-09] S. R. Dzond, H. Berviller, J-P. Blond, F Braun, C H. Kom, M. Kom, FPGA
Implementation of Harmonic Currents detection methods using Neural Networks, In
proceeding of the 13th European Conference on Power Electronics and Applications
(EPE'09), Sept. 8-10th, 2009, Barcelona, Spain, CD-ROM
[DZ-10] S. R. Dzond, N. K. Nguyen, H. Berviller, C.-H. Kom, J.-P. Blond, M. Kom, F.
Braun, FPGA resources reduction with multiplexing technique for implementation of ANNbased harmonics extraction by mp-q method, In proceeding of the 36th Annual Conference of
the IEEE Industrial Electronics Society (IECON10), Nov. 7-10th, 2010, AZ, USA, pp. 20432048

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RESUME
La thse a trait limplmentation darchitectures neuronales sur cible FPGA pour la
commande de systmes de llectronique de puissance ddis lamlioration de la qualit de
lnergie dans un rseau de distribution lectrique. Pour rpondre cette problmatique
qualit, le filtre actif parallle (FAP) a t retenu notamment cause des contraintes
normatives plus exigeantes sur la compensation des harmoniques de courants. Dans une
perspective doptimisation des ressources ncessaires pour une implantation numrique sur
FPGA, nous avons adopt une approche mthodologique associant conception modulaire et
adquation algorithme architecture. Limplication des techniques neuromimtiques pour la
constitution dune architecture de commande adaptative, a permis damliorer les
performances du FAP dans diverses conditions de fonctionnement des sources dnergie et
des charges du rseau lectrique. De nouvelles approches labores pour lidentification des
perturbations et la compensation dnergie ractive ont ainsi t testes en simulation et
analyses. Les bons rsultats obtenus se traduisent en termes de rduction du temps
dexcution des algorithmes et de la surface occupe dans le FPGA, utilis comme cible
unique dimplantation. La validation exprimentale de cette approche que nous avons baptise
FPGA alone nous a permis de caractriser cette solution dimplantation dans loptique
dune comparaison avec des solutions de type DSP ou mixte DSP/FPGA habituellement
utilises pour cette application.
MOTS-CLES :
Qualit de lnergie, Filtre actif parallle, identification et compensation des harmoniques,
FPGA, optimisation de ressources dimplantation
ABSTRACT
The present PhD thesis deals with FPGA implementation of neural architectures to control
power electronics systems dedicated to power quality improvement in a distribution grid. For
this purpose, the active power filter (APF) was retained in particular because of the more
demanding normative constraints on the compensation of harmonics currents. For area
efficient implementation, we adopted a methodological approach associating modular design
and algorithm architecture matching. Neural networks techniques have been applied to build
an adaptive control in order to improve AFP performances under various utility conditions.
New approaches for harmonics identification and reactive power compensation were tested in
simulation and analyzed. As results, execution time of the algorithms and hardware
requirements in the FPGA, used as single implementation target, have been significantly
reduced. The experimental validation of this approach that we baptized "FPGA alone",
enabled us to characterize this implementation solution for a purpose of a comparison with
other solutions such as DSP or DSP/FPGA, usually used for this application.
KEYWORDS:
Power quality, Active power filter, Harmonics identification and compensation, FPGA, area
efficient implementation.

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