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TECNOLOGA CMOS

tf

4CL
nVDD

tr

4CL
pVDD

J.A. Sainz Gmez


Catedrtico de EU de Tecnologa Electrnica
Seccin de Tecnologa Electrnica
Escuela Universitaria de Ingeniera de la UPV-EHU
Vitoria-Gasteiz
ISBN 13978-84-613-2065-3
Versin 4.0
Noviembre de 2014

TECNOLOGA CMOS
NDICE
1.- Microelectrnica........................................................................................................ 1
1.1.- Evolucin de los circuitos integrados..................................................................... 1
1.2.- Comparacin de CMOS con bipolares y otras familias MOS ............................... 3
2.- Consideraciones sobre transistores MOS .................................................................. 5
2.1.- Zonas de trabajo ..................................................................................................... 5
2.2.- Transconductancia gm............................................................................................. 8
2.3.- Impedancia de entrada. Capacidad de entrada ....................................................... 9
2.4.- Efecto de Cox y Cg con el avance de la tecnologa ................................................. 10
2.5.- Resistencia de salida de un MOS ........................................................................... 11
2.5.1.- Clculo de las resistencias de un MOS N y P ..................................................... 11
2.5.2.- Clculo de resistencias MOSN y MOSP para distintas relaciones de W/L ....... 13
3.- Inversor CMOS ......................................................................................................... 15
3.1.- Inversor CMOS. Caractersticas de transferencia .................................................. 21
3.1.1.- Influencia de n/p en la caracterstica de transferencia .................................... 29
3.2.- Caractersticas de conmutacin de una puerta CMOS con carga capacitiva ......... 30
3.2.1.- Determinacin del tiempo de cada tf ................................................................ 32
3.2.2.- Determinacin del tiempo de subida tr ............................................................... 36
3.2.3.- Determinacin del tiempo de propagacin tp ..................................................... 36
3.2.4.- Clculo numrico de tr y tf .................................................................................. 37
3.2.5.- Efecto de la escala de integracin en tr y tf ......................................................... 43
3.3.- Diseo de circuitos inversores para atacar una carga capacitiva alta CL con el
mnimo retraso ........................................................................................................ 46
3.4.- Consumo de potencia en CMOS ............................................................................ 49
3.4.1.- Disipacin Esttica .............................................................................................. 49
3.4.2.- Disipacin dinmica debido a la carga capacitiva .............................................. 51
3.4.3.- Consumo dinmico debido a la corriente de cortocircuito ................................. 54
4.1.- Perforacin del dielctrico ..................................................................................... 60
4.2.- Tensin umbral de los MOS. Efecto Body ............................................................ 61
5.- Puertas bsicas CMOS .............................................................................................. 63
5.1.- Puerta NOR CMOS ................................................................................................ 63
5.1.1.- Circuitos equivalentes de la puerta NOR CMOS ................................................ 65
5.2.- Puerta NAND CMOS ............................................................................................. 67
5.2.1.- Circuitos equivalentes de la puerta NAND CMOS............................................. 68
5.3.- Puertas con y sin buffer .......................................................................................... 71
5.4.- Puerta NOR de 3 entradas. Clculo de la resistencia de salida de las redes P y N
y de las equivalentes ............................................................................................ 75
6.- Interrruptores analgicos o puertas de transmisin TG ........................................... 77
6.1.- Transistor NMOS ................................................................................................... 77
6.2.- Transistor PMOS .................................................................................................... 79
6.3.- Transistor NMOS y PMOS .................................................................................... 80
7.- D-latch ....................................................................................................................... 84

TECNOLOGA CMOS
8.- Circuitos CMOS triestado ......................................................................................... 85
9.- Diseo sistemtico de funciones CMOS ................................................................... 86
9.1.- Ejemplos de diseo sistemtico ............................................................................. 87
9.1.1.- Diseo del circuito CMOS F AB ................................................................... 87
9.1.2.- Diseo del circuito CMOS F = A+B ................................................................. 88
9.1.3.- Diseo del circuito CMOS F=A+BC .................................................................. 89
9.1.4.- Diseo del circuito CMOS F AB C ............................................................. 91
9.1.5.- Diseo del circuito CMOS F A B ............................................................... 92
10.- Bibliografa ............................................................................................................. 95

II

1.- MICROELECTRNICA
Se puede decir que la Microelectrnica consiste en el Diseo electrnico en un chip,
es lo que se conoce como un circuito integrado de aplicacin especfica ASIC.
1.1.- EVOLUCIN DE LOS CIRCUITOS INTEGRADOS
La evolucin de los circuitos integrados ha seguido distintos caminos:
I) Por una parte se ha ido incrementando la complejidad de los componentes Standard,
desde el nivel SSI (Small Scale Integration) hasta el VSLI (Very Large Scale
Integration). Esta lnea se caracteriza porque el circuito desarrollado (chip) es de
PRPOSITO GENERAL lo que permite que su fabricacin sea a gran escala y a bajo
coste.
SSI ___ 10-20 puertas/chip
MSI ___ 20-100 puertas/chip
LSI ___ 100 100.000 puertas/chip
VLSI ___ > 100.000 puertas/chip

El nmero de transistores MOS que contienen los siguientes microprocesadores es:


80286 (1982)
130.000
80386 (1985)
275.000
80486 (1989)
1.200.000
586(Pentium) (1993)
3.100.000
Pentium IV (2000)
42.000.000
tecnologa 0.18 m (longitud mnima del canal del MOS)

II) Existe otra lnea asociada a necesidades de diseo especfico, ASIC circuitos
integrados de aplicacin especifica. Las soluciones son diseo completo
FULLCUSTOM (a nivel de layout, tienen algo de libreras) o diseo parcial
SEMICUSTOM (a nivel lgico, la mquina genera el layout). En los diseos
Fullcustom el diseador controla las dimensiones horizontales de los layouts del circuito
integrado. Las dimensiones verticales vienen determinadas por la tecnologa. Con la
segunda opcin se consiguen circuitos a la medida del cliente pero con ciertas
limitaciones en lo referente a los mdulos de partida GATE ARRAYS (array o matriz
de puertas) o STANDARD CELL (clulas estndar). En ambos casos el usuario
1

suministra la informacin al fabricante para realizar el chip (el factor tiempo es


determinante).

Gate Arrays
Constan de clulas idnticas capaces de realizar funciones lgicas simples, transistores
MOSP, MOSN, inversores, puertas NAND, NOR, etc.
Tienen una disposicin regular: Filas de celdas con canales de interconexin. En el
permetro se posicionan los circuitos de entrada-salida y los PADs de alimentacin.
El usuario determina la conexin entre las celdas. Tiene bibliotecas con descripcin de
circuitos estndar (limitadas).
Standard Cell
Disponen de una amplia biblioteca de celdas
- Puertas
- Registros
- Contadores
- ALU
- Memorias
- P
- Perifricos
- Convertidores
- Amplificadores Operacionales
Las celdas estn diseadas para ser conectadas. El coste fijo inicial es superior a los gate
array pero el coste unitario es menor.
Los mares de puertas, SEA OF GATE son una mezcla de gate arrays y Standard Cell.

III) Dispositivos Lgicos Programables PLD


Existen aplicaciones en las que la confidencialidad del diseo y el tiempo de desarrollo
son esenciales. En este caso (el tiempo sobre todo) la solucin es utilizar dispositivos
lgicos programables PLDs, PROM, PLA, PAL, FPGA.
Son numerosos los fabricantes de PLDs, Altera, Xilins, Cypres, Atmel, AMD, INTEL,
Philips, Texas Instruments, Data I/O, National, AlcatelMietec, NEC, Fujitsu etc.
Otra forma de disear ASIC es mediante los LENGUAJES DE DESCRIPCION DE
HARDWARE HDL. Los ms reconocidos son,
- Verilog
- VHDL
Permiten realizar el diseo sobre un chip o sobre un PLD
Muchas casas comerciales disponen de sus propios lenguajes HDL (vlidos para sus
productos (Altera) o pueden ser genricos (WARP) para implementarlos en varios
fabricantes.
La mayora de los circuitos integrados de aplicacin especfica ASIC se realizan con
tecnologa CMOS
1.2.- COMPARACIN DE CMOS CON BIPOLARES Y OTRAS FAMILIAS
MOS
La estructura de los circuitos digitales es ms compleja si se emplea tecnologa bipolar
que MOS. Por ejemplo el nmero de componentes de un inversor TTL es muy superior
a los empleados para el diseo de un inversor CMOS. Esto se traduce en que en los
circuitos integrados digitales la superficie de silceo necesaria es inferior que la
correspondiente para el mismo diseo bipolar. Por lo que para la misma superficie de
chip el diseo puede ser ms complejo en CMOS que en bipolar o dicho de otra forma
la escala de integracin en CMOS es mayor que en los circuitos de tecnologa bipolar.
Las ventajas de la tecnologa CMOS frente a la bipolar son,
-Ocupa menos rea de silcio
-El proceso de fabricacin emplea menos etapas (son necesarias menos
mscaras)
-Los circuitos dinmicos requieren menos transistores y son prcticos en MOS y
no en bipolar
Comparando con TTL aunque estos circuitos inicialmente eran ms rpidos que CMOS,
la complejidad de los circuitos CMOS es menor que los TTL por lo que la densidad de
integracin es mucho mayor en CMOS. El consumo esttico es muchsimo menor en
CMOS que en TTL. El consumo tambin depende del nmero de elementos que
integran el circuito por lo que el aumento de potencia consumida es mayor TTL. En la
figura se indican un inversor TTL y uno CMOS donde se puede apreciar la diferente
complejidad de ambos circuitos lgicos.

Por otra parte existen distintas tecnologas MOS. Inicialmente se desarroll la


tecnologa PMOS en la que solo se empleaban MOS de tipo P. En sta adems de ser
lenta se necesitaban fuentes da alimentacin negativas que las hacan incompatibles con
otras familias lgicas. Posteriormente se desarroll la tecnologa NMOS que empleaba
exclusivamente transistores NMOS. Era ms rpida que la PMOS pero tena el
inconveniente del consumo.
Posteriormente se desarroll la tecnologa CMOS (complementary MOS), que emplea
MOS complementarios, es decir transistores PMOS y NMOS. Bsicamente constan de
dos redes de transistores una emplea PMOS y la otra emplea NMOS. La red PMOS
puede conectar la VDD con la salida del circuito generando un nivel alto y la red
NMOS puede conectar la VSS (nivel bajo, normalmente masa) con la salida. Solo una
de las redes se puede conectarse simultneamente con la salida estando la otra red en
circuito abierto por lo que el consumo esttico es prcticamente nulo. La tecnologa
CMOS es en la actualidad la de mayor auge ya que su escala de integracin es grande,
su consumo es reducido y a medida que los chips se desarrollan con menor tamao, es
decir con el avance de las tecnologas, sus caractersticas mejoran.
Los circuitos CMOS estn compuestos por una red de transistores PMOS conectados
entre la salida del circuito y la alimentacin y una red de transistores NMOS entre la
salida y masa.

2.- CONSIDERACIONES SOBRE TRANSISTORES MOS


2.1.- Zonas de trabajo
Los tipos de MOS que nos vamos a referir son los denominados de acumulacin
(enhancement) que se caracterizan porque necesitan igualar o superar una tensin
umbral VT (positiva para los MOSN y negativa para los MOSP) para crear un canal. Si
el MOS no tiene canal no puede conducir independientemente de la tensin drenadorfuente VDS que se aplique.
La impedancia de entrada de un MOS es capacitiva con una resistencia de entrada muy
grande, tericamente infinita,
Ri =, Ci 0
Las curvas caractersticas de un MOSN son,

Para que el MOSN est en la zona hmica debe cumplirse,

VGS VT
VDS VGS VT VGD VT

VT es la tensin VGS necesaria para crear el canal.


En la zona hmica la corriente de drenador de un transistor NMOS (Modelo de SAH)
es,

ID

ox W

ox

VGS VT VDS

tox L

VDS
Zona hmica
2

W
W
k
tox
L
L
ox =cte. dielctrica del SiO2 y coincide con el valor del campo elctrico en el SiO2.
V
ox ox r o
tox
tox es el espesor del xido colocado encima de la puerta.
La constante dielctrica relativa del SiO2 es, r 3.9
La constante dielctrica del vaco es, o 8.85 1014 F
cm
W = anchura del canal; L = longitud canal
n 580 cm 2 / V .s; p 230 cm 2 / V .s
Cox

Cox

SiO2

Para valores pequeos de VDS el trmino cuadrtico de la expresin de ID puede


despreciarse y la corriente es lineal con VDS. El MOS en esta zona se comporta como
una resistencia controlada por una tensin (VGS). Las caractersticas de MOS en esta
zona son rectas, con mayor pendiente a medida que VGS aumenta (menos resistencia)
ID

ox W
tox L

VGS VT VDS

Zona lineal

Para que el MOSN est en la zona de saturacin debe cumplirse,


VGS VT
VDS VGS VT VGD VT
En la zona de saturacin la corriente de drenador de un transistor NMOS es,
ID

ox W VGS VT
tox L

VGS VT

Zona de saturacin

Idealmente la corriente no depende de la tensin VDS. En esta zona el MOS se comporta


como un generador de corriente. Realmente la corriente de drenador no se mantiene
constante en la zona de saturacin sino que vara con VDS .
6

El modelo de Sah tiene en cuenta esta dependencia.


ID

VGS VT

(1 VDS ) Zona de saturacin. Modelo de Sah

Valor tpico de 0.01 V-1


se denomina factor de modulacin del canal.

1/

Si se observa la seccin de un MOSN en las distintas zonas de trabajo su aspecto es el


siguiente.
La figura a) corresponde a un MOS sin canal ya que la VGS es inferior a la tensin
umbral VT y por tanto no puede circular corriente IDS=0.
La figura b) corresponde a un MOS con canal ya que la VGS >VT pero IDS=0 porque la
VDS=0 V.

La figura inferior corresponde a un MOS con canal ya que la VGS >VT y con la IDS0
porque hay aplicada una VDS. Adems al ser VDS VGS VT el MOS se encuentra en su
zona hmica (no saturado).

Cuando se cumple que VDS VGS VT el MOS est en el lmite de la separacin de la


zona hmica con la de saturacin y se produce el estrangulamiento del canal en la zona
del drenador. La corriente del drenador se mantiene constante con VDS.
Para tensiones superiores a ese valor VDS VGS VT el MOS entra en saturacin, ver
figura inferior, y la zona del estrangulamiento del canal se desplaza hacia la fuente.

2.2.- Transconductancia gm
Es la relacin entre la corriente ID y la VGS

gm

gm

I D
VGS
I D
VGS

VDS Zona lineal


VDS cte

VGS VT Zona de saturacin


VDS cte

Para un funcionamiento ptimo con CMOS, K


Para que K 1 como n 2,5 p ;

n
1
p

n
2,5 (entre 2 y 3.5)
p

Si Ln Lp debe cumplirse que W p 2,5Wn

2.3.- Impedancia de entrada. Capacidad de entrada


La impedancia de entrada de un MOS es capacitiva, Zi = Cin; Rin =

La capacidad de entrada (capacidad de puerta-fuente) depende de la zona de trabajo,


pero se puede considerar,
Cg CoxWL

ox
tox

WL

Por ejemplo para un MOS de 2 m de ES2 (European Silicon Structures) el espesor de


la capa de xido de la puerta tox=400 . Si el tamao fuera L= 2m y W= 10m,

F
Cox ox ; ox r o ; r 3,9;
o 8,85.1014
tox
cm
F
cm
-10
tox 400 =400.10 m 400.10-8 cm 0, 4.10-5 cm

ox 3,9.8,85.1014 3,5.1013

F
nF
3,5.1013
Cox
8, 75.10-8 2 87,5 2
-5
cm
cm
0, 4.10
F
87,5.10-9 F
87,5.10-17
8
2
10
m
m2
F
fF
fF
Cox 87,5.10-2 .10-15
87,5.10-2
0,875
2
2
m
m
m2
Cg CoxWL 0,875.10.2 17,5 fF
Cox

C g 17,5 fF
Para un inversor CMOS,

Cin Cgsn Cgsp

2.4.- Efecto de Cox y Cg con el avance de la tecnologa

Como se ha comprobado anteriormente para un MOS de tecnologa de 2m y tamao


L=2m y W=10m de ES2 la capacidad de puerta es,

Cg CoxWL 17,5 fF
Veamos cul sera la capacidad para una tecnologa ms avanzada de 1m de ES2 y un
MOS de tamao mitad. Para esta tecnologa el valor de tox=200
Es decir en el MOS de tecnologa ms avanzada todas las dimensiones (horizontales y
verticales) se han reducido por un factor de 2. Es lo que se conoce como escalado total
y en este caso con un factor de integracin de 2 .
Si L=1 m y W=5 m

OX

fF
m2
tOX
La capacidad por unidad de superficie COX se ha duplicado respecto a la que se obtiene
fF
0,875
para tecnologas de 2m COX
.
m2

COX COX
COX

1 75

La capacidad de entrada del MOS sera, (L=1 m, W=5 m)


Cg COX W L 1 75 1 5 875 fF
C g
Resulta una capacidad mitad Cg

Es decir el avance de la tecnologa ha producido una disminucin de la capacidad de


puerta del MOS. Esta menor capacidad producir menores retrasos o dicho de otra
forma generar dispositivos ms rpidos.

10

2.5.- Resistencia de salida de un MOS


En la zona lineal,
2

VDS
I D VGS VT VDS

Consideramos en esta zona la resistencia de un MOSN aproximadamente igual a la que


presenta el MOS en VDS=0 (inverso de la pendiente de las curvas caractersticas en el
origen).

La conductancia de salida en VDS=0 es,


dI D
lim VGS VT VDS VGS VT
VDS 0 dV
VDS 0
DS

lim

Y por tanto la resistencia que presenta el MOS sera,


Rc

VGS VT

Resistencia del canal

El MOS se comporta como una resistencia controlable por medio de una tensin.
Si
=> RC la pendiente de las curvas caractersticas en la zona
hmica aumenta
VGS => RC la pendiente de las curvas caractersticas en la zona
hmica aumenta
W

=> RC
L
tox => RC
En la zona de saturacin,

ID

VGS VT

dI D
0 Re sistencia del canal
VDS 0 dV
DS
lim

Rc Fuente de corriente

2.5.1.- Clculo de las resistencias de un MOS N y P

Supongamos que VGSN VDD y VGSP VDD


La resistencia del MOSN es,
1
RN
n VGS VT

11

OX W

W
tOX L
L
La corriente en el MOS P en su zona lineal es,
2

OX WP
VDSP 2
VDSP
I DSP P
VGSP VTP VDSP
P VGSP VTP VDSP

2
2
tOX LP

n n

RP

lim

VDS 0

RP

Kn

dI D
lim P VGSP VTP VDSP P VGSP VTP
dVDS VDS 0
1

P VGSP VTP

P VGSP VTP

Para tecnologa de 2 m , con tox=400 y tamaos iguales


Ln=Lp=2 m ; Wn=Wp=10 m

ox r 0
r 3,9
0 8,8510

n 580 cm 2 V s
14

Cox

F cm

ox
tox

K n n

p 230 cm 2 V s

87,51017 F m 2 8, 75108 F cm 2

ox
tox

n Cox 580

cm 2 F

;
V s cm 2
1 As
K n 5, 075105

V s V
K n 5075108

K n 50, 75106
Kp p

ox
tox

cm 2
8, 75108 F cm 2
volt s

como F

As
;
V

W
A
1
n K n n Rn
2
n VDD VTN
V
Ln

20,1106

Wp
A
1
p Kp
RP
2
V
Lp
P VDD VTP

Si VDD=5 V, VTP= -1 V, VTN= 1 V, Ln=Lp=2 m Wn=Wp=10 m

12

RP

RP
Rn

P VDD VTP
1

P VDD VTP
1

n VDD VTN

1
P 5 (1)
1

4 P

1
4 N

W
Kn 5
L
W
P KP Kn 5
L

n Kn

RP

1
1 106

45K P 45 20,1
RP 2, 48 k

1
1 106
Rn

45K n 45 50, 75
Rn 985, 2

2.5.2.- Clculo de resistencias MOSN y MOSP para distintas relaciones de W/L

Supongamos los siguientes casos,


a) VDD = 5 V

VTN = | VTP | =1 V

b) VDD =2,5 V

VTN = | VTP | =0,5 V

VDD VT
ox

n Kn

Wn
Ln

K n n

p Kp

Wp

Kp p

Lp

a) Para VDD = 5 V

tox

ox
tox

250 106

A
V2

70 106

A
V2

VTN = | VTP | =1 V

13

Rn

Rn

1
1

4 n 4 K Wn
n
Ln
1 106 1
1
1

Rn 103

k
Wn 4 250 Wn
Wn Wn
4 Kn
Ln
Ln
Ln
Ln
1

Rn

Rp
Rp

1
k
Wn
Ln

p VGS VTP

1
;
p VDD VTP

1
1

Rp
p 5 1 4 p
Rp

Rp

p VDD VTP
6

1 10 1

4 70 W p
4 Kp
Lp
Lp
Wp

3.57
k
Wp
Lp

Para distintas relaciones de W/L,


1

W/L

Rn

1 k

0,5 k

0,33 k

0,25 k

0,2 k

Rp

3,57 k

1,78 k

1,19 k

0,89 k

0,71 k

b) Si VDD =2,5 V y VTN = | VTP | =0,5 V


Rp

p VDD VTP

Rp

1
2 p

1
2K p

Wp
Lp

7,14
k
Wp
Lp

14

106
W
2 70 p
Lp

Rn

Rn

n VDD VTN

1
2n

103 1
2

k
k
Wn
500 Wn
Ln
Ln
Rn

1
W
2 Kn n
Ln

106
W
2 250 n
Ln

2
k
Wn
Ln

Para distintas relaciones de W/L,


1

Rn

2 k

1 k

0,66 k

0,55 k

Rp

7,14 k

3,56 k

2,38 k

1,78 k

W/L

3.- INVERSOR CMOS

Est formado por dos MOS de acumulacin, uno de canal n que es el elemento activo y
otro de canal p que acta como carga.

B Substrato
B conectado a VDD en el MOSP y a masa en el MOSN.
conectado a la fuente S de cada MOS (salvo que la fuente est a otro potencial).
En los circuitos integrados no siempre es posible conectar el substrato B a la fuente de
cada MOS.
Hay que determinar Vo para los niveles lgicos de entrada:
- Vin nivel bajo (0 V)
- Vin nivel alto (VDD)
A) Si Vin = 0 V
15

La tensin VGSN = 0 VGSN < VTN no hay canal, est en OFF y la ID es nula.

En el MOSP VGSP =Vin-VDD=-VDD VGSP <VTP tendr canal y podra conducir, pero
por l debe circular la misma corriente que por el MOS N que en este caso es nula.

La caida de tensin en el MOSP VDSP=0 y por tanto la salida del inversor


Vo = VDSP+VDD = VDD
En la salida hay un nivel alto y la impedancia de salida para este nivel ROH es la que
presenta el MOSP.
B) Si Vin = VDD volt
La tensin VGSN =VDD VGSN > VTN el MOSN tiene canal, est en ON y podra
conducir.
VGSP =Vin-VDD= VDD-VDD =0 V VGSP >VTP el MOSP no tiene canal, est en OFF y
por tanto no puede conducir con lo que la corriente que circula por el MOSN es tambin
nula. Al ser nula la corriente la cada de tensin en el MOSN es nula y por tanto la
Vo=VDSN=0 V

16

En este caso la impedancia de salida ROL es la que presenta el MOSN.


Las resitencias de salida del inversor CMOS tanto a nivel alto como a nivel bajo son
superiores a las que presenta un circuito bipolar saturante a nivel bajo (transistor de
salida en saturacin).
Vi
0V
VDD

Vi
0
1

Vo
VDD
0V

Vo
1
0

Los circuitos equivalentes ideales y reales para el inversor CMOS son,

Para una VDD = 10v.


La potencia esttica consumida de la fuente es,

Pestatica VDD I VDD

( ON y OFF )

VDD
102

105 mW 10 nW
104 M 104 103

Debido a las cargas capacitivas, cuando la salida cambia hay una corriente de carga o
descarga que aumenta el consumo en la conmutacin.
El consumo aumenta directamente en la frecuencia de conmutacin.
Si consume 1 mW a 500 kHz a 1 MHz el consumo es de 2 mW.
Para la fabricacin de circuitos integrados CMOS partiendo del circuito lgico se
realizar su layout con las herramientas de diseo adecuadas (diseo fullcustom o
semicustom). Los ficheros generados en el diseo contendrn la informacin suficiente
para que el fabricante de circuitos integrados genere las diferentes mscaras necesarias
para fabricar el chip.
Por ejemplo para el diseo de un inversor (5) un resumen de las diferentes fases es,

17

El layout del inversor est compuesto por rectngulos que corresponden a las diferentes
capas del chip como pueden ser las difusiones n o p, el polisilcio, los contactos, las
capas de metal etc.

La seccin ideal del chip es,

Una seccin ms acorde con la realidad podra ser,

Un resumen de las mscaras de fabricacin del inversor y las secciones generadas del
mismo son,

18

19

20

3.1.- INVERSOR CMOS. CARACTERSTICAS DE TRANSFERENCIA

VGSN = Vin
VDSN = Vo
VDD VSDP VDSN VDSP VDSN
VDSP VDD VDSN
VDSP VDD Vo

VDD VSGP VGSN


VDD VGSP VGSN ; VGSP VGSN VDD Vin VDD
El objetivo es encontrar la variacin de Vo en funcin de la tensin de entrada Vin
aplicada.
La representacin de las curvas caractersticas de los dos transistores es la indicada en la
figura de una forma superpuesta.
Los dos transistores MOS podrn estar en una de las tres posibles regiones de
funcionamiento, corte, lineal y saturacin. Las condiciones para estar en estas zonas de
trabajo de ambos transistores son,
Z. CORTE

VGSN < VTN


MOSN Vin < VTN
VTN > 0 V

MOSP

VGSP > VTP


Vin VDD > VTP
Vin > VTP + VDD
VTP < 0 V

Z. LINEAL

Z. SATURACION

VGSN > VTN


Vin > VTN
VDSN < VGSN-VTN
VGDN > VTN
Vin - Vo> VTN

VGSN > VTN


Vin > VTN
VDSN > VGSN-VTN
VGDN < VTN
Vin - Vo < VTN

VGSP < VTP


Vin < VTP + VDD
VDSP > VGSP -VTP
VGDP < VTP
Vin - Vo< VTP

VGSP < VTP


Vin < VTP + VDD
VDSP < VGSP -VTP
VGDP > VTP
Vin - Vo> VTP

21

VGSN = Vin
VDSN = Vo
VGSP = Vin VDD
VDSP = Vo - VDD
La funcin de transferencia del inversor Vo =f(Vin) puede dividirse en cinco zonas
Regin I

0 < Vin < VTN

El MOS N est en OFF y el MOS P est en la zona lineal, pero no circula corriente pues
IDSN = 0 => IDSP =0
VGSP varia en el margen de VDD hasta VDD+VTN.
Un punto de funcionamiento tpico es el punto A indicado en la grfica.
La tensin de salida Vo ser Vo = VDSP + VDD , como VDSP = 0
Vo =VDD .
Regin II

VTN < Vin < Vinv =

VDD
2

En esta zona el MOSN est saturado y el MOSP est en la zona lineal. => Hay
corriente en los MOS.
Vinv es la tensin lgica normal del inversor, Vinv es la tensin de salida cuando Vin =VO.
Un punto de funcionamiento tpico es el punto B de la grfica. El MOSN se encuentra
en la regin de saturacin mientras que el MOSP permanece en su zona lineal.
La corriente a travs de los MOS aumenta y la tensin de salida Vo disminuye
rpidamente.
El circuito equivalente para el inversor es esta zona puede representarse por una
resistencia para el transistor MOSP y por una fuente de corriente para el MOSN.

La corriente de saturacin para el MOSN, IDSN, es,


I DSN

n
2

n n

VGSN VTN
2

n
2

Vin VTN

r o Wn
tox

Ln
22

La corriente del MOSP es:


1 2

I DSP p VGSP VTP VDSP VDSP

VGSP Vin VDD


VDSP Vo VDD

1
2

I DSP p Vin VDD VTP Vo VDD Vo VDD


2

p p

r o Wp
tox

Lp

Como las corrientes en los dos MOS son iguales


I DSN I DSP

La tensin de salida Vo puede ser expresada como,

V
2
2

Vo Vin VTP Vin VTP 2 Vin DD VTP VDD n Vin VTN


2
p

Regin III

1/ 2

Vin Vinv

Ambos transistores estn en saturacin, las corrientes por los MOS alcanzan el mximo
valor y la tensin de salida cae rpidamente. Un punto de funcionamiento tpico es el
punto C de la grfica.

I DSN

n
2

I DSP

VGSN VTN

p
2

VGSP VTP

23

Teniendo en cuenta que I DSN I DSP y adems VGSN Vin ; VGSP Vin VDD
Igualando las corrientes, I DSN I DSP

n
2

Vin VTN

p
2

Vin VDD VTP

n
Vin VTN Vin VDD VTP
p

n
n
Vin
V Vin VDD VTP
p
p TN

n
n
Vin 1
VDD VTP VTN

p
p

VDD VTP VTN


Vin
1

n
p

n
p

Si n p esto implica utilizar distintos tamaos para los dos transistores MOS.
VDD VTP VTN
2
Si adems las tensiones umbrales de los MOS son iguales -VTP = VTN
Vin

VDD
V
Funcin de transferencia simtrica respecto a DD
2
2
V
Esto supone que en la regin III existe un valor nico de Vin DD .
2
Los posibles valores de Vo en esta regin pueden deducirse teniendo en cuenta que
ambos MOS estn saturados.
Vin

VDSN VGSN VTN VGDN VTN

MOS N (sat)

Vin Vo VTN Vo Vin VTN


Vo
VDSP

MOS P (sat)

VDD
V
VTN , si Vin DD
2
2
VGSP VTP VGDP VTP

Vin Vo VTP Vo Vin VTP


Vo

VDD
VTP
2

24

, si Vin

VDD
2

Vin VTN Vo Vin VTP


Si Vin

VDD
,
2
VDD
V
VTN Vo DD VTP
2
2

La regin III existe para un solo valor de Vin y un margen de valores de Vo. Se ha
supuesto que el MOS en saturacin se comporta como una fuente ideal de corriente,
siendo la corriente drenador-fuente independiente de VDS .
En realidad, en saturacin cuando VDS aumenta tambin IDS aumenta ligeramente, por lo
que la regin III tiene una pendiente finita. El aspecto a hacer notar en la regin III es
que existen dos fuentes de corriente en serie, lo que supone una condicin inestable. Por
tanto una pequea seal de entrada tiene un gran efecto en la salida. Esto hace que la
transicin de la salida sea muy abrupta, lo que contrasta con el inversor NMOS.
VDD VTP VTN
La expresin Vin
1

n
p

n
p

Es particularmente til ya que proporciona la base para definir la tensin umbral de la


puerta Vinv , que corresponde al estado cuando Vo Vin

Regin IV

Vinv

VDD
Vin VDD VTP
2

El MOSP est en saturacin y el MOSN est en zona lineal. Tanto las corrientes de
drenador como la tensin de salida continan disminuyendo. Un punto de
funcionamiento puede ser el D. El circuito equivalente para esta regin es,

25

I DSP
VGSP

VGSN

VGSP VTP

2
Vin VDD

I DSP
I DSN

Vin VDD VTP

2
2

VDSN
n VGSN VTN VDSN

Vin ; VDSN Vo

V2
I DSN n Vin VTN Vo o
2

I DSP I DSN siendo Vo,

2
2
Vo Vin VTN Vin VTN p Vin VDD VTP
n

Regin V

VDD VTP Vin VDD

El MOSP est en corte y el MOSN est en su zona lineal. Un punto de funcionamiento


tpico es el punto E. La cada de VDS en el MOS N es despreciable y por tanto Vo = 0 V.

La curva caracterstica de transferencia Vo f Vin , y el consumo de corriente del


inversor I DD f Vin se indican a continuacin.

26

En la curva caracterstica de transferencia puede observarse que la transicin entre los


dos estados es muy abrupta, lo que es deseable pues mejora la inmunidad al ruido.
Resumen de funcionamiento del inversor CMOS,
REGIN
I
II

CONDICIN
Vin VTN
V
VTN Vin DD
2
V
Vin DD
2

MOSP
Lineal
Lineal

MOSN
OFF

SALIDA V0
VDD

Saturado (Vin 1) 15 6Vin

Saturado

Saturado

Saturado

Lineal

IV

VDD
Vin VDD VTP
2

VDD
2
(Vin 1) 6Vin 15

VDD VTP Vi VDD

OFF

Lineal

0V

III

Parmetros supuestos VDD=5 V; VTN=1 V; VTP =-1 V; n=p


La caracterstica de la corriente contrasta con la que se obtiene en un inversor NMOS,
donde circula corriente si la entrada se mantiene a nivel alto. El inversor CMOS no
absorbe corriente (salvo corrientes de fugas) en ninguno de los estados estables de la
salida. Por lo que CMOS tiene una ventaja respecto a otras familias como NMOS, en
cuanto al consumo de potencia. Ya que la corriente circula solo durante la conmutacin.
Los circuitos CMOS presentan un consumo dinmico que aumenta con la frecuencia de
la seal de entrada.
Obtengamos mediante simulacin Spice las funciones de transferencia de,

27

Vo f Vi e I DD g Vi

para el caso de un inversor de 2m con tamaos de los MOS diferentes para que la
funcin de transferencia est aproximadamente centrada en VDD/2.
El fichero CIR es,
INVERSOR 2U C=0F
*Archivo INVER_VOVI.CIR
*Relacion K=Bn/Bp = 1. Como un/up=2.5 => Wp/Wn=2.5
VDD 100 0 5V
Vin 1 0 DC 0V
MOSN OUT 1 0 0 MODN2 L=2U W=8U
MOSP OUT 1 100 100 MODP2 L=2U W=20U
.DC Vin 0 5 0.1
.LIB MODMOS.LIB
.PROBE
.END

Como puede apreciarse la funcin de transferencia no est exactamente centrada en


VDD/2. Esto es debido a que a pesar de emplear tamaos de MOS distintos los modelos
de los MOSP y MOSN no tienen el mismo valor de la tensin umbral (mdulo).
Tampoco la caracterstica es vertical en el centro y ello es debido a que las corrientes
de saturacin realmente dependen de la VDS.
Se podran obtener las curvas caractersticas del MOSN mediante simulacin Spice.
El fichero CIR es,
CARACTERISTICAS MOS DE 2U
*Fichero MOS2UA.CIR
VDS 1 0 DC 0V
VGS 2 0 DC 0V
MOSN 1 2 0 0 MODN2 L=2U W=5U
.DC VDS 0 5 0.01 VGS 0 5V 1

28

.LIB MODMOS.LIB
.PROBE
.END

3.1.1.- Influencia de n/p en la caracterstica de transferencia

La tensin umbral viene definida por el estado en el cual Vin=V0 y depende de n/p.
La disminucin de n/p desplaza la zona de transicin hacia la derecha. No obstante la
transicin de Vo, permanece abrupta y por tanto las caractersticas de conmutacin no
se ven afectadas.
Simulemos un inversor y mediante un anlisis paramtrico se hace variar la anchura del
MOSP para ver los efectos de la funcin de transferencia.
Fichero CIR,
INVERSOR 2U parmetro Wp
*Funcin de transferencia
*Archivo INV2Uparam.CIR
VDD 100 0 5V
Vin 1 0
M1 OUT 1 0 0 MODN2 L=2U W=8U
M2 OUT 1 100 100 MODP2 L=2U W={Wp}
.STEP PARAM Wp 4U 32U 4U
.PARAM Wp=4U
.DC Vin 0 5 0.1
.LIB MODMOS.LIB
.PROBE
.END

29

La temperatura tambin influye en la funcin de transferencia. Las tensiones umbrales


VTN y VTP disminuyen ligeramente al aumentar la temperatura (VTP se hace ms
negativa). Por lo que al aumentar la temperatura en la regin I se reduce, mientras que la
regin V aumenta. El resumen es que la caracterstica de transferencia se desplaza hacia
la izquierda cuando la temperatura aumenta.
Un aumento de 50 hace disminuir las tensiones umbrales en 200 mV cada una, lo que
acusar un desplazamiento de 400mV en la tensin umbral de entrada Vinv.
3.2.- CARACTERSTICAS DE CONMUTACIN DE UN INVERSOR CMOS
CON CARGA CAPACITIVA

La velocidad de conmutacin de un circuito lgico CMOS est limitada por el tiempo


empleado en cargar y descargar una carga capacitiva CL. Esta capacidad es equivalente
a la capacidad de entrada de los circuitos CMOS que actan como carga. Tambin estn
incluidas en CL la capacidad de salida del inversor y la capacidad de routing de las
lneas de interconexin. Una transicin en la entrada origina una transicin en la salida
que carga CL hacia VDD o la descarga hacia Vss. Debido a la carga capacitiva habr un
consumo adicional en la conmutacin.
Vamos a desarrollar modelos sencillos que descubren las caractersticas de conmutacin
de un inversor CMOS.

30

Al tener aplicado en Vi=0 V (rgimen permanente) el MOSN estar en OFF, el MOSP


en su zona lineal pero con corriente nula, la cada de tensin en el P es nula y por tanto
Vo=VDSN=VDD, el punto de funcionamiento del MOSN en esta situacin es el indicado
con X1 en sus curvas caractersticas.
Al aplicar en t=0+ Vi=VDD => VGSN=VDD como Vo no puede cambiar instantneamente
debido a la carga capacitiva CL, la Vo en este instante ser Vo=VDD, por lo que el punto
de funcionamiento del MOSN en t=0+ es el indicado como X2. Es decir el MOSN est
saturado y est caracterizado por,
VDS=V0=VDD
VGS=VDD
En esta situacin, el MOSP est en OFF ya que su VGSP=VDD-VDD=0 V y por tanto no
tiene canal. El condensador se ir descargando (la salida Vo disminuyendo), hasta que
en rgimen permanente la Vo=0. El punto de funcionamiento del MOSN se ir
desplazando desde X2 a X3 pasando por la zona de saturacin y por su zona lineal. En
rgimen permanente no circular corriente por el condensador y adems como el MOSP
tiene VGSP=0 V est en OFF, el MOSN estar en la zona lineal con una intensidad
tambin nula, punto X3.
Durante la transicin del MOSN entre los puntos de funcionamiento X2 y X3, el
transistor N inicialmente est saturado y en una segunda fase est en la zona lineal.
El lmite entre estas dos zonas est dado por,
31

VDSN=VGSN-VTN (lnea discontnua)


En la zona de saturacin,
VDSN>VGSN-VTN => Vo >VDD-VTN

En la zona lineal,
VDSN<VGSN-VTN => Vo <VDD-VTN

Por lo que la tensin de salida Vo=VDSN adquiere el valor de Vo=VDD-VTN en el lmite


de separacin entre saturacin y la zona lineal.
El comportamiento del MOSN en saturacin es equivalente a una fuente de corriente y
en su zona lineal a una resistencia.
3.2.1.- Determinacin del tiempo de cada tf

Vamos a calcular el tiempo que transcurre desde que Vo=0,9VDD hasta Vo=0,1VDD
t f=t f1+tf2
Dividimos el estudio en dos partes,
tf1 tiempo empleado por el MOSN en pasar Vo desde 0,9VDD hasta VDD-VTN
(transistor MOSN en saturacin)
tf2 tiempo empleado por el MOSN en pasar desde Vo=VDD-VTN hasta
Vo=0,1VDD ( MOSN en zona lineal)
A) Clculo de tf1
El circuito equivalente es,

C L

dVo
I
I dV0
dt
dt
CL

I I DSNsat

n
2

(VGSN VTN ) 2

n
2

(VDD VTN ) 2 ;

32

I cte

VDD VTN

0.9VDD

dVo

1
CL

t2

t1

I .dt

0,9VDD (VDD VTN )


tf1

I
CL

t2

t1

dt

I
I
(t2 t1 )
tf1
CL
CL

I
tf1
CL

C (V 0,1VDD )
CL
(VTN 0,1VDD ) L TN
n
I
(VDD VTN ) 2
2

tf1

2CL (VTN 0,1VDD )


n(VDD VTN ) 2

B) Clculo de tf2
El circuito equivalente es,

En la zona lineal,

V 2
I DSN n (VGSN VTN )VDS DS I
2

V 2
I DSN n (VDD VTN )Vo o
2

tf2 tiempo empleado para descargar el condensador desde VDD-VTN hasta 0.1VDD
CL

dVo
dV
I CL o dt
dt
I

tf2=t3-t2 en t3Vo=0,1VDD
en t2Vo=VDD-VTN

33

t3

t2

dt t3 t2 t f 2 CL

0,1VDD

VDD VTN

t f 2 CL

VDD VTN

0,1VDD

VDD VTN dV
dV0
o
CL
0,1
V
DD
I
I

dVo

n (VDD VTN )Vo

tf 2

CL

n (VDD VTN

Vo
2

VDD VTN

0,1VDD

CL

n (VDD VTN

VDD VTN

0,1VDD

dVo
Vo 2
V0
2(VDD VTN )

dVo
Vo 2
V0
2(VDD VTN )

Desarrollando,
A
B
1
1

2
Vo
Vo
V

V
0
o
1
V0
V0 1

2(VDD VTN )
2(VDD VTN )

V
V
2
DD TN

Vo
A
BV0 A Vo B
A 1

2(VDD VTN )
2VDD VTN

Vo
Vo
V0 1
Vo 1

2(VDD VTN )
2(VDD VTN )
A 1; B

A
1
0 B
2(VDD VTN )
2(VDD VTN )

Llamando X a la integral,

VDD VTN 1
1
1

.
X

dVo
0,1VDD

Vo
Vo 2(VDD VTN ) 1
2(V V )

DD
TN

VDD VTN


Vo
X ln Vo ln 1

2(VDD VTN ) 0,1VDD

34

VDD VTN

VDD VTN

V0
V0 2(VDD VTN )

X ln
ln

V0
2(VDD VTN ) V0 0,1V
1

DD

2(VDD VTN ) 0,1V


DD
2(VDD VTN )(VDD VTN )
2(VDD VTN )0,1VDD
ln
2(VDD VTN ) (VDD VTN )
2(VDD VTN ) 0,1VDD
2(VDD VTN )0,1VDD
X ln 2(VDD VTN ) ln
2(VDD VTN ) 0,1VDD
X ln

X ln

X ln

tf 2

2(VDD VTN ) 2(VDD VTN ) 0,1VDD


2(VDD VTN )0,1VDD

ln

2 VDD VTN 0,1VDD


0,1VDD

1.9VDD 2VTN
19VDD 20VTN
ln
0,1VDD
VDD

VDD VTN
CL

n (VDD VTN ) 0,1VDD

tf 2

dV0
CL

.X
2
V0
n (VDD VTN )
V0
2(VDD VTN )

19VDD 20VTN
CL
ln
VDD
n (VDD VTN )

El tiempo de bajada ser,


tf tf1 tf 2

CL (VTN 0,1VDD )

n
2

tf

(VDD VTN ) 2

19VDD 20VTN
CL
ln
VDD
n (VDD VTN )

VTN 0,1VDD 1 19VDD 20VTN


2CL
ln

VDD
2
n (VDD VTN ) VDD VTN

Si suponemos que VTN=0.2VDD


tf

4CL
nVDD

Tiempo de descarga del condensador

35

3.2.2.- Determinacin del tiempo de subida tr

Debido a la simetra del circuito CMOS se puede emplear una aproximacin similar
para obtener el tiempo de subida tr,
tr

VTP 0,1VDD 1 19VDD 20 VTP


2CL
ln

VDD
p (VDD VTP ) VDD VTP
2

Si suponemos que VTP 0, 2VDD


tr

4CL
pVDD

Tiempo de carga del condensador

Si se emplean MOS del mismo tamao,


Wn=Wp; Ln=Lp como n=2,5pn=2,5p
Por lo que t f

tr
y las transiciones de la Vo seran distintas.
2,5

Si se quiere obtener el mismo tiempo de subida que de bajada ser necesario hacer
n=p. Para ello ser necesario utilizar MOS P y N de distintas dimensiones; el MOS P
sera de una anchura 2,5 veces mayor que la del MOSN. Al hacer esto se aumenta
indirectamente la capacidad de entrada del inversor con la que si a su vez ste es una
carga de otro circuito CMOS la CL equivalente aumenta por lo que aumentara los
tiempos de subida y bajada del pulso de entrada.
W
W
Como n n r 0 n y p p r 0 p empleando la misma longitud de canal
tox Ln
tox Lp
para ambos MOS para que n p W p 2,5Wn
tr y tf son inversamente proporcionales a VDD, y directamente proporcional a CL
3.2.3.- Determinacin del tiempo de propagacin tp

Al dar la orden de conmutar en la entrada de un circuito CMOS la salida comienza a


evolucionar casi sin retraso hacia el nivel alto o bajo dependiendo del tipo de circuito,
por lo que el tiempo de propagacin de un circuito CMOS est fundamentalmente
determinado por el tiempo de subida y bajada de la salida.
En el caso del inversor CMOS el tiempo de retraso est aproximadamente dado por,
t pLH

tr
;
2

t pHL

tf

2
36

Tiempos de propagacin

El tiempo medio de propagacin para una puerta con tiempos de transicin distintos de
subida y bajada es,
t t
t t
average pLH pHL f r
2
4

Si CL es grande para reducir los tiempos tr y tf habr que aumentar el tamao del
inversor.
3.2.4.- Clculo numrico de tr y tf
Supongamos un inversor de las siguientes caractersticas,
Tecnologa de 1m, tox=200, L=1m, W=5m (PMOS y NMOS tamaos iguales)
VDD=5V

Cinv Cgp Cgn


fF
m2
Cox (Wn Ln W p Lp )

Cox 1, 75
Cinv

Al ser iguales los MOS Cinv 2CoxWL 17,5 fF


Si este inversor es el driver para una carga CL=10 pF calcular tr y tf

tr

4CL
pVDD

37

p p Cox

W
L

Cox 1, 75 fF m 2

p 230 cm 2 V .s 230108 m 2 V .s
n 580 cm 2 V .s
m2
fF 5
fF
2012,5108
1, 75
2
V .s
m 1
V .s

p 230108
p 2, 011011

fF
V .s

4CL
410 pF
401012 F

pVDD 2, 011011 fF 5 10, 051011 1015 F


V .s
40
tr
108 s 3,98106 102 s 3,98102 s 0, 04 s
10, 05

tr

tr 40 ns

tf

4CL
W
; n n Cox
L
nVDD

n 580 cm 2 V .s 580108 m 2 V .s

fF
Cox ox 1, 75
tox
m2
n 580108

m2

1, 75

fF 5
fF
5075108
2
1
V .s

V .s
fF
n 5, 0751011
V .s
4CL
410( pF )
401012 ( F )
tf
(

1,57108 s
15
11
fF
25, 410 10 ( F )
nVDD

5, 0751011
5(volt )
V .s
6
2
t f 1,5710 10 s 1,57102 s 0, 0157 s 15, 7 ns

tr 40 ns
tf 15, 7 ns

38

Para un inversor 100 veces ms ancho => Wn W p 500 m , las betas sern tambin
100 veces mayores con lo que los tiempos de subida y bajada sern 100 veces menores,
tf

4CL
nVDD

n nCOX

W
n COX 500
L

Como n es 100 veces mayor t f y tr 100 veces menor que si se usa el tamao de 5 m

t f 15, 7 ns 102 0,157 ns


tr 40ns 102 0, 4 ns
tr 0, 4 ns
tf 0,157 ns

Veamos la respuesta de un inversor de tecnologa 2 m para diferentes cargas


capacitivas CL=0, CL=5 pF y CL=25 pF. Se observarn en la simulacin Spice los
retrasos producidos en la Vo, as como las corrientes de cortocircuito y las de carga y
descarga de CL
El fichero CIR empleado para el caso de CL =5 pF es,
INVERSOR 2U C=5pF
*Archivo INV2UC.CIR
*Relacion K=Bn/Bp = 1. Como un/up = 2.5 => Wp/Wn = 2.5
VDD 101 0 5V
Vin 1 0
+ PULSE ( 0 5 0 10n 10n 1u 2u )
M1 4 1 0 0 MODN2 L=2U W=8U
M2 4 1 101 101 MODP2 L=2U W=20U
C1 4 0 5pF
.TRAN 0.01U 4U
.LIB MODMOS.LIB
.PROBE
.END

39

Inversor sin carga CL=0

Inversor con carga CL=5 pF

40

Inversor con carga CL=25 pF


Para un carga de CL=25 pF pero a una frecuencia de conmutacin superior, por ejemplo
f=2 MHz los tiempos de retraso sern ms significativos comparados con el perodo de
la seal y la salida justamente llega al nivel alto y bajo 5 V y 0 V. Los resultados de la
simulacin Spice para este caso se indican a continuacin,

Se pueden comparar los efectos de los tamaos de los MOS en los tiempos de subida y
bajada. Si los tamaos son iguales las sern distintas siendo menor la del MOSP por lo
que el tiempo de subida ser ms lento. Por el contrario si la anchura del MOSP es
mayor (2,5 veces) que la del MOSN las sern iguales y los tiempos de subida y bajada
sern aproximadamente iguales. A continuacin se indican los ficheros CIR para ambos
casos y los resultados de las simulaciones Spice.

41

INVERSOR 2U C=25pF
*Tamaos iguales => tr>tf
*Archivo INV2Ud2.CIR
*Relacion K=Bn/Bp = 2,5
VDD 100 0 5V
Vin IN 0 PULSE ( 0 5 0 10n 10n 1u 2u )
MOSN OUT IN 0 0 MODN2 L=2U W=8U
MOSP OUT IN 100 100 MODP2 L=2U W=8U
C1 OUT 0 25pF
.TRAN 0.01U 4U
.LIB MODMOS.LIB
.PROBE
.END

INVERSOR 2U C=25pF
*Tamaos distintos Wp=2,5Wn => tr=tf
*Archivo INV2Ud3.CIR
*Relacion K=Bn/Bp = 1
VDD 100 0 5V
Vin IN 0 PULSE ( 0 5 0 10n 10n 1u 2u )
MOSN OUT IN 0 0 MODN2 L=2U W=8U
MOSP OUT IN 100 100 MODP2 L=2U W=20U
C1 OUT 0 25pF
.TRAN 0.01U 4U
.LIB MODMOS.LIB
.PROBE
.END

42

3.2.5.- Efecto de la escala de integracin en tr y tf

Si se utilizan tecnologas ms avanzadas las dimensiones del inversor se reducen, los


tiempos de conmutacin disminuyen con el cuadrado del factor de escalado (para un
escalado total).
Por ejemplo supongamos que se produce una reduccin del tamao (escalado total) por
un factor .
4CL
tamao W, L; espesor tox
tr
pVDD
Con el nuevo tamao W

; L


; tOX

tOX

La capacidad de entrada es,


Cgp
Coxn
Coxp
W L
CL Cgn

Coxp


Coxn

ox

tox

ox

tox

ox

ox

tox

tox

Coxp

Coxn

CL Coxp Coxn W L Coxp Coxn W L Coxp Coxn


Como p p

ox W
tox L

43

W L

CL

W L

CL

p p

ox W
L
tox

ox

tox L

C
4 L
4CL
1 4CL

tr
pVDD pVDD 2 pVDD

tr

tr

El tiempo de subida se reduce por 2.

Lo mismo sucede para t f , el tiempo de bajada tambin se reduce por 2.


Como se ver ms adelante con objeto de reducir el consumo de potencia se emplean
alimentaciones menores. Evidentemente esto se traducir en que si se reduce VDD las
familias sern ms lentas (tr y tf mayores y tPLH, tPHL mayores).
* Efecto de la escala de integracin en la velocidad de los dispositivos CMOS
Si por ejemplo simulamos (simulacin Spice) una cadena de 3 inversores de 2 m y otra
de 1 m, reduciendo proporcionalmente las dimensiones de los MOS de 1 m, se
observar que efectivamente es ms rpida la cadena de inversores formada con MOS
de 1 m. La capacidad de carga de la cadena debe ser consecuente con la tecnologa, es
decir en el caso de la cadena de 2 m la CL ser de valor doble que la de 1 m.

El fichero CIR de los inversores de 2 m es el siguiente,


CADENA INVERSORES MOS DE 2um
*
*Fichero CADMOS2U_b.cir
VDD 101 0 DC 5v
Vin 1 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns)
*******************
* INVERSOR 1
MP1 2 1 101 101 MODP2 L=2U W=10U
MN1 2 1 0 0 MODN2 L=2U W=4U
*******************
* INVERSOR 2

44

MP2 3 2 101 101 MODP2 L=2U W=10U


MN2 3 2 0 0 MODN2 L=2U W=4U
*******************
* INVERSOR 3
MP3 4 3 101 101 MODP2 L=2U W=10U
MN3 4 3 0 0 MODN2 L=2U W=4U
*******************
*CARGA CAPACITIVA
CL 4 0 24.5fF
*Equivalente a un inversor del mismo tamao
.LIB MODMOS.LIB
.TRAN 0.1ns 8ns
.PROBE
.END

Los resultados de la simulacin Spice son,

El fichero CIR de los inversores de 1 m es el siguiente,


CADENA INVERSORES MOS DE 1um
*
*Fichero CADMOS1U_b.cir
VDD 101 0 DC 5v
Vin 1 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns)
*******************
* INVERSOR 1
MP1 2 1 101 101 MODP1 L=1U W=5U
MN1 2 1 0 0 MODN1 L=1U W=2U
*******************
* INVERSOR 2
MP2 3 2 101 101 MODP1 L=1U W=5U
MN2 3 2 0 0 MODN1 L=1U W=2U
*******************
* INVERSOR 3
MP3 4 3 101 101 MODP1 L=1U W=5U
MN3 4 3 0 0 MODN1 L=1U W=2U

45

*******************
*CARGA CAPACITIVA
CL 4 0 12.25fF
*Equivalente a un inversor del mismo tamao
.LIB MODMOS.LIB
.TRAN 0.1ns 8ns
.PROBE
.END

Los resultados de la simulacin Spice son,

Comparando los resultados de ambas simulaciones se puede apreciar que efectivamente


la cadena de inversores de 1m tiene unos tiempos de propagacin menores y por tanto
esta tecnologa es ms rpida.
Tambin los tiempos de subida y bajada se reducirn en los inversores de 1m pues sus
n y p aumentan (y el CL como se ha dicho tambin es menor).
1
Los tr y tf se reducen por el factor 2 .

tr

4CL
pVDD

4CL
tf
nVDD

CL COX (Wn Ln W p Lp )

3.3.- DISEO DE CIRCUITOS INVERSORES PARA ATACAR UNA CARGA


CAPACITIVA ALTA CL CON EL MNIMO RETRASO

Cuando hay que cargar y descargar elevadas capacidades (Fan-out alto, o lneas de
conexin muy largas) los tiempos de subida y bajada aumentan.

46

Para disminuir estos tiempos se pueden emplear transistores MOSP y MOSN de


mayores anchuras ya que pueden entregar corrientes ms altas ( mayores) y por tanto
la carga y descarga ser ms rpida.
Cuando un MOS se disea con una mayor anchura, su capacidad de entrada aumenta en
ese factor y su corriente tambin lo hace por el mismo factor.
La capacidad de entrada produce retrasos en la seal de entrada hacindola ms lenta,
por lo que no se puede aumentar libremente el tamao sin tomar precauciones.
Existen estudios sobre cmo disear una cadena de inversores para atacar una fuerte
carga capacitiva CL con el mnimo retraso de propagacin. De acuerdo con la fuente (2)
el mnimo retraso se obtiene con una cadena de N inversores y con unos tamaos
(anchuras de los MOS P y N de cada inversor) multiplicados por potencias del factor A.
A1Wp1 ; A2Wp1 ; A3Wp1 ; ... ANW p1
A1Wn1 ; A2Wn1 ; A3Wn1 ; ... ANWn1
Los valores de A y N se obtienen de acuerdo con las expresiones,
C
A L
Cin1

C
N ln L
Cin1

Donde Cin1 es la capacidad de entrada que presenta el primer inversor. La cadena de


inversores con tamaos crecientes (sus anchuras) es,
1

A Wp1
1

A Wn1

A Wp1
2

A Wn1

N 1

A Wp 1

A Wp 1
N 1

A Wn1

A Wn1

A Wp 1
N

A Wn1

Supongamos que se parte de un inversor de tecnologa 1m (tox = 200 ), y de tamao


Ln=Lp =1 m, Wn=4 m, Wp=10 m y tenemos una carga CL = 10 pF
Se desea determinar el nmero de etapas N y el factor multiplicador A de la cadena de
inversores para obtener el mnimo retraso de la seal en la carga.
La capacidad de entrada de la primera etapa es,
Cin1 Cgp C gn
Cin1 COX Wn Ln W p Lp

47

Cox

ox
tox

1, 75

fF
m2

Cin1 1, 75 4 10 24,5 fF

El nmero de etapas necesario es,


N ln

CL
10 pF
10.000 fF
ln
ln
6, 01 N 6 etapas
Cin1
24,5 fF
24,5 fF

El factor multiplicador resulta,


C
A L
Cin1

10.000

24,5

408,16

2, 72

Por tanto los tamaos de los inversores de las 6 etapas son,


N Etapa
Wp (m)
Wn (m)

1
10
4

2
27,2
10,88

3
73,9
29,6

4
201
80,5

5
546,7
219

Se pueden comprobar los resultados de este ejemplo mediante simulacin.


El fichero CIR de la cadena de inversores con los tamaos calculados es,
CADENA INVERSORES MOS DE 1um
*NUMERO OPTIMO PARA UNA CL=10pF
*N=6 y FACTOR MULTIPLICADOR A=2.72
*Fichero CADMOS1U_N_A_CL_2.cir
VDD 101 0 DC 5v
Vin 1 0 PULSE (0 5 0 0.5ns 0.5ns 10ns 20ns)
*******************
* INVERSOR 1
MP1 2 1 101 101 MODP1 L=1U W=10U
MN1 2 1 0 0 MODN1 L=1U W=4U
*******************
* INVERSOR 2
MP2 3 2 101 101 MODP1 L=1U W=27U
MN2 3 2 0 0 MODN1 L=1U W=11U
*******************
* INVERSOR 3
MP3 4 3 101 101 MODP1 L=1U W=74U
MN3 4 3 0 0 MODN1 L=1U W=30U
*******************
* INVERSOR 4
MP4 5 4 101 101 MODP1 L=1U W=201U
MN4 5 4 0 0 MODN1 L=1U W=80.5U
*******************
* INVERSOR 5
MP5 6 5 101 101 MODP1 L=1U W=547U

48

6
1487
595,7

MN5 6 5 0 0 MODN1 L=1U W=219U


*******************
* INVERSOR 6
MP6 7 6 101 101 MODP1 L=1U W=1487U
MN6 7 6 0 0 MODN1 L=1U W=596U
*******************
*CARGA CAPACITIVA
CL 7 0 10pF
.LIB MODMOS.LIB
.TRAN 0.1ns 40ns
.PROBE
.END

Los resultados de la simulacin Spice son,

3.4.- CONSUMO DE POTENCIA EN CMOS

La potencia consumida en un circuito integrado CMOS tiene tres componentes que son,
1) Consumo esttico debido a las corrientes de fugas.
2) Consumo dinmico debido a la carga y descarga de las cargas capacitivas.
3) Consumo dinmico debido a la corriente transitoria de conmutacin denominada
corriente de cortocircuito.
Para el estudio consideramos un inversor CMOS
3.4.1.- Disipacin Esttica

Si Vin=0 V el MOSN est en OFF y el MOSP en ON (zona lineal), la tensin de salida


es Vo = 1 ya que la cada de tensin en el MOSP es 0 V.

49

Cuando la entrada es Vin = 1, el MOSP est en OFF y el MOSN est en ON (Zona


lineal) siendo su salida despreciable y por tanto Vo =0.
Siempre hay un MOS en OFF independientemente del estado lgico de la puerta. Como
no existe corriente por puerta y tampoco circula corriente entre VDD y VSS la corriente
de reposo (estado estable) y por tanto la potencia consumida es nula.
No obstante, existe una pequea disipacin esttica debido a la corriente inversa de
fugas. Podemos modelizar el MOS de modo que se puedan observar las uniones pn
(diodos parsitos) para un inversor CMOS.
Si el substrato es tipo P,

Las difusiones de fuente y drenador del MOS N y el substrato P, as como las difusiones
de fuente y drenador del MOS P y el pozo N forman diodos parsitos que se han
representado en la figura.
En el modelo el diodo D1 es un diodo parsito entre el pozo N y el substrato P.
La situacin de las uniones PN que se crean en el inversor es,
D1 siempre est polarizado en inverso y contribuye al consumo esttico
D2 D3 estn en inverso si Vo = 0 V Vo = VDD
D4 y D5 estn siempre cortocircuitados y no influyen en el consumo.
Por su mayor tamao el diodo D1 es el que ms contribuye a la corriente de fugas ya
que sta depende de la superficie de la unin. Solamente los diodos parsitos que estn
polarizados inversamente contribuyen a la disipacin esttica y sta es el producto de la
tensin de alimentacin por la corriente de fugas. Una estimacin til es considerar una
corriente de fugas de 0,2 nA 0,4 nA por puerta a temperatura ambiente. Por ejemplo
la disipacin esttica debida a las fugas para un inversor trabajando a 5 V est
comprendida entre1-2 nW.

50

3.4.2.- Disipacin dinmica debido a la carga capacitiva

Durante la transicin de 0 a 1 de 1 a 0 ambos transistores estn en ON por un corto


periodo de tiempo. Esto produce un estrecho pulso de corriente desde VDD a VSS es la
denominada corriente de cortocircuito. La corriente tambin es requerida para cargar y
descargar la capacidad de carga CL. Esta segunda corriente es generalmente el trmino
dominante.
La disipacin dinmica puede modelarse suponiendo que el tiempo de subida y bajada
del pulso de entrada es mucho menor que el periodo.

La potencia dinmica media Pd disipada durante la conmutacin de una seal cuadrada


de entrada Vin, teniendo un periodo T est dada por,
T

1 T2
Pd i p v p dt T in vn dt
T 0
2

Pd Pdp Pdn
Durante 0-T/2 se disipa potencia en el MOSP y se almacena energa en el condensador
de carga CL.
Durante T/2-T se descarga en el condensador y se disipa potencia en el MOSN

51

1) Desde 0 a T/2
i p CL

V p VDD V0

dV0
dt

dV
1 T2
1 T2
Pdp i p v p dt CL 0 (VDD V0 )dt
0
0
T
T
dt
VDD

V0 2
CL
(VDD V0 )dV0
(VDDV0
)
2 0
T

C
L
T

Pdp

CL
V 2
CV 2
(VDD 2 DD ) L DD
2
2T
T

VDD

2) Desde T/2 a T
Pdn

dV0
C
1 T
1 T
V0 dt L
T in vn dt
T CL

T 2
T 2
dt
T

VDD

V0 dV0

C V2
CV 2
Pdn L 0 L DD
T 2 V
2T
DD
Por tanto la potencia media disipada Pd,
Pd Pdp Pdn

2
CLVDD
2
CLVDD
f
T

La potencia dinmica media es proporcional a la energa requerida para cargar y


descargar la carga capacitiva. Sin embargo el hecho ms importante a hacer notar es que
la potencia disipada es proporcional a la frecuencia de conmutacin, pero es
independiente de los parmetros tecnolgicos de los MOS N y P (aunque CL depende de
ellos). La potencia total disipada ser la suma de la esttica ms la dinmica (carga y
descarga ms cortocircuito)
PTOTAL=Pe+ Pd +Pcortocircuito
52

La potencia consumida en CMOS depende de la tecnologa (CL)


CL disminuye con el factor de la escala de integracin.
Tambin la potencia consumida es proporcional al cuadrado de la tension VDD2, por eso
para reducir el consumo de potencia cada vez se tiende ms a alimentar los circuitos
integrados con tensiones menores como por ejemplo 3 V e inferiores (familias lgicas
de baja tensin). Esto es especialmente importante en equipos porttiles alimentados
con bateras. La reduccin de VDD=5 V a VDD=3 V reduce el consumo de potencia en
1

3
Veamos el consumo medio de potencia Pd de un inversor CMOS de tecnologa 1m.
Suponemos que est cargado con una carga equivalente a la Cin del inversor.
W = 5 m, L= 1 m, tox = 200 , f = 1 MHz, VDD = 5 V
CL Cin Cgp Cgn 8,5 8,5 fF 17 fF
2
Pd CLVDD
f 17( fF )25(V 2 )106 ( Hz )

Pd 425.1015.106 ( FV 2 Hz ) W
Pd 0, 425.1015.109 0, 425.106 W 0, 425 W
Esto implica una intensidad media consumida de la fuente Icc,
1 T
VDD i (t )dt VDD I CC
T 0
Pd 5 I CC 0, 425 W ; I CC 0, 0885 A 85 nA
Pd

Para otras frecuencias de trabajo las potencias y la corriente medias consumidas


resultan,
f

2 MHz

3 MHz

10 MHz

100 MHz

Pd

0,85 W

1,275 W

4,25 W

42,5 W

Icc

170 nA

255 nA

0,85 A

8,5 A

No todos los nudos de un circuito conmutan a la frecuencia del sistema, depender de la


actividad del nudo. Si el inversor trabaja en un sistema que funciona a una frecuencia
fCLK y que la probabilidad de que dicho nudo conmute en un periodo de reloj es
(actividad del nudo), la potencia que dicho inversor consume al conmutar la capacidad
CL es,
2
Pd CLVDD
fCLK
Si consideramos todos los nudos del circuito, el consumo dinmico total es,
n

Pd _ total ( i Ci )VDD 2 fCLK


i

53

3.4.3.- Consumo dinmico debido a la corriente de cortocircuito

Si se considera que la seal aplicada a la entrada del inversor es real, es decir que tiene
un tiempo de subida y de bajada no nulo, al producirse las transiciones de Vin existir
una corriente que circular por los dos MOS entre VDD y VSS que se denomina corriente
de cortorcircuito ISC (short-circuit current) (1).
Esto ocurre independientemente de la capacidad de carga que por otra parte influir en
el valor mximo de la corriente de cortocircuito.
Suponemos que,
CL=0, el tamao de los transistores es tal que n=p= (ms ancho el MOSP) y las
tensiones umbrales VTN=|VTP|=VT

El tiempo que tarda Vin en pasar de 0 V a VDD es y lo consideramos igual al que tarda
en pasar de VDD a 0 V.
Para Spice ( tal como se define este tiempo en seales de tipo pulse) seran tr y tf de la
seal pulse.
= tr = tf = trf
La potencia media de cortocircuito ser,
Pscm

1 T
VDD I SC (t ) VDD I SCM
T 0

54

Hasta que Vin no supere VTN=VT para t<t1 el MOSN no tendr canal y por lo tanto
ISC=0
Para Vin >VTN=VT conducen ambos MOS.
El MOSN en saturacin y el MOSP en su zona lineal, esto ocurre para t2 >t >t1
por tanto,
I SC I DNsat
I SC

n
2

(VGSN VTN ) 2

Vin (t ) VT

Cuando Vin=VDD/2 el MOSP tambin estar en saturacin y teniendo en cuenta las


suposiciones hechas, la corriente tendr la misma expresin que en el caso del MOSN
saturado.
La corriente de cortocircuito es simtrica respecto a t2
La corriente media de cortocircuito ISCM es,
I SCM

t3
t5
t6
1 t2
Isc(t )dt Isc(t )dt Isc(t )dt Isc(t )dt

t2
t4
t5

T t1

La expresin de Vin(t) es,


Vin (t )

VDD
t
trf

* En t1,
VDD
t1 VTN VT
trf

Vin (t1 )
t1

VT trf
VDD

* En t2,
Vi (t2 )
t2

VDD
2

trf
2

* En t3,
Vin (t3 )

t3

VDD
t3 VDD VTP VDD VT
trf

VDD VT trf
VDD

55

Como los dos pulsos de corriente son iguales y adems la corriente ISC es simtrica
respecto de t2 y t5 la corriente media se puede expresar,
I SCM

t3
1 t2
2 t2
4 t2
2 Isc(t )dt Isc(t )dt 2 Isc(t )dt Isc(t )dt
T t1
t2
T t1
T t1

I SC (t ) I DNsat

(VGSN VT )
2

VDD

(Vin (t ) VT )
2
2 trf
2

t VT

I SCM

4 t2 VDD

t VT dt

T t1 2 trf

I SCM

4
T

trf
2
VT trf
VDD

VDD

2 1 VDD
t VT dt
t VT

T 3 trf
2 trf

trf

2
trf

VDD V trf
T

VDD

I SCM

3
3
VDD VT trf

2 trf VDD trf

VT
VT
t V

3TVDD trf 2
rf DD

I SCM

3
2 trf VDD
2 trf VDD 2VT

VT

3TVDD 2
8
3TVDD

I SCM

trf
12TVDD

VDD 2VT

Por tanto la potencia media de cortocircuito consumida de la fuente ser,

PSCM

t
1 T
3
VDD I SC (t )dt VDD I SCM rf VDD 2VT

12T
T 0

Cuanto mayor es el tiempo de subida y de bajada mayor es la potencia de cortocircuito


consumida ya que mayor es el tiempo en el que existe ISC, adems cuanto mayor es la
de los transistores mayor ser la PSCM ya que si son de mayor W, menor es su resistencia
y mayor es la corriente.
Para ver en detalle la corriente de cortocircuito vamos a simular (Spice) un inversor de
tecnologa 2 m con diferentes tiempos de subida en el pulso de entrada. De este modo
la corriente de cortocircuito tendr duraciones distintas.
El fichero CIR es,
56

INVERSOR CMOS. POTENCIA DE CORTOCIRCUITO


* Fichero POT_SHORT_tr1.CIR
VDD 100 0 5V
Vin 1 0 PULSE (0 5 0 {tr} 10ns 300ns 2us)
.PARAM tr=1n
.STEP PARAM tr 10n 50n 10n
MOSP 2 1 100 100 MODP2 L=2U W=10U
MOSN 2 1 0 0 MODN2 L=2U W=5U
.LIB MODMOS.LIB
.TRAN 100n 500n 0 0.1n
.PROBE
.END

Los resultados de la simulacin Spice son,

Observando ms en detalle los flancos iniciales del pulso y la corriente de cortocircuito,

57

Si consideramos una carga capacitiva, la salida no conmutar a la misma velocidad que


lo hace la entrada ya que habr un retraso adicional para cargar y descargar la CL.
La CL influye en la corriente de cortocircuito disminuyendo ISC a medida que CL
aumenta como se ver a continuacin.
Supongamos una CL muy grande, cuando Vi pasa de 1 a 0 en un determinado tf la salida
V0 estar inicialmente a 0 V y se ir cargando muy lentamente.
La Vi ha podido alcanzar 0 V en tf pero Vo apenas ha variado.
En esta situacin Vi=VGSN pasa de VDD a 0 V, siendo V0=VDSN muy pequea, lo que
implica que durante la transicin de Vi,
VGS VDS VDS VGS VT
El MOSN estar todo el tiempo en zona lineal y por tanto su corriente (IDN=ISC) es
menor que cuando CL=0 ya que estaba saturado para algunos mrgenes de Vi.
Veamos los resultados de la simulacin Spice para ver el efecto de la carga CL
(aplicaremos distintos valores) en la corriente de cortocircuito. El fichero CIR es,
INVERSOR CMOS. POTENCIA DE CORTOCIRCUITO CON CL
* Fichero POT_INV_5n_Co.CIR
VDD 100 0 5V
Vin 1 0 PULSE (0 5 0 5n 5ns 20ns 60ns)
MOSP 2 1 100 100 MODP2 L=2U W=10U
MOSN 2 1 0 0 MODN2 L=2U W=5U
Co 2 0 {CL}
.PARAM CL=0
.STEP PARAM CL LIST 0 50fF 200fF 500fF 1pF
.LIB MODMOS.LIB
.TRAN 10p 60n 0 10p
.PROBE
.END

58

Consideremos el siguiente caso particular. Un circuito integrado digital alimentado a


VDD=5 V y trabajando a una f=100 MHz tiene un consumo medio de potencia de
Pm=10 W
Si suponemos que en cada perodo se producen 2 picos iguales de corriente simtricos
triangulares con un duracin de tr=1/3T determinar,

a) La corriente de pico mxima Ip y la Imedia


b) Si la lnea de alimentacin presenta una L=0,2 nH, obtener la variacin de
VDD en el circuito integrado debida a los picos de corriente
1 T
VDD I DD (t )dt VDD I m 10W 5 I m I m 2 A
T 0
1 T
2 T2
4 tr 2 Ip
I m I DD (t )dt I DD (t )dt
tdt
T 0
T 0
T 0 tr 2
Pm

tr 2

2
4 I p t2
4 I p tr
4 I p tr 2 I p tr
Im



T tr 2 2 0
T tr 2 T tr 4
T

Im

I p tr
T

Ip

I mT I mT

3I m 6 A
tr
T 3

La tensin en bornas de la bobina ser,


Vnoise L

Ip
dI DD (t )
6 ( A)
d Ip
L
t L
0, 2(nH )
0, 72 V
3,33 2 (ns )
dt
dt tr / 2
tr 2

Cuando la corriente es creciente Vnoise = 0,72 V y cuando es decreciente


Vnoise = -0,72 V
Por tanto la tensin de alimentacin del circuito integrado ser,
V CC VCC Vnoise 5 0, 72 V
V CC 5, 72 V

V CC 4, 28 V
59

Podemos simular (Spice) esta situacin y ver los efectos producidos.


Fichero CIR,
EFECTO INDUCTANCIA EN VDD
*PICOS_CORRIENTE_L_VDD.CIR
VDD 1 0 DC 5V
L1 1 2 0.2nH
IPWL 2 0 PWL REPEAT FOREVER (0S 0A 1.65n 6A 3.3n 0A 6n 0A) ENDREPEAT
.TRAN 100p 200n 0 10p
.PROBE
.END

4.1.- PERFORACIN DEL DIELCTRICO

Uno de los problemas que ms importancia han tenido los circuitos MOS ha sido la
perforacin del dielctrico producido por descargas electrostticas.
La carga esttica acumulada en las manipulaciones puede provocar la ruptura del oxido
de puerta.
La rigidez dielctrica del SiO2 es de 7 106 V cm (con ese campo elctrico aplicado se
perfora el dielctrico)
Por ejemplo con una capa de oxido de tox=1200 basta aplicar 84 V para que se
produzca la ruptura del dielctrico.

Rigidez

V
7 106 V cm ; V 7 106 1200 1010 102 V ; V 84 V
d

para tecnologa de 1 m, tOX 200 V 14 V

60

Normalmente la ruptura produce un cortocircuito permanente entre puerta y substrato


destruyendo el MOS.
Q
(del orden de fF), basta una
Debido a la pequea capacidad substrato-puerta C
V
pequea carga electrosttica para que se produzca un potencial suficientemente alto para
Q
que el campo elctrico generado supere la rigidez dielctrica V
C
En la actualidad los circuitos MOS tienen redes de proteccin en las entradas que
solucionan estos problemas porque impiden que aparezcan tensiones superiores a VDD e
inferiores a VSS.
Una red de proteccin simplificada se indica en la figura,

Si la Vi supera la VDD o VSS (en este caso 0 V) el diodo correspondiente conduce,


cayendo la tensin en R de modo que la tensin el las puertas no supere la VDD o VSS
ms la cada en el diodo.
4.2.- TENSIN UMBRAL DE LOS MOS. EFECTO BODY

Normalmente en los circuitos integrados CMOS el substrato es comn para todos los
MOS que en l se implementan. Si es de tipo p, los MOSN se crean mediante difusiones
tipo N y para crear los MOSP ser necesario un pozo N (nwell). Lo contrario ocurre si
el substrato del que se parte es de tipo n.
En cualquier caso los substratos y los pozos estarn un potencial fijo, por ejemplo el
substrato P a masa y el pozo N (substrato de los MOSP) a VDD por lo que no siempre
se podrn conectar las fuentes de los MOS a los substratos porque se realizara un
cortocircuito.
Por ejemplo si el diseo exige varios MOSN en serie, inicialmente se podra pensar en
conectar las fuentes de cada uno de ellos al substrato pero las fuentes no estn al mismo
potencial en el circuito por lo que se realizara un cortocircuito a masa (substrato es
masa). La forma de proceder sera conectar los substratos de cada MOSN a masa pero
las fuentes no estaran a masa (salvo los MOSN cuya fuente sea realmente masa).

61

Esto supone que puede haber MOS P o N cuyas tensiones substrato-fuente no puede ser
nula y ello influye en la tensin umbral del MOS (efecto Body). Este efecto es la razn
por la cual si la tecnologa lo permite para evitar que la VT cambie con VSB se
cortocircuitan ambos terminales.
El efecto de la VSB en VT es el siguiente,
VT VT (0) (VSB )1/ 2

VT (0) es la tensin umbral cuando la VSB 0 y es una constante (entre 0,4 y 1,2) que
depende del dopado del substrato. El signo positivo se aplica para los MOSN cuya VT
aumenta con VSB. El signo negativo se aplica para los MOSP en los que la VT se hace
ms negativa si VSB es distinta de cero.
El aumento de la VT produce dispositivos MOS con menor corriente y por tanto ms
lentos.

62

5.- PUERTAS BSICAS CMOS


5.1.- Puerta NOR CMOS

VDD 1
0 volt. 0
1) Si A=1 B=0
El MOSN de entrada A estar en ON (tiene canal) puesto que VGS = VDD

El punto de trabajo estar en algn punto de esta grfica.


El MOSP de entrada A tiene una VGS = VDD VDD = 0 por lo tanto estar en OFF (no
tiene canal) y por l no puede circular corriente. Por esta razn la corriente que circula
por el otro MOSP al estar en serie tambin ser nula y por tanto por los dos MOSN no
circular corriente. El punto de funcionamiento del MOSN entrada A ser el reflejado
en la grfica y su cada VDS es nula con lo que la salida F ser un 0.
La situacin ser similar si se aplican a las entradas A=0 y B=1
2) Si A=1 B=1 las VGS de los dos MOSP son VGS=0 y ambos estarn en OFF (no tienen
canal). Por ellos no puede circular corriente. Como los dos MOSN tienen canal
VGSN=VDD pero los MOSP les impiden que circule corriente, sus cadas de tensin
VDSN=0 volt. y por tanto la salida F ser 0.

63

*
3) Si A=B=0
Los dos MOSN estn en OFF pues VGSN = 0 (no hay canal). Por ellos no circula
corriente y por tanto tampoco puede circular corriente por los MOSP.
El MOSP de entrada A tiene una VGSPA=-VDD y tiene canal pero su cada VDSA=0 V
porque no circula corriente.

Por tanto la tensin en S del MOSP de entrada B es VDD. La VGSB de este MOSP es
tambin VDD y su cada VDSB=0 V porque tampoco circula corriente.
Como las dos cadas VDS de los dos MOSP son nulas la salida F es VDD.

F VDSPA VDSPB VDD VDD "1"


A
0
0
1
1

B
0
1
0
1

La funcin que se obtiene en la salida es,

F A B A B NOR

64

F
1
0
0
0

5.1.1.- Circuitos equivalentes de la puerta NOR CMOS


1) Para A=0 y B=0
El circuito equivalente ideal est formado por dos interruptores cerrados y dos abiertos.

El circuito equivalente real tiene que tener en cuenta las resistencias que presentan los
MOS. Cuando el MOS est en ON su resistencia es la que presenta el canal y un valor
caracterstico puede ser 1 k. Cuando los MOS no tienen canal se comportan como un
circuito abierto.

Por lo tanto la resistencia de salida a nivel alto es,

ROH 2 R 2 k

R resistencia del MOSN en su zona lineal.


2) Para A= B=1
Circuito equivalente ideal

Circuito equivalente real

65

ROL R / / R 1K / /1K 0.5 k


Consideramos que la resistencia que presenta el MOSP en su zona lineal es equivalente
a la que presentan los MOSN. Para ello ser necesario que los MOSP tengan una
anchura mayor (2,5 veces) que la de los MOSN.
3) Para A=1 y B=0

Circuito equivalente ideal

Circuito equivalente real

ROL R 1 k

4) Para A=0 y B=1

Circuito equivalente ideal

Circuito equivalente real

ROL R 1 k
66

La ROH es siempre 2R pero la ROL no tiene siempre el mismo valor ya que depende de
los niveles lgicos de la entrada pudiendo ser como se ha visto R o R/2
Esta diferencia en la resistencia de salida influye en los tiempos de bajada de Vo
Cuando la NOR est cargada (CL), el paso de 1 a 0 en la salida ser ms rpido si la
entrada pasa de 00 a 11 que de 00 a 10 01 ya que en el primer caso conducen los 2
MOSN y en el segundo un solo MOSN.
5.2.- Puerta NAND CMOS

1) Si B=0 A=1
El MOS N de entrada B est en OFF (no tiene canal) ID=0.
Al no circular corriente por este MOS tampoco puede circular corriente por el otro
MOSN ni por ninguno de los MOSP.
El MOSP de entrada B tiene una VGSPB=-VDD por que est en ON (tiene canal), pero al
ser su corriente nula su cada de tensin VDSPB=0 y por tanto la salida F ser VDD.

*
VO F VDSPB VDD VDD

La situacin ser similar si A=0 B=1

67

2) Si A=B=0 los dos MOSN estn en OFF pues su VGS=0 (no tienen canal) y no circula
corriente. Tampoco circular por los MOSP.
Los dos MOSP estn en ON VGS=-VDD (tienen canal) pero al ser su ID=0 la cada en los
MOSP ser nula VDS=0 y la salida est a nivel alto.
VO F VDSP VDD VDD

3) Si A=B=1 los dos MOSN tienen canal VGS= VDD y los dos MOS P no tienen canal
ya que sus VGSP = 0V . Por tanto la corriente de los dos MOSP es nula y tampoco puede
circular corriente por los dos MOSN con lo que la cada en stos ser nula VDS= 0 V.
VO F VDSNA VDSNB 0 V

A
0
0
1
1
F A B A.B

B
0
1
0
1

F
1
1
1
0

NAND

5.2.1.- Circuitos equivalentes de la puerta NAND CMOS

1) Para A=0 B=0

ROH R / / R

R
0,5 k
2

2) Para A=0 B=1

68

ROH R 1 k
3) Para A=1 B=0

ROH R 1K
4) Para A=B=1

69

ROL 2 R 2 k
La resistencia de salida en una puerta NAND a nivel bajo ROL es siempre 2R pero la
resistencia de salida a nivel alto ROH depende de los niveles lgicos de entrada
pudindose ser R o R/2
Cuando la puerta est cargada con CL las transiciones de nivel bajo a nivel alto pueden
no ser iguales porque van a depender de los niveles lgicos de entrada. Por ejemplo si la
entrada pasa de 11 a 00 a 01 la subida de la seal de salida ser ms rpida en el
primer caso que en el segundo. Ya que de 11 a 00 los dos MOSP conducen y por tanto
la corriente es mayor que en el caso de 11 a 01.
Por ejemplo veamos las simulaciones Spice de una puerta NAND para ver todos estos
efectos,
PUERTA NAND CMOS
*NAND_CMOS_CL.CIR
VDD 100 0 5V
MOSPA OUT A 100 100 MODP2 L=2U W=10U
MOSPB OUT B 100 100 MODP2 L=2U W=10U
MOSNA 1 A 0 0 MODN2 L=2U W=4U
MOSNB OUT B 1 0 MODN2 L=2U W=4U
CL OUT 0 10pF
VINA A 0 PULSE(5 0 0 10N 10N 1U 2U)
VINB B 0 PULSE(5 0 0 10N 10N 2U 4U)
.TRAN 10N 4U
.LIB MODMOS.LIB
.PROBE
.END

70

Si la transicin de las entradas AB es de 11 a 01 solo un MOSP conduce y carga CL con


lo que ROH=Rp y por tanto el tr de Vo es ahora ms lento tr=92,8 ns frente a tr=46,8 ns
producido cuando el cambio es de 11 a 00.

5.3.- PUERTAS CON Y SIN BUFFER

Las puertas con buffer son aquellas que sus entradas y salidas tienen un inversor.
Por ejemplo para una puerta NAND de dos entradas su funcin y smbolo lgico son,
F A.B

La funcin NAND tambin se puede expresar,

F A.B A B A B
Cuyo circuito lgico es,

Este circuito correspondera a una puerta NAND con buffer.


Para el caso de la puerta NOR las funciones y circuitos lgicos sin y con buffer son,

71

F A B

F A B A.B A.B

El circuito de una puerta NOR con buffer de dos entradas a nivel de transistores es,

Para el caso de un inversor se puede considerar que un inversor con buffer seran tres
inversores en serie,

a) Inversor sin buffer b) Inversor con buffer


Las puertas con buffer tienen una funcin de transferencia mas abrupta que las que no
tienen buffer es decir, que la zona entre ViLmax y ViHmin es mucho ms reducida en las
que tienen buffer y por tanto el margen de ruido en las puertas con buffer es myor.
Adems la resistencias de salida ROH y ROL no dependen de los niveles lgicos de
entrada.
Las puertas sin buffer tienen un tiempo de propagacin menor ya que tienen menos
etapas entre la entrada y la salida. Su resistencia de salida depende en algunos casos de
los niveles lgicos de las seales de entrada.

72

Simulemos un inversor con y sin buffer para comprobar estos resultados. Los ficheros
CIR y los resultados de las simulaciones Spice son los siguientes,
INVERSOR SIN BUFFER
*Archivo INV_SIN_BUFF_2U.CIR
VDD 101 0 5V
Vin IN 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns)
MN1 OUT IN 0 0 MODN2 L=2U W=4U
MP1 OUT IN 101 101 MODP2 L=2U W=10U
CL OUT 0 24.5fF
.TRAN 0.1ns 8ns
.DC Vin 0 5 0.1
.LIB MODMOS.LIB
.PROBE
.END

INVERSOR CON BUFFER


*
*Fichero INV_CON_BUFF_2U.cir
VDD 101 0 DC 5v
Vin IN 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns)
*******************
* INVERSOR 1
MP1 2 IN 101 101 MODP2 L=2U W=10U
MN1 2 IN 0 0 MODN2 L=2U W=4U
*******************
* INVERSOR 2
MP2 3 2 101 101 MODP2 L=2U W=10U
MN2 3 2 0 0 MODN2 L=2U W=4U
*******************
* INVERSOR 3
MP3 OUT 3 101 101 MODP2 L=2U W=10U
MN3 OUT 3 0 0 MODN2 L=2U W=4U
*******************
*CARGA CAPACITIVA
CL OUT 0 24.5fF
;Equivalente a un inversor del mismo tamao
.DC Vin 0 5 0.1v
.TRAN 0.1ns 8ns
.LIB MODMOS.LIB
.PROBE
.END

Las funciones de transferencia son,

73

Como puede observarse es mucho ms abrupta la funcin de transferencia del inversor


con buffer.
Las respuestas al pulso de entrada donde se observan los tiempos de propagacin son,

NOTA. Las entradas de los circuitos CMOS no pueden dejarse sin conectar. En otras
tecnologas como la TTL el dejar una entrada sin conectar se comporta como un nivel
alto pero en CMOS debe conectarse a un nivel alto o bajo. La tensin de una entrada
flotante flucta dependiendo del ruido que se induzca y en la salida no se puede
asegurar qu tensin habr pero el circuito se comportar de forma errtica.
74

5.4.- PUERTA NOR DE 3 ENTRADAS. CLCULO DE LA RESISTENCIA DE


SALIDA DE LAS REDES P Y N Y DE LAS EQUIVALENTES

1) Clculo de los 3 MOS P en serie.


2) Clculo de los 3 MOS N en paralelo.
Supongamos,

W
K n 250 106 A V 2 ; n K n n
Ln

Wp
K p 70 106 A V 2 ; p K p

Lp

VDD 2.5 V
VTN VTP 0.5 V

Cuando la salida est a nivel alto la ROH es equivalente a la que presentan los tres
MOSP en serie.

RPT RP1 RP 2 RP 3

P KP

P1 VDD VTP

W
WP
P ox P ;
LP
tox LP

RPT

P 2 VDD VTP

P 3 VDD VTP

1
1
1
1

VDD VTP P1 P 2 P 3

75

P1

P2

P3

eq

1
1
1

K WP1 K WP 2 K WP 3
P
P
P L
LP 2
LP 3
P1

RPT

1
VDD VTP

RPT

1
1 1 1 1


VDD VTP K P 1 2 4

Si VDD 2.5 V

VTP 0.5 V

1 1 1 2 4 7 1
RPT

2 KP
4
8 KP

K P 70 106 A V 2
7 1
105
102
RPT 106
k

8 70
8
8

RPT 12,5 k
Los tres MOSP son equivalentes a un MOSP con una equivalente al paralelo de las
de los tres MOSP.
1

eq

P1

P2

P3

eq P1 P 2 P 3

Cuando la salida est a nivel bajo la ROL no es fija ya que depende de los niveles lgicos
de entrada. La ROL mnima se obtendr cuando a la entrada se aplique 111 y es
equivalente a la que presentan los tres MOSN en paralelo.
Determinacin de la ROL mnima,
1
1
1
1
;

RNT RN 1 RN 2 RN 3

RNT

RN 1

n1 VDD VTN

1
1

1
1
1
n1 (VDD VTN ) n 2 (VDD VTN ) n 3 (VDD VTN )

RN 1 RN 2 RN 3

76

RNT

RNT

n1 n 2 n3 VDD VTN
1
VDD VTN

; n Kn

Wn
;
Ln

neq N 1 N 2 N 3

1
1
1
1 1
1

W
W
W 2 K n 3 3 2 2 8 K n 16 K n
K n n1 n 2 n 3
Ln1 Ln 2 Ln 3

RNT 250

Los tres transistores MOSN en paralelo equivalen a un MOSN con una que es la suma
de las de los tres MOSN.
6.- INTERRRUPTORES ANALGICOS O PUERTAS DE TRANSMISIN TG

Consiste en la conexin de dos MOS N Y P con sus drenadores comunes y sus fuentes
comunes. Se comportan como un interruptor que permite el paso de seales analgicas
y digitales. La apertura o el cierre depende del nivel lgico de una seal de control. Este
circuito no tiene equivalente en tecnologas TTL.

Al transistor N se le aplica una seal de control C y al MOSP su complementaria


CBAR. Consideramos que el nivel alto y bajo son VDD y VSS y que las tensiones
mximas y mnimas en Vin coinciden con esos valores. Normalmente VSS =0v.
Los terminales de los MOS drenador y fuente son intercambiables.
Analizamos inicialmente de forma separada el comportamiento para cada uno de los
transistores MOS.
6.1.- Transistor NMOS
El circuito estar cargado con otros circuitos CMOS por lo que podemos considerar que
en la salida hay una carga capacitiva.

Analicemos el comportamiento de la carga y descarga de CL a travs del NMOS.

77

1) El control C=0 V y suponemos el condensador esta inicialmente descargado Vo=0 V


VGS=0 V no hay canal => IDS=0V0=0 V independientemente de Vin
El MOS presenta alta impedancia
2) El control C=1 si Vo=0 V y se aplica Vin=1
VGS inicialmente tiene el valor de VGS=VDD, el MOS tiene canal y empieza a conducir
cargndose el condensador, la corriente fluye de D a S.
Cuando Vo alcance VDD-VTN el transistor deja de conducir y por tanto Vo mantiene
VDD-VTN
Por tanto el MOSN transmite el 1 de forma degradada.

3) Cuando el control C=1 y Vin=0


Si Vo tiene inicialmente el valor Vo=VDD-VTN , el transistor comienza a conducir y el
condensador de salida a descargarse hacia Vss, ya que inicialmente Vin est a una
tensin inferior a la de Vo.
La corriente circula a travs del dispositivo de S a D ( la salida hace de drenador y la
entrada de fuente).
Cuando la salida alcance 0v (Vss) el MOS deja de conducir porque la VDS=0 V
La transmisin del 0 en un MOSN no es degradada

Comprobemos el funcionamiento del NMOS como interruptor mediante la simulacin


Spice. La seal de entrada puede ser digital y tambin analgica.
El fichero CIR para la seal digital es,
NMOS PUERTA TRANSMISION
*FICHERO NMOSTG2.CIR
Vin D 0 PULSE (0 5 0 10n 10n 10US 20US)
VCONTROL G 0 PULSE (0 5 0 10n 10n 20US 40US)
MOSN D G OUT 0 MODN2 L=10U W=20U
Co OUT 0 5pF IC=0V
.TRAN 0.1us 40us
.PROBE
.LIB MODMOS.LIB
.END

El resultado de la simulacin es,

78

El fichero CIR para la seal analgica es,


NMOS TG SIN
*FICHERO NTGSIN2.CIR
Vin D 0 SIN (2.5 2.5 500KHz)
VCONTROL G 0 PULSE (0 5 0 10n 10n 20US 40US)
MOSN D G OUT 0 MODN2 L=10U W=20U
Co OUT 0 5pF IC=0V
.TRAN 0.1us 40us 0 50ns
.PROBE
.LIB modmos.lib
.END

El resultado de la simulacin Spice es,

6.2.- Transistor PMOS


Carga y descarga de CL a travs del PMOS
79

1) Cuando el control C=1 y Vin=1 y Vo=0 V


La VGS=VDD y para que un MOSP tenga canal hace falta que esa tensin sea negativa e
inferior a la VTP.
El MOSP no conduce y la salida permanece inalterable. El MOSP presenta alta
impedancia.
2) Cuando C=0 y Vin =1 y Vo=0 V
En este caso la funciones de fuente y drenador podemos considerarlas intercambiadas.
Hay canal porque la VGD=-VDD y circula una corriente entre D y S cargndose CL hasta
que alcanza el valor de VDD.
La transmisin del 1 en un MOSP no es degradada

3) Si C=0 y Vin=0 y Vo= VDD


VGS=-VDD
El MOS conduce y la salida se va descargando. Cuando Vo alcanza el valor Vo =|VTP| el
MOS deja de conducir y Vo permanece en ese valor.
La transmisin del 0 en un MOSP es degradada
6.3.- Transistor NMOS Y PMOS
Combinando las caractersticas de transmisin de ambos transistores se puede realizar
un interruptor analgico o puerta de transmisin que pueda transmitir ambos valores
lgicos sin degradacin

MOS
N
P

TRANSMISIN 1 TRANSMISIN 0
Mala
Buena
Buena
Mala

80

Un resumen del comportamiento de la puerta de transmisin ser,

C=0

C=1

MOS N
MOS P
Vin=0
Vin=1
MOS N
MOS P
Vin=0
Vin=1

OFF
OFF
Vo=Z
Vo=Z
ON
ON
Vo=0
Vo=1

ZOFF del
orden de
103 M
ZON decenas
o centenas de

Realmente la entrada y la salida de la puerta de transmisin son intercambiables. Es


independiente por qu terminal se aplica la seal.
La resistencia R la TG en ON, depende de la Vin , de la diferencia de tensin entre los
sustratos VDD-VSS y de la resistencia de carga RL.
Veamos mediante la simulacin Spice el comportamiento del interruptor analgico para
una seal analgica de entrada.
El fichero CIR y los resultados de la simulacin Spice son,
PUERTA TRANSMISION CMOS
*FICHERO TGSIN2.CIR
VDD 100 0 5V
Vin IN 0 SIN( 2.500 2.500 0.500E6 0 0 0 )
VCONTROLP CONTROLBAR 0 PULSE (5 0 0 10n 10n 20US 40US)
VCONTROLN CONTROL 0 PULSE (0 5 0 10n 10n 20US 40US)
MOSP IN CONTROLBAR OUT 100 MODP2 L=10U W=20U
MOSN IN CONTROL OUT 0 MODN2 L=10U W=20U
Co OUT 0 5pF
.IC V(OUT)=0V
.TRAN 0.1us 40us
.LIB MODMOS.LIB
.PROBE
.END

81

Para una seal digital de entrada, el fichero CIR y los resultados de la simulacin Spice
son,
PUERTA TRANSMISION MOS
*FICHERO TGPULSE2
VDD 100 0 5V
Vin IN 0 PULSE (0 5 0 10n 10n 10US 20US)
VCONTROLP CONTROLBAR 0 PULSE (5 0 0 10n 10n 20US 40US)
VCONTROLN CONTROL 0 PULSE (0 5 0 10n 10n 20US 40US)
MOSP IN CONTROLBAR OUT 100 MODP2 L=10U W=20U
MOSN IN CONTROL OUT 0 MODN2 L=10U W=20U
Co OUT 0 5pF
.IC V(OUT)=0V
.TRAN 0.1us 40us
.LIB MODMOS.LIB
.PROBE
.END

82

Los smbolos empleados para las puertas de transicin son,

Las puertas de transmisin CMOS adems de no tener circuitos equivalentes en otras


tecnologas son elementos fundamentales en el diseo de circuitos CMOS ms
complejos. Veamos unos ejemplos en los que las TG forman parte, como son un
multiplexor analgico y un latch tipo D.
La tabla de verdad de un multiplexor de dos canales es,
A
X
A

B
B
X

CONTROL SALIDA
0
B
1
A

El diseo del multiplexor es,

83

Realmente al realizarse con puertas de transmisin el circuito sera bidireccional y por


lo tanto podra usarse como multiplexor y demultiplexor. Adems al permitir las TG la
transmisin de seales analgicas, realmente el diseo es vlido como multiplexor y
demultiplexor analgico.
7.- D-latch
Un latch tipo D puede disearse con un multiplexor de dos entradas y dos inversores.
Su tabla de verdad es,
D

CLOCK Q(t+1) Q(t 1)

Q(t)

Q (t)
1

El diseo del D-latch es,

Si se disea este circuito con tecnologa de 2 m los resultados de la simulacin Spice


son,

84

Como se puede observar el resultado corresponde al funcionamiento de un D-latch.


8.- CIRCUITOS CMOS TRIESTADO

Las puertas de transmisin permiten disear circuitos triestado, es decir circuitos cuya
salida adems de los niveles alto y bajo pueden tener un tercer estado que es de alta
impedancia Z. Para ello basta con conectar al circuito deseado en su salida una TG de
modo que permita transmitir la informacin del circuito a la salida F o que sta est en
alta impedancia (TG abierto). A continuacin se indica la tabla de verdad de un inversor
triestado y su circuito en el que se incluye la puerta de transmisin en su salida y el
smbolo convencional.
IN ENABLE

85

9.- DISEO SISTEMTICO DE FUNCIONES CMOS

Cualquier funcin CMOS se realiza con la siguiente estructura. f1 es la red de los


transistores MOSP y f2 es la red de los MOSN.
* Cuando se cumple la funcin =>
F=1, debe haber un camino con los
MOSP con canal en el bloque f1 que
permitir el paso de un 1 a la salida.
* Cuando no se cumpla la funcin
=> F=0, debe haber un camino con
los MOSN con canal en el bloque f2
que permitir el paso de un 0 a la
salida.
* Para realizar una suma lgica =>
transistores en paralelo
* Para realizar un producto lgico
=> transistores en serie
f1 realiza la funcin que se quiere implementar
f1=F con transistores MOSP y para activarlos (que tengan canal) son necesarias
las variables A...Z negadas.
f2 realiza la funcin complementaria
f2= F con transistores NMOS y para activarlos (que tengan canal) son
necesarias las variables sin complementar.
Si se cumple la funcin f1, hay un camino cerrado en el bloque superior y no en el
inferior, obtenindose en la salida un 1. Si se cumple la funcin f2 hay un camino
cerrado en el bloque inferior y no en el superior, obtenindose un 0 en la salida.
SOLO puede haber un camino cerrado, en el f1 o en el f2.
Hay que tener en cuenta que el producto lgico de dos variables (funcin AND) se
consigue mediante la asociacin de dos transistores en serie y la suma lgica de dos
variables (funcin OR) se obtiene mediante la asociacin en paralelo de dos
transistores.
Hay que expresar,
f1=F
f2= F

en funcin de las variables complementadas. Se emplean transistores MOSP


en funcin de las variables sin complementar. Se emplean transistores MOSN

86

Si no es posible obtener las funciones f1 y f2 de la forma indicada y sin embargo es


posible obtener las funciones f 1 y f 2 para obtener la funcin F se aade un inversor en
la salida.

En ltima instancia cada funcin f1 y f2 podran disearse empleando si fuera necesario


variables no complementadas y complementadas.
9.1.- Ejemplos de diseo sistemtico
9.1.1.- Diseo del circuito CMOS F AB

Operacin suma lgica asociacin paralelo de MOS


Operacin producto lgico asociacin en serie de MOS
Transistores PMOS tienen canal con un nivel bajo en puerta (-VDD).
Transistores NMOS tienen canal con un nivel alto en puerta (VDD).
f1 F AB A B

Bloque PMOS en funcin de las variables complementadas.

f 2 F AB

Bloque NMOS en funcin de las variables.

Paralelo
Serie
Bloque PMOS,
f1 F A B

87

Bloque NMOS,
f 2 F AB

Circuito completo de F AB

9.1.2.- Diseo del circuito CMOS F = A+B


f1 F A B

Bloque PMOS. Hay que expresarlo en funcin de las variables


negadas.

f 2 F A B A B Bloque NMOS. Hay que expresarlo en funcin de las variables.

Resulta ms sencillo obtener f1 y f 2 en funcin de las variables correspondientes y


despus invertir la funcin.
f1 F A B A B

Dos MOSP serie

f2 F A B

Dos MOSN en paralelo

Bloque PMOS
f1 A B
88

Bloque NMOS
f2 A B

El circuito completo de f1 y f 2 ms el inversor es,

9.1.3.- Diseo del circuito CMOS F=A+BC

Bloque PMOS f1
f1=F=A+BC hay que implementarlo en funcin de las variables complementadas
Bloque NMOS f2
f2= F = A BC hay que implementarlo en funcin de las variables sin negar
A veces resulta ms sencillo implementar f 1 y f 2 y aadir un inversor en la salida.
Bloque PMOS
f1 A BC A .BC A( B C )
f 2 F A BC
89

Bloque PMOS
f 1 A( B C )

Bloque NMOS
f 2 A BC

El circuito completo para obtener F se obtiene conectando los dos bloques f 1 y f 2 y


aadiendo un inversor. El diseo necesita 8 MOS, si el diseo se basara en puertas
lgicas F=A+BC (una OR y una AND) el diseo empleara 12 MOS.

90

9.1.4.- Diseo del circuito CMOS F AB C

Bloque PMOS

f1 F AB C AB C A B C
El diseo consiste en dos MOS P en paralelo (entradas A y B), en serie con un tercer
MOS P (entrada C).

Bloque NMOS
f 2 F AB C AB C
Dos MOSN en serie (A y B), en paralelo con un tercer MOSN (C).

El circuito completo es,

91

* El diseo de la funcin F AB C con puertas bsicas es,

En cada smbolo se indica el nmero de MOS necesarios para su diseo.


Con el diseo clsico empleando puertas lgicas se necesitan 10 MOS en lugar de los 6
que se necesitan con el diseo sistemtico con lo que se produce un ahorro de 4 MOS lo
que supone un ahorro importante en el rea de silceo necesaria para implementar el
chip.
9.1.5.- Diseo del circuito CMOS F A B

(Or-Exclusiva)

F AB AB
f1 F AB AB

f 2 F AB AB AB AB A B A B

Otros diseos para la funcin OR-Exclusiva


F A B

92

F AB AB
f1 F AB AB AB AB

negacin de la NOR Exclusiva

f1 AB AB
rama 2

rama1

f 2 F AB AB
f 2 AB AB
rama1

rama 2

Tambin el bloque f1 poda disearse de otro modo teniendo en cuenta que,

F A B A B;
A
0
0
1
1

B
0
1
0
1

f1 F
F
0
1
1
0

93

94

10.- BIBLIOGRAFA

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