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tf
4CL
nVDD
tr
4CL
pVDD
TECNOLOGA CMOS
NDICE
1.- Microelectrnica........................................................................................................ 1
1.1.- Evolucin de los circuitos integrados..................................................................... 1
1.2.- Comparacin de CMOS con bipolares y otras familias MOS ............................... 3
2.- Consideraciones sobre transistores MOS .................................................................. 5
2.1.- Zonas de trabajo ..................................................................................................... 5
2.2.- Transconductancia gm............................................................................................. 8
2.3.- Impedancia de entrada. Capacidad de entrada ....................................................... 9
2.4.- Efecto de Cox y Cg con el avance de la tecnologa ................................................. 10
2.5.- Resistencia de salida de un MOS ........................................................................... 11
2.5.1.- Clculo de las resistencias de un MOS N y P ..................................................... 11
2.5.2.- Clculo de resistencias MOSN y MOSP para distintas relaciones de W/L ....... 13
3.- Inversor CMOS ......................................................................................................... 15
3.1.- Inversor CMOS. Caractersticas de transferencia .................................................. 21
3.1.1.- Influencia de n/p en la caracterstica de transferencia .................................... 29
3.2.- Caractersticas de conmutacin de una puerta CMOS con carga capacitiva ......... 30
3.2.1.- Determinacin del tiempo de cada tf ................................................................ 32
3.2.2.- Determinacin del tiempo de subida tr ............................................................... 36
3.2.3.- Determinacin del tiempo de propagacin tp ..................................................... 36
3.2.4.- Clculo numrico de tr y tf .................................................................................. 37
3.2.5.- Efecto de la escala de integracin en tr y tf ......................................................... 43
3.3.- Diseo de circuitos inversores para atacar una carga capacitiva alta CL con el
mnimo retraso ........................................................................................................ 46
3.4.- Consumo de potencia en CMOS ............................................................................ 49
3.4.1.- Disipacin Esttica .............................................................................................. 49
3.4.2.- Disipacin dinmica debido a la carga capacitiva .............................................. 51
3.4.3.- Consumo dinmico debido a la corriente de cortocircuito ................................. 54
4.1.- Perforacin del dielctrico ..................................................................................... 60
4.2.- Tensin umbral de los MOS. Efecto Body ............................................................ 61
5.- Puertas bsicas CMOS .............................................................................................. 63
5.1.- Puerta NOR CMOS ................................................................................................ 63
5.1.1.- Circuitos equivalentes de la puerta NOR CMOS ................................................ 65
5.2.- Puerta NAND CMOS ............................................................................................. 67
5.2.1.- Circuitos equivalentes de la puerta NAND CMOS............................................. 68
5.3.- Puertas con y sin buffer .......................................................................................... 71
5.4.- Puerta NOR de 3 entradas. Clculo de la resistencia de salida de las redes P y N
y de las equivalentes ............................................................................................ 75
6.- Interrruptores analgicos o puertas de transmisin TG ........................................... 77
6.1.- Transistor NMOS ................................................................................................... 77
6.2.- Transistor PMOS .................................................................................................... 79
6.3.- Transistor NMOS y PMOS .................................................................................... 80
7.- D-latch ....................................................................................................................... 84
TECNOLOGA CMOS
8.- Circuitos CMOS triestado ......................................................................................... 85
9.- Diseo sistemtico de funciones CMOS ................................................................... 86
9.1.- Ejemplos de diseo sistemtico ............................................................................. 87
9.1.1.- Diseo del circuito CMOS F AB ................................................................... 87
9.1.2.- Diseo del circuito CMOS F = A+B ................................................................. 88
9.1.3.- Diseo del circuito CMOS F=A+BC .................................................................. 89
9.1.4.- Diseo del circuito CMOS F AB C ............................................................. 91
9.1.5.- Diseo del circuito CMOS F A B ............................................................... 92
10.- Bibliografa ............................................................................................................. 95
II
1.- MICROELECTRNICA
Se puede decir que la Microelectrnica consiste en el Diseo electrnico en un chip,
es lo que se conoce como un circuito integrado de aplicacin especfica ASIC.
1.1.- EVOLUCIN DE LOS CIRCUITOS INTEGRADOS
La evolucin de los circuitos integrados ha seguido distintos caminos:
I) Por una parte se ha ido incrementando la complejidad de los componentes Standard,
desde el nivel SSI (Small Scale Integration) hasta el VSLI (Very Large Scale
Integration). Esta lnea se caracteriza porque el circuito desarrollado (chip) es de
PRPOSITO GENERAL lo que permite que su fabricacin sea a gran escala y a bajo
coste.
SSI ___ 10-20 puertas/chip
MSI ___ 20-100 puertas/chip
LSI ___ 100 100.000 puertas/chip
VLSI ___ > 100.000 puertas/chip
II) Existe otra lnea asociada a necesidades de diseo especfico, ASIC circuitos
integrados de aplicacin especifica. Las soluciones son diseo completo
FULLCUSTOM (a nivel de layout, tienen algo de libreras) o diseo parcial
SEMICUSTOM (a nivel lgico, la mquina genera el layout). En los diseos
Fullcustom el diseador controla las dimensiones horizontales de los layouts del circuito
integrado. Las dimensiones verticales vienen determinadas por la tecnologa. Con la
segunda opcin se consiguen circuitos a la medida del cliente pero con ciertas
limitaciones en lo referente a los mdulos de partida GATE ARRAYS (array o matriz
de puertas) o STANDARD CELL (clulas estndar). En ambos casos el usuario
1
Gate Arrays
Constan de clulas idnticas capaces de realizar funciones lgicas simples, transistores
MOSP, MOSN, inversores, puertas NAND, NOR, etc.
Tienen una disposicin regular: Filas de celdas con canales de interconexin. En el
permetro se posicionan los circuitos de entrada-salida y los PADs de alimentacin.
El usuario determina la conexin entre las celdas. Tiene bibliotecas con descripcin de
circuitos estndar (limitadas).
Standard Cell
Disponen de una amplia biblioteca de celdas
- Puertas
- Registros
- Contadores
- ALU
- Memorias
- P
- Perifricos
- Convertidores
- Amplificadores Operacionales
Las celdas estn diseadas para ser conectadas. El coste fijo inicial es superior a los gate
array pero el coste unitario es menor.
Los mares de puertas, SEA OF GATE son una mezcla de gate arrays y Standard Cell.
VGS VT
VDS VGS VT VGD VT
ID
ox W
ox
VGS VT VDS
tox L
VDS
Zona hmica
2
W
W
k
tox
L
L
ox =cte. dielctrica del SiO2 y coincide con el valor del campo elctrico en el SiO2.
V
ox ox r o
tox
tox es el espesor del xido colocado encima de la puerta.
La constante dielctrica relativa del SiO2 es, r 3.9
La constante dielctrica del vaco es, o 8.85 1014 F
cm
W = anchura del canal; L = longitud canal
n 580 cm 2 / V .s; p 230 cm 2 / V .s
Cox
Cox
SiO2
ox W
tox L
VGS VT VDS
Zona lineal
ox W VGS VT
tox L
VGS VT
Zona de saturacin
VGS VT
1/
La figura inferior corresponde a un MOS con canal ya que la VGS >VT y con la IDS0
porque hay aplicada una VDS. Adems al ser VDS VGS VT el MOS se encuentra en su
zona hmica (no saturado).
2.2.- Transconductancia gm
Es la relacin entre la corriente ID y la VGS
gm
gm
I D
VGS
I D
VGS
n
1
p
n
2,5 (entre 2 y 3.5)
p
ox
tox
WL
F
Cox ox ; ox r o ; r 3,9;
o 8,85.1014
tox
cm
F
cm
-10
tox 400 =400.10 m 400.10-8 cm 0, 4.10-5 cm
ox 3,9.8,85.1014 3,5.1013
F
nF
3,5.1013
Cox
8, 75.10-8 2 87,5 2
-5
cm
cm
0, 4.10
F
87,5.10-9 F
87,5.10-17
8
2
10
m
m2
F
fF
fF
Cox 87,5.10-2 .10-15
87,5.10-2
0,875
2
2
m
m
m2
Cg CoxWL 0,875.10.2 17,5 fF
Cox
C g 17,5 fF
Para un inversor CMOS,
Cg CoxWL 17,5 fF
Veamos cul sera la capacidad para una tecnologa ms avanzada de 1m de ES2 y un
MOS de tamao mitad. Para esta tecnologa el valor de tox=200
Es decir en el MOS de tecnologa ms avanzada todas las dimensiones (horizontales y
verticales) se han reducido por un factor de 2. Es lo que se conoce como escalado total
y en este caso con un factor de integracin de 2 .
Si L=1 m y W=5 m
OX
fF
m2
tOX
La capacidad por unidad de superficie COX se ha duplicado respecto a la que se obtiene
fF
0,875
para tecnologas de 2m COX
.
m2
COX COX
COX
1 75
10
VDS
I D VGS VT VDS
lim
VGS VT
El MOS se comporta como una resistencia controlable por medio de una tensin.
Si
=> RC la pendiente de las curvas caractersticas en la zona
hmica aumenta
VGS => RC la pendiente de las curvas caractersticas en la zona
hmica aumenta
W
=> RC
L
tox => RC
En la zona de saturacin,
ID
VGS VT
dI D
0 Re sistencia del canal
VDS 0 dV
DS
lim
Rc Fuente de corriente
11
OX W
W
tOX L
L
La corriente en el MOS P en su zona lineal es,
2
OX WP
VDSP 2
VDSP
I DSP P
VGSP VTP VDSP
P VGSP VTP VDSP
2
2
tOX LP
n n
RP
lim
VDS 0
RP
Kn
dI D
lim P VGSP VTP VDSP P VGSP VTP
dVDS VDS 0
1
P VGSP VTP
P VGSP VTP
ox r 0
r 3,9
0 8,8510
n 580 cm 2 V s
14
Cox
F cm
ox
tox
K n n
p 230 cm 2 V s
87,51017 F m 2 8, 75108 F cm 2
ox
tox
n Cox 580
cm 2 F
;
V s cm 2
1 As
K n 5, 075105
V s V
K n 5075108
K n 50, 75106
Kp p
ox
tox
cm 2
8, 75108 F cm 2
volt s
como F
As
;
V
W
A
1
n K n n Rn
2
n VDD VTN
V
Ln
20,1106
Wp
A
1
p Kp
RP
2
V
Lp
P VDD VTP
12
RP
RP
Rn
P VDD VTP
1
P VDD VTP
1
n VDD VTN
1
P 5 (1)
1
4 P
1
4 N
W
Kn 5
L
W
P KP Kn 5
L
n Kn
RP
1
1 106
45K P 45 20,1
RP 2, 48 k
1
1 106
Rn
45K n 45 50, 75
Rn 985, 2
VTN = | VTP | =1 V
b) VDD =2,5 V
VDD VT
ox
n Kn
Wn
Ln
K n n
p Kp
Wp
Kp p
Lp
a) Para VDD = 5 V
tox
ox
tox
250 106
A
V2
70 106
A
V2
VTN = | VTP | =1 V
13
Rn
Rn
1
1
4 n 4 K Wn
n
Ln
1 106 1
1
1
Rn 103
k
Wn 4 250 Wn
Wn Wn
4 Kn
Ln
Ln
Ln
Ln
1
Rn
Rp
Rp
1
k
Wn
Ln
p VGS VTP
1
;
p VDD VTP
1
1
Rp
p 5 1 4 p
Rp
Rp
p VDD VTP
6
1 10 1
4 70 W p
4 Kp
Lp
Lp
Wp
3.57
k
Wp
Lp
W/L
Rn
1 k
0,5 k
0,33 k
0,25 k
0,2 k
Rp
3,57 k
1,78 k
1,19 k
0,89 k
0,71 k
p VDD VTP
Rp
1
2 p
1
2K p
Wp
Lp
7,14
k
Wp
Lp
14
106
W
2 70 p
Lp
Rn
Rn
n VDD VTN
1
2n
103 1
2
k
k
Wn
500 Wn
Ln
Ln
Rn
1
W
2 Kn n
Ln
106
W
2 250 n
Ln
2
k
Wn
Ln
Rn
2 k
1 k
0,66 k
0,55 k
Rp
7,14 k
3,56 k
2,38 k
1,78 k
W/L
Est formado por dos MOS de acumulacin, uno de canal n que es el elemento activo y
otro de canal p que acta como carga.
B Substrato
B conectado a VDD en el MOSP y a masa en el MOSN.
conectado a la fuente S de cada MOS (salvo que la fuente est a otro potencial).
En los circuitos integrados no siempre es posible conectar el substrato B a la fuente de
cada MOS.
Hay que determinar Vo para los niveles lgicos de entrada:
- Vin nivel bajo (0 V)
- Vin nivel alto (VDD)
A) Si Vin = 0 V
15
La tensin VGSN = 0 VGSN < VTN no hay canal, est en OFF y la ID es nula.
En el MOSP VGSP =Vin-VDD=-VDD VGSP <VTP tendr canal y podra conducir, pero
por l debe circular la misma corriente que por el MOS N que en este caso es nula.
16
Vi
0
1
Vo
VDD
0V
Vo
1
0
( ON y OFF )
VDD
102
105 mW 10 nW
104 M 104 103
Debido a las cargas capacitivas, cuando la salida cambia hay una corriente de carga o
descarga que aumenta el consumo en la conmutacin.
El consumo aumenta directamente en la frecuencia de conmutacin.
Si consume 1 mW a 500 kHz a 1 MHz el consumo es de 2 mW.
Para la fabricacin de circuitos integrados CMOS partiendo del circuito lgico se
realizar su layout con las herramientas de diseo adecuadas (diseo fullcustom o
semicustom). Los ficheros generados en el diseo contendrn la informacin suficiente
para que el fabricante de circuitos integrados genere las diferentes mscaras necesarias
para fabricar el chip.
Por ejemplo para el diseo de un inversor (5) un resumen de las diferentes fases es,
17
El layout del inversor est compuesto por rectngulos que corresponden a las diferentes
capas del chip como pueden ser las difusiones n o p, el polisilcio, los contactos, las
capas de metal etc.
Un resumen de las mscaras de fabricacin del inversor y las secciones generadas del
mismo son,
18
19
20
VGSN = Vin
VDSN = Vo
VDD VSDP VDSN VDSP VDSN
VDSP VDD VDSN
VDSP VDD Vo
MOSP
Z. LINEAL
Z. SATURACION
21
VGSN = Vin
VDSN = Vo
VGSP = Vin VDD
VDSP = Vo - VDD
La funcin de transferencia del inversor Vo =f(Vin) puede dividirse en cinco zonas
Regin I
El MOS N est en OFF y el MOS P est en la zona lineal, pero no circula corriente pues
IDSN = 0 => IDSP =0
VGSP varia en el margen de VDD hasta VDD+VTN.
Un punto de funcionamiento tpico es el punto A indicado en la grfica.
La tensin de salida Vo ser Vo = VDSP + VDD , como VDSP = 0
Vo =VDD .
Regin II
VDD
2
En esta zona el MOSN est saturado y el MOSP est en la zona lineal. => Hay
corriente en los MOS.
Vinv es la tensin lgica normal del inversor, Vinv es la tensin de salida cuando Vin =VO.
Un punto de funcionamiento tpico es el punto B de la grfica. El MOSN se encuentra
en la regin de saturacin mientras que el MOSP permanece en su zona lineal.
La corriente a travs de los MOS aumenta y la tensin de salida Vo disminuye
rpidamente.
El circuito equivalente para el inversor es esta zona puede representarse por una
resistencia para el transistor MOSP y por una fuente de corriente para el MOSN.
n
2
n n
VGSN VTN
2
n
2
Vin VTN
r o Wn
tox
Ln
22
1
2
p p
r o Wp
tox
Lp
V
2
2
Regin III
1/ 2
Vin Vinv
Ambos transistores estn en saturacin, las corrientes por los MOS alcanzan el mximo
valor y la tensin de salida cae rpidamente. Un punto de funcionamiento tpico es el
punto C de la grfica.
I DSN
n
2
I DSP
VGSN VTN
p
2
VGSP VTP
23
Teniendo en cuenta que I DSN I DSP y adems VGSN Vin ; VGSP Vin VDD
Igualando las corrientes, I DSN I DSP
n
2
Vin VTN
p
2
n
Vin VTN Vin VDD VTP
p
n
n
Vin
V Vin VDD VTP
p
p TN
n
n
Vin 1
VDD VTP VTN
p
p
n
p
n
p
Si n p esto implica utilizar distintos tamaos para los dos transistores MOS.
VDD VTP VTN
2
Si adems las tensiones umbrales de los MOS son iguales -VTP = VTN
Vin
VDD
V
Funcin de transferencia simtrica respecto a DD
2
2
V
Esto supone que en la regin III existe un valor nico de Vin DD .
2
Los posibles valores de Vo en esta regin pueden deducirse teniendo en cuenta que
ambos MOS estn saturados.
Vin
MOS N (sat)
MOS P (sat)
VDD
V
VTN , si Vin DD
2
2
VGSP VTP VGDP VTP
VDD
VTP
2
24
, si Vin
VDD
2
VDD
,
2
VDD
V
VTN Vo DD VTP
2
2
La regin III existe para un solo valor de Vin y un margen de valores de Vo. Se ha
supuesto que el MOS en saturacin se comporta como una fuente ideal de corriente,
siendo la corriente drenador-fuente independiente de VDS .
En realidad, en saturacin cuando VDS aumenta tambin IDS aumenta ligeramente, por lo
que la regin III tiene una pendiente finita. El aspecto a hacer notar en la regin III es
que existen dos fuentes de corriente en serie, lo que supone una condicin inestable. Por
tanto una pequea seal de entrada tiene un gran efecto en la salida. Esto hace que la
transicin de la salida sea muy abrupta, lo que contrasta con el inversor NMOS.
VDD VTP VTN
La expresin Vin
1
n
p
n
p
Regin IV
Vinv
VDD
Vin VDD VTP
2
El MOSP est en saturacin y el MOSN est en zona lineal. Tanto las corrientes de
drenador como la tensin de salida continan disminuyendo. Un punto de
funcionamiento puede ser el D. El circuito equivalente para esta regin es,
25
I DSP
VGSP
VGSN
VGSP VTP
2
Vin VDD
I DSP
I DSN
2
2
VDSN
n VGSN VTN VDSN
Vin ; VDSN Vo
V2
I DSN n Vin VTN Vo o
2
2
2
Vo Vin VTN Vin VTN p Vin VDD VTP
n
Regin V
26
CONDICIN
Vin VTN
V
VTN Vin DD
2
V
Vin DD
2
MOSP
Lineal
Lineal
MOSN
OFF
SALIDA V0
VDD
Saturado
Saturado
Saturado
Lineal
IV
VDD
Vin VDD VTP
2
VDD
2
(Vin 1) 6Vin 15
OFF
Lineal
0V
III
27
Vo f Vi e I DD g Vi
para el caso de un inversor de 2m con tamaos de los MOS diferentes para que la
funcin de transferencia est aproximadamente centrada en VDD/2.
El fichero CIR es,
INVERSOR 2U C=0F
*Archivo INVER_VOVI.CIR
*Relacion K=Bn/Bp = 1. Como un/up=2.5 => Wp/Wn=2.5
VDD 100 0 5V
Vin 1 0 DC 0V
MOSN OUT 1 0 0 MODN2 L=2U W=8U
MOSP OUT 1 100 100 MODP2 L=2U W=20U
.DC Vin 0 5 0.1
.LIB MODMOS.LIB
.PROBE
.END
28
.LIB MODMOS.LIB
.PROBE
.END
La tensin umbral viene definida por el estado en el cual Vin=V0 y depende de n/p.
La disminucin de n/p desplaza la zona de transicin hacia la derecha. No obstante la
transicin de Vo, permanece abrupta y por tanto las caractersticas de conmutacin no
se ven afectadas.
Simulemos un inversor y mediante un anlisis paramtrico se hace variar la anchura del
MOSP para ver los efectos de la funcin de transferencia.
Fichero CIR,
INVERSOR 2U parmetro Wp
*Funcin de transferencia
*Archivo INV2Uparam.CIR
VDD 100 0 5V
Vin 1 0
M1 OUT 1 0 0 MODN2 L=2U W=8U
M2 OUT 1 100 100 MODP2 L=2U W={Wp}
.STEP PARAM Wp 4U 32U 4U
.PARAM Wp=4U
.DC Vin 0 5 0.1
.LIB MODMOS.LIB
.PROBE
.END
29
30
En la zona lineal,
VDSN<VGSN-VTN => Vo <VDD-VTN
Vamos a calcular el tiempo que transcurre desde que Vo=0,9VDD hasta Vo=0,1VDD
t f=t f1+tf2
Dividimos el estudio en dos partes,
tf1 tiempo empleado por el MOSN en pasar Vo desde 0,9VDD hasta VDD-VTN
(transistor MOSN en saturacin)
tf2 tiempo empleado por el MOSN en pasar desde Vo=VDD-VTN hasta
Vo=0,1VDD ( MOSN en zona lineal)
A) Clculo de tf1
El circuito equivalente es,
C L
dVo
I
I dV0
dt
dt
CL
I I DSNsat
n
2
(VGSN VTN ) 2
n
2
(VDD VTN ) 2 ;
32
I cte
VDD VTN
0.9VDD
dVo
1
CL
t2
t1
I .dt
I
CL
t2
t1
dt
I
I
(t2 t1 )
tf1
CL
CL
I
tf1
CL
C (V 0,1VDD )
CL
(VTN 0,1VDD ) L TN
n
I
(VDD VTN ) 2
2
tf1
B) Clculo de tf2
El circuito equivalente es,
En la zona lineal,
V 2
I DSN n (VGSN VTN )VDS DS I
2
V 2
I DSN n (VDD VTN )Vo o
2
tf2 tiempo empleado para descargar el condensador desde VDD-VTN hasta 0.1VDD
CL
dVo
dV
I CL o dt
dt
I
tf2=t3-t2 en t3Vo=0,1VDD
en t2Vo=VDD-VTN
33
t3
t2
dt t3 t2 t f 2 CL
0,1VDD
VDD VTN
t f 2 CL
VDD VTN
0,1VDD
VDD VTN dV
dV0
o
CL
0,1
V
DD
I
I
dVo
tf 2
CL
n (VDD VTN
Vo
2
VDD VTN
0,1VDD
CL
n (VDD VTN
VDD VTN
0,1VDD
dVo
Vo 2
V0
2(VDD VTN )
dVo
Vo 2
V0
2(VDD VTN )
Desarrollando,
A
B
1
1
2
Vo
Vo
V
V
0
o
1
V0
V0 1
2(VDD VTN )
2(VDD VTN )
V
V
2
DD TN
Vo
A
BV0 A Vo B
A 1
2(VDD VTN )
2VDD VTN
Vo
Vo
V0 1
Vo 1
2(VDD VTN )
2(VDD VTN )
A 1; B
A
1
0 B
2(VDD VTN )
2(VDD VTN )
Llamando X a la integral,
VDD VTN 1
1
1
.
X
dVo
0,1VDD
Vo
Vo 2(VDD VTN ) 1
2(V V )
DD
TN
VDD VTN
Vo
X ln Vo ln 1
34
VDD VTN
VDD VTN
V0
V0 2(VDD VTN )
X ln
ln
V0
2(VDD VTN ) V0 0,1V
1
DD
X ln
X ln
tf 2
ln
1.9VDD 2VTN
19VDD 20VTN
ln
0,1VDD
VDD
VDD VTN
CL
tf 2
dV0
CL
.X
2
V0
n (VDD VTN )
V0
2(VDD VTN )
19VDD 20VTN
CL
ln
VDD
n (VDD VTN )
CL (VTN 0,1VDD )
n
2
tf
(VDD VTN ) 2
19VDD 20VTN
CL
ln
VDD
n (VDD VTN )
VDD
2
n (VDD VTN ) VDD VTN
4CL
nVDD
35
Debido a la simetra del circuito CMOS se puede emplear una aproximacin similar
para obtener el tiempo de subida tr,
tr
VDD
p (VDD VTP ) VDD VTP
2
4CL
pVDD
tr
y las transiciones de la Vo seran distintas.
2,5
Si se quiere obtener el mismo tiempo de subida que de bajada ser necesario hacer
n=p. Para ello ser necesario utilizar MOS P y N de distintas dimensiones; el MOS P
sera de una anchura 2,5 veces mayor que la del MOSN. Al hacer esto se aumenta
indirectamente la capacidad de entrada del inversor con la que si a su vez ste es una
carga de otro circuito CMOS la CL equivalente aumenta por lo que aumentara los
tiempos de subida y bajada del pulso de entrada.
W
W
Como n n r 0 n y p p r 0 p empleando la misma longitud de canal
tox Ln
tox Lp
para ambos MOS para que n p W p 2,5Wn
tr y tf son inversamente proporcionales a VDD, y directamente proporcional a CL
3.2.3.- Determinacin del tiempo de propagacin tp
tr
;
2
t pHL
tf
2
36
Tiempos de propagacin
El tiempo medio de propagacin para una puerta con tiempos de transicin distintos de
subida y bajada es,
t t
t t
average pLH pHL f r
2
4
Si CL es grande para reducir los tiempos tr y tf habr que aumentar el tamao del
inversor.
3.2.4.- Clculo numrico de tr y tf
Supongamos un inversor de las siguientes caractersticas,
Tecnologa de 1m, tox=200, L=1m, W=5m (PMOS y NMOS tamaos iguales)
VDD=5V
Cox 1, 75
Cinv
tr
4CL
pVDD
37
p p Cox
W
L
Cox 1, 75 fF m 2
p 230 cm 2 V .s 230108 m 2 V .s
n 580 cm 2 V .s
m2
fF 5
fF
2012,5108
1, 75
2
V .s
m 1
V .s
p 230108
p 2, 011011
fF
V .s
4CL
410 pF
401012 F
tr
tr 40 ns
tf
4CL
W
; n n Cox
L
nVDD
n 580 cm 2 V .s 580108 m 2 V .s
fF
Cox ox 1, 75
tox
m2
n 580108
m2
1, 75
fF 5
fF
5075108
2
1
V .s
V .s
fF
n 5, 0751011
V .s
4CL
410( pF )
401012 ( F )
tf
(
1,57108 s
15
11
fF
25, 410 10 ( F )
nVDD
5, 0751011
5(volt )
V .s
6
2
t f 1,5710 10 s 1,57102 s 0, 0157 s 15, 7 ns
tr 40 ns
tf 15, 7 ns
38
Para un inversor 100 veces ms ancho => Wn W p 500 m , las betas sern tambin
100 veces mayores con lo que los tiempos de subida y bajada sern 100 veces menores,
tf
4CL
nVDD
n nCOX
W
n COX 500
L
Como n es 100 veces mayor t f y tr 100 veces menor que si se usa el tamao de 5 m
39
40
Se pueden comparar los efectos de los tamaos de los MOS en los tiempos de subida y
bajada. Si los tamaos son iguales las sern distintas siendo menor la del MOSP por lo
que el tiempo de subida ser ms lento. Por el contrario si la anchura del MOSP es
mayor (2,5 veces) que la del MOSN las sern iguales y los tiempos de subida y bajada
sern aproximadamente iguales. A continuacin se indican los ficheros CIR para ambos
casos y los resultados de las simulaciones Spice.
41
INVERSOR 2U C=25pF
*Tamaos iguales => tr>tf
*Archivo INV2Ud2.CIR
*Relacion K=Bn/Bp = 2,5
VDD 100 0 5V
Vin IN 0 PULSE ( 0 5 0 10n 10n 1u 2u )
MOSN OUT IN 0 0 MODN2 L=2U W=8U
MOSP OUT IN 100 100 MODP2 L=2U W=8U
C1 OUT 0 25pF
.TRAN 0.01U 4U
.LIB MODMOS.LIB
.PROBE
.END
INVERSOR 2U C=25pF
*Tamaos distintos Wp=2,5Wn => tr=tf
*Archivo INV2Ud3.CIR
*Relacion K=Bn/Bp = 1
VDD 100 0 5V
Vin IN 0 PULSE ( 0 5 0 10n 10n 1u 2u )
MOSN OUT IN 0 0 MODN2 L=2U W=8U
MOSP OUT IN 100 100 MODP2 L=2U W=20U
C1 OUT 0 25pF
.TRAN 0.01U 4U
.LIB MODMOS.LIB
.PROBE
.END
42
; L
; tOX
tOX
Coxn
ox
tox
ox
tox
ox
ox
tox
tox
Coxp
Coxn
ox W
tox L
43
W L
CL
W L
CL
p p
ox W
L
tox
ox
tox L
C
4 L
4CL
1 4CL
tr
pVDD pVDD 2 pVDD
tr
tr
44
45
*******************
*CARGA CAPACITIVA
CL 4 0 12.25fF
*Equivalente a un inversor del mismo tamao
.LIB MODMOS.LIB
.TRAN 0.1ns 8ns
.PROBE
.END
tr
4CL
pVDD
4CL
tf
nVDD
CL COX (Wn Ln W p Lp )
Cuando hay que cargar y descargar elevadas capacidades (Fan-out alto, o lneas de
conexin muy largas) los tiempos de subida y bajada aumentan.
46
C
N ln L
Cin1
A Wp1
1
A Wn1
A Wp1
2
A Wn1
N 1
A Wp 1
A Wp 1
N 1
A Wn1
A Wn1
A Wp 1
N
A Wn1
47
Cox
ox
tox
1, 75
fF
m2
Cin1 1, 75 4 10 24,5 fF
CL
10 pF
10.000 fF
ln
ln
6, 01 N 6 etapas
Cin1
24,5 fF
24,5 fF
10.000
24,5
408,16
2, 72
1
10
4
2
27,2
10,88
3
73,9
29,6
4
201
80,5
5
546,7
219
48
6
1487
595,7
La potencia consumida en un circuito integrado CMOS tiene tres componentes que son,
1) Consumo esttico debido a las corrientes de fugas.
2) Consumo dinmico debido a la carga y descarga de las cargas capacitivas.
3) Consumo dinmico debido a la corriente transitoria de conmutacin denominada
corriente de cortocircuito.
Para el estudio consideramos un inversor CMOS
3.4.1.- Disipacin Esttica
49
Las difusiones de fuente y drenador del MOS N y el substrato P, as como las difusiones
de fuente y drenador del MOS P y el pozo N forman diodos parsitos que se han
representado en la figura.
En el modelo el diodo D1 es un diodo parsito entre el pozo N y el substrato P.
La situacin de las uniones PN que se crean en el inversor es,
D1 siempre est polarizado en inverso y contribuye al consumo esttico
D2 D3 estn en inverso si Vo = 0 V Vo = VDD
D4 y D5 estn siempre cortocircuitados y no influyen en el consumo.
Por su mayor tamao el diodo D1 es el que ms contribuye a la corriente de fugas ya
que sta depende de la superficie de la unin. Solamente los diodos parsitos que estn
polarizados inversamente contribuyen a la disipacin esttica y sta es el producto de la
tensin de alimentacin por la corriente de fugas. Una estimacin til es considerar una
corriente de fugas de 0,2 nA 0,4 nA por puerta a temperatura ambiente. Por ejemplo
la disipacin esttica debida a las fugas para un inversor trabajando a 5 V est
comprendida entre1-2 nW.
50
1 T2
Pd i p v p dt T in vn dt
T 0
2
Pd Pdp Pdn
Durante 0-T/2 se disipa potencia en el MOSP y se almacena energa en el condensador
de carga CL.
Durante T/2-T se descarga en el condensador y se disipa potencia en el MOSN
51
1) Desde 0 a T/2
i p CL
V p VDD V0
dV0
dt
dV
1 T2
1 T2
Pdp i p v p dt CL 0 (VDD V0 )dt
0
0
T
T
dt
VDD
V0 2
CL
(VDD V0 )dV0
(VDDV0
)
2 0
T
C
L
T
Pdp
CL
V 2
CV 2
(VDD 2 DD ) L DD
2
2T
T
VDD
2) Desde T/2 a T
Pdn
dV0
C
1 T
1 T
V0 dt L
T in vn dt
T CL
T 2
T 2
dt
T
VDD
V0 dV0
C V2
CV 2
Pdn L 0 L DD
T 2 V
2T
DD
Por tanto la potencia media disipada Pd,
Pd Pdp Pdn
2
CLVDD
2
CLVDD
f
T
3
Veamos el consumo medio de potencia Pd de un inversor CMOS de tecnologa 1m.
Suponemos que est cargado con una carga equivalente a la Cin del inversor.
W = 5 m, L= 1 m, tox = 200 , f = 1 MHz, VDD = 5 V
CL Cin Cgp Cgn 8,5 8,5 fF 17 fF
2
Pd CLVDD
f 17( fF )25(V 2 )106 ( Hz )
Pd 425.1015.106 ( FV 2 Hz ) W
Pd 0, 425.1015.109 0, 425.106 W 0, 425 W
Esto implica una intensidad media consumida de la fuente Icc,
1 T
VDD i (t )dt VDD I CC
T 0
Pd 5 I CC 0, 425 W ; I CC 0, 0885 A 85 nA
Pd
2 MHz
3 MHz
10 MHz
100 MHz
Pd
0,85 W
1,275 W
4,25 W
42,5 W
Icc
170 nA
255 nA
0,85 A
8,5 A
53
Si se considera que la seal aplicada a la entrada del inversor es real, es decir que tiene
un tiempo de subida y de bajada no nulo, al producirse las transiciones de Vin existir
una corriente que circular por los dos MOS entre VDD y VSS que se denomina corriente
de cortorcircuito ISC (short-circuit current) (1).
Esto ocurre independientemente de la capacidad de carga que por otra parte influir en
el valor mximo de la corriente de cortocircuito.
Suponemos que,
CL=0, el tamao de los transistores es tal que n=p= (ms ancho el MOSP) y las
tensiones umbrales VTN=|VTP|=VT
El tiempo que tarda Vin en pasar de 0 V a VDD es y lo consideramos igual al que tarda
en pasar de VDD a 0 V.
Para Spice ( tal como se define este tiempo en seales de tipo pulse) seran tr y tf de la
seal pulse.
= tr = tf = trf
La potencia media de cortocircuito ser,
Pscm
1 T
VDD I SC (t ) VDD I SCM
T 0
54
Hasta que Vin no supere VTN=VT para t<t1 el MOSN no tendr canal y por lo tanto
ISC=0
Para Vin >VTN=VT conducen ambos MOS.
El MOSN en saturacin y el MOSP en su zona lineal, esto ocurre para t2 >t >t1
por tanto,
I SC I DNsat
I SC
n
2
(VGSN VTN ) 2
Vin (t ) VT
t3
t5
t6
1 t2
Isc(t )dt Isc(t )dt Isc(t )dt Isc(t )dt
t2
t4
t5
T t1
VDD
t
trf
* En t1,
VDD
t1 VTN VT
trf
Vin (t1 )
t1
VT trf
VDD
* En t2,
Vi (t2 )
t2
VDD
2
trf
2
* En t3,
Vin (t3 )
t3
VDD
t3 VDD VTP VDD VT
trf
VDD VT trf
VDD
55
Como los dos pulsos de corriente son iguales y adems la corriente ISC es simtrica
respecto de t2 y t5 la corriente media se puede expresar,
I SCM
t3
1 t2
2 t2
4 t2
2 Isc(t )dt Isc(t )dt 2 Isc(t )dt Isc(t )dt
T t1
t2
T t1
T t1
I SC (t ) I DNsat
(VGSN VT )
2
VDD
(Vin (t ) VT )
2
2 trf
2
t VT
I SCM
4 t2 VDD
t VT dt
T t1 2 trf
I SCM
4
T
trf
2
VT trf
VDD
VDD
2 1 VDD
t VT dt
t VT
T 3 trf
2 trf
trf
2
trf
VDD V trf
T
VDD
I SCM
3
3
VDD VT trf
2 trf VDD trf
VT
VT
t V
3TVDD trf 2
rf DD
I SCM
3
2 trf VDD
2 trf VDD 2VT
VT
3TVDD 2
8
3TVDD
I SCM
trf
12TVDD
VDD 2VT
PSCM
t
1 T
3
VDD I SC (t )dt VDD I SCM rf VDD 2VT
12T
T 0
57
58
tr 2
2
4 I p t2
4 I p tr
4 I p tr 2 I p tr
Im
T tr 2 2 0
T tr 2 T tr 4
T
Im
I p tr
T
Ip
I mT I mT
3I m 6 A
tr
T 3
Ip
dI DD (t )
6 ( A)
d Ip
L
t L
0, 2(nH )
0, 72 V
3,33 2 (ns )
dt
dt tr / 2
tr 2
V CC 4, 28 V
59
Uno de los problemas que ms importancia han tenido los circuitos MOS ha sido la
perforacin del dielctrico producido por descargas electrostticas.
La carga esttica acumulada en las manipulaciones puede provocar la ruptura del oxido
de puerta.
La rigidez dielctrica del SiO2 es de 7 106 V cm (con ese campo elctrico aplicado se
perfora el dielctrico)
Por ejemplo con una capa de oxido de tox=1200 basta aplicar 84 V para que se
produzca la ruptura del dielctrico.
Rigidez
V
7 106 V cm ; V 7 106 1200 1010 102 V ; V 84 V
d
60
Normalmente en los circuitos integrados CMOS el substrato es comn para todos los
MOS que en l se implementan. Si es de tipo p, los MOSN se crean mediante difusiones
tipo N y para crear los MOSP ser necesario un pozo N (nwell). Lo contrario ocurre si
el substrato del que se parte es de tipo n.
En cualquier caso los substratos y los pozos estarn un potencial fijo, por ejemplo el
substrato P a masa y el pozo N (substrato de los MOSP) a VDD por lo que no siempre
se podrn conectar las fuentes de los MOS a los substratos porque se realizara un
cortocircuito.
Por ejemplo si el diseo exige varios MOSN en serie, inicialmente se podra pensar en
conectar las fuentes de cada uno de ellos al substrato pero las fuentes no estn al mismo
potencial en el circuito por lo que se realizara un cortocircuito a masa (substrato es
masa). La forma de proceder sera conectar los substratos de cada MOSN a masa pero
las fuentes no estaran a masa (salvo los MOSN cuya fuente sea realmente masa).
61
Esto supone que puede haber MOS P o N cuyas tensiones substrato-fuente no puede ser
nula y ello influye en la tensin umbral del MOS (efecto Body). Este efecto es la razn
por la cual si la tecnologa lo permite para evitar que la VT cambie con VSB se
cortocircuitan ambos terminales.
El efecto de la VSB en VT es el siguiente,
VT VT (0) (VSB )1/ 2
VT (0) es la tensin umbral cuando la VSB 0 y es una constante (entre 0,4 y 1,2) que
depende del dopado del substrato. El signo positivo se aplica para los MOSN cuya VT
aumenta con VSB. El signo negativo se aplica para los MOSP en los que la VT se hace
ms negativa si VSB es distinta de cero.
El aumento de la VT produce dispositivos MOS con menor corriente y por tanto ms
lentos.
62
VDD 1
0 volt. 0
1) Si A=1 B=0
El MOSN de entrada A estar en ON (tiene canal) puesto que VGS = VDD
63
*
3) Si A=B=0
Los dos MOSN estn en OFF pues VGSN = 0 (no hay canal). Por ellos no circula
corriente y por tanto tampoco puede circular corriente por los MOSP.
El MOSP de entrada A tiene una VGSPA=-VDD y tiene canal pero su cada VDSA=0 V
porque no circula corriente.
Por tanto la tensin en S del MOSP de entrada B es VDD. La VGSB de este MOSP es
tambin VDD y su cada VDSB=0 V porque tampoco circula corriente.
Como las dos cadas VDS de los dos MOSP son nulas la salida F es VDD.
B
0
1
0
1
F A B A B NOR
64
F
1
0
0
0
El circuito equivalente real tiene que tener en cuenta las resistencias que presentan los
MOS. Cuando el MOS est en ON su resistencia es la que presenta el canal y un valor
caracterstico puede ser 1 k. Cuando los MOS no tienen canal se comportan como un
circuito abierto.
ROH 2 R 2 k
65
ROL R 1 k
ROL R 1 k
66
La ROH es siempre 2R pero la ROL no tiene siempre el mismo valor ya que depende de
los niveles lgicos de la entrada pudiendo ser como se ha visto R o R/2
Esta diferencia en la resistencia de salida influye en los tiempos de bajada de Vo
Cuando la NOR est cargada (CL), el paso de 1 a 0 en la salida ser ms rpido si la
entrada pasa de 00 a 11 que de 00 a 10 01 ya que en el primer caso conducen los 2
MOSN y en el segundo un solo MOSN.
5.2.- Puerta NAND CMOS
1) Si B=0 A=1
El MOS N de entrada B est en OFF (no tiene canal) ID=0.
Al no circular corriente por este MOS tampoco puede circular corriente por el otro
MOSN ni por ninguno de los MOSP.
El MOSP de entrada B tiene una VGSPB=-VDD por que est en ON (tiene canal), pero al
ser su corriente nula su cada de tensin VDSPB=0 y por tanto la salida F ser VDD.
*
VO F VDSPB VDD VDD
67
2) Si A=B=0 los dos MOSN estn en OFF pues su VGS=0 (no tienen canal) y no circula
corriente. Tampoco circular por los MOSP.
Los dos MOSP estn en ON VGS=-VDD (tienen canal) pero al ser su ID=0 la cada en los
MOSP ser nula VDS=0 y la salida est a nivel alto.
VO F VDSP VDD VDD
3) Si A=B=1 los dos MOSN tienen canal VGS= VDD y los dos MOS P no tienen canal
ya que sus VGSP = 0V . Por tanto la corriente de los dos MOSP es nula y tampoco puede
circular corriente por los dos MOSN con lo que la cada en stos ser nula VDS= 0 V.
VO F VDSNA VDSNB 0 V
A
0
0
1
1
F A B A.B
B
0
1
0
1
F
1
1
1
0
NAND
ROH R / / R
R
0,5 k
2
68
ROH R 1 k
3) Para A=1 B=0
ROH R 1K
4) Para A=B=1
69
ROL 2 R 2 k
La resistencia de salida en una puerta NAND a nivel bajo ROL es siempre 2R pero la
resistencia de salida a nivel alto ROH depende de los niveles lgicos de entrada
pudindose ser R o R/2
Cuando la puerta est cargada con CL las transiciones de nivel bajo a nivel alto pueden
no ser iguales porque van a depender de los niveles lgicos de entrada. Por ejemplo si la
entrada pasa de 11 a 00 a 01 la subida de la seal de salida ser ms rpida en el
primer caso que en el segundo. Ya que de 11 a 00 los dos MOSP conducen y por tanto
la corriente es mayor que en el caso de 11 a 01.
Por ejemplo veamos las simulaciones Spice de una puerta NAND para ver todos estos
efectos,
PUERTA NAND CMOS
*NAND_CMOS_CL.CIR
VDD 100 0 5V
MOSPA OUT A 100 100 MODP2 L=2U W=10U
MOSPB OUT B 100 100 MODP2 L=2U W=10U
MOSNA 1 A 0 0 MODN2 L=2U W=4U
MOSNB OUT B 1 0 MODN2 L=2U W=4U
CL OUT 0 10pF
VINA A 0 PULSE(5 0 0 10N 10N 1U 2U)
VINB B 0 PULSE(5 0 0 10N 10N 2U 4U)
.TRAN 10N 4U
.LIB MODMOS.LIB
.PROBE
.END
70
Las puertas con buffer son aquellas que sus entradas y salidas tienen un inversor.
Por ejemplo para una puerta NAND de dos entradas su funcin y smbolo lgico son,
F A.B
F A.B A B A B
Cuyo circuito lgico es,
71
F A B
F A B A.B A.B
El circuito de una puerta NOR con buffer de dos entradas a nivel de transistores es,
Para el caso de un inversor se puede considerar que un inversor con buffer seran tres
inversores en serie,
72
Simulemos un inversor con y sin buffer para comprobar estos resultados. Los ficheros
CIR y los resultados de las simulaciones Spice son los siguientes,
INVERSOR SIN BUFFER
*Archivo INV_SIN_BUFF_2U.CIR
VDD 101 0 5V
Vin IN 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns)
MN1 OUT IN 0 0 MODN2 L=2U W=4U
MP1 OUT IN 101 101 MODP2 L=2U W=10U
CL OUT 0 24.5fF
.TRAN 0.1ns 8ns
.DC Vin 0 5 0.1
.LIB MODMOS.LIB
.PROBE
.END
73
NOTA. Las entradas de los circuitos CMOS no pueden dejarse sin conectar. En otras
tecnologas como la TTL el dejar una entrada sin conectar se comporta como un nivel
alto pero en CMOS debe conectarse a un nivel alto o bajo. La tensin de una entrada
flotante flucta dependiendo del ruido que se induzca y en la salida no se puede
asegurar qu tensin habr pero el circuito se comportar de forma errtica.
74
W
K n 250 106 A V 2 ; n K n n
Ln
Wp
K p 70 106 A V 2 ; p K p
Lp
VDD 2.5 V
VTN VTP 0.5 V
Cuando la salida est a nivel alto la ROH es equivalente a la que presentan los tres
MOSP en serie.
RPT RP1 RP 2 RP 3
P KP
P1 VDD VTP
W
WP
P ox P ;
LP
tox LP
RPT
P 2 VDD VTP
P 3 VDD VTP
1
1
1
1
VDD VTP P1 P 2 P 3
75
P1
P2
P3
eq
1
1
1
K WP1 K WP 2 K WP 3
P
P
P L
LP 2
LP 3
P1
RPT
1
VDD VTP
RPT
1
1 1 1 1
VDD VTP K P 1 2 4
Si VDD 2.5 V
VTP 0.5 V
1 1 1 2 4 7 1
RPT
2 KP
4
8 KP
K P 70 106 A V 2
7 1
105
102
RPT 106
k
8 70
8
8
RPT 12,5 k
Los tres MOSP son equivalentes a un MOSP con una equivalente al paralelo de las
de los tres MOSP.
1
eq
P1
P2
P3
eq P1 P 2 P 3
Cuando la salida est a nivel bajo la ROL no es fija ya que depende de los niveles lgicos
de entrada. La ROL mnima se obtendr cuando a la entrada se aplique 111 y es
equivalente a la que presentan los tres MOSN en paralelo.
Determinacin de la ROL mnima,
1
1
1
1
;
RNT RN 1 RN 2 RN 3
RNT
RN 1
n1 VDD VTN
1
1
1
1
1
n1 (VDD VTN ) n 2 (VDD VTN ) n 3 (VDD VTN )
RN 1 RN 2 RN 3
76
RNT
RNT
n1 n 2 n3 VDD VTN
1
VDD VTN
; n Kn
Wn
;
Ln
neq N 1 N 2 N 3
1
1
1
1 1
1
W
W
W 2 K n 3 3 2 2 8 K n 16 K n
K n n1 n 2 n 3
Ln1 Ln 2 Ln 3
RNT 250
Los tres transistores MOSN en paralelo equivalen a un MOSN con una que es la suma
de las de los tres MOSN.
6.- INTERRRUPTORES ANALGICOS O PUERTAS DE TRANSMISIN TG
Consiste en la conexin de dos MOS N Y P con sus drenadores comunes y sus fuentes
comunes. Se comportan como un interruptor que permite el paso de seales analgicas
y digitales. La apertura o el cierre depende del nivel lgico de una seal de control. Este
circuito no tiene equivalente en tecnologas TTL.
77
78
MOS
N
P
TRANSMISIN 1 TRANSMISIN 0
Mala
Buena
Buena
Mala
80
C=0
C=1
MOS N
MOS P
Vin=0
Vin=1
MOS N
MOS P
Vin=0
Vin=1
OFF
OFF
Vo=Z
Vo=Z
ON
ON
Vo=0
Vo=1
ZOFF del
orden de
103 M
ZON decenas
o centenas de
81
Para una seal digital de entrada, el fichero CIR y los resultados de la simulacin Spice
son,
PUERTA TRANSMISION MOS
*FICHERO TGPULSE2
VDD 100 0 5V
Vin IN 0 PULSE (0 5 0 10n 10n 10US 20US)
VCONTROLP CONTROLBAR 0 PULSE (5 0 0 10n 10n 20US 40US)
VCONTROLN CONTROL 0 PULSE (0 5 0 10n 10n 20US 40US)
MOSP IN CONTROLBAR OUT 100 MODP2 L=10U W=20U
MOSN IN CONTROL OUT 0 MODN2 L=10U W=20U
Co OUT 0 5pF
.IC V(OUT)=0V
.TRAN 0.1us 40us
.LIB MODMOS.LIB
.PROBE
.END
82
B
B
X
CONTROL SALIDA
0
B
1
A
83
Q(t)
Q (t)
1
84
Las puertas de transmisin permiten disear circuitos triestado, es decir circuitos cuya
salida adems de los niveles alto y bajo pueden tener un tercer estado que es de alta
impedancia Z. Para ello basta con conectar al circuito deseado en su salida una TG de
modo que permita transmitir la informacin del circuito a la salida F o que sta est en
alta impedancia (TG abierto). A continuacin se indica la tabla de verdad de un inversor
triestado y su circuito en el que se incluye la puerta de transmisin en su salida y el
smbolo convencional.
IN ENABLE
85
86
f 2 F AB
Paralelo
Serie
Bloque PMOS,
f1 F A B
87
Bloque NMOS,
f 2 F AB
Circuito completo de F AB
f2 F A B
Bloque PMOS
f1 A B
88
Bloque NMOS
f2 A B
Bloque PMOS f1
f1=F=A+BC hay que implementarlo en funcin de las variables complementadas
Bloque NMOS f2
f2= F = A BC hay que implementarlo en funcin de las variables sin negar
A veces resulta ms sencillo implementar f 1 y f 2 y aadir un inversor en la salida.
Bloque PMOS
f1 A BC A .BC A( B C )
f 2 F A BC
89
Bloque PMOS
f 1 A( B C )
Bloque NMOS
f 2 A BC
90
Bloque PMOS
f1 F AB C AB C A B C
El diseo consiste en dos MOS P en paralelo (entradas A y B), en serie con un tercer
MOS P (entrada C).
Bloque NMOS
f 2 F AB C AB C
Dos MOSN en serie (A y B), en paralelo con un tercer MOSN (C).
91
(Or-Exclusiva)
F AB AB
f1 F AB AB
f 2 F AB AB AB AB A B A B
92
F AB AB
f1 F AB AB AB AB
f1 AB AB
rama 2
rama1
f 2 F AB AB
f 2 AB AB
rama1
rama 2
F A B A B;
A
0
0
1
1
B
0
1
0
1
f1 F
F
0
1
1
0
93
94
10.- BIBLIOGRAFA
(1) Short-Circuit Dissipation of Static CMOS Circuitry and its Impact on the Design of
Buffer Circuits. Harry J.M. Veendrick. IEEE Journal of Solid-State Circuits, Vol. SC19, NO 4, August 1984.
(2) CMOS Circuit Design Layout and Simulation
Baker, Li, Boyce
IEEE Press Series on Microelectronics Systems
(3) Diseo Digital. Una perspectiva VLSI-CMOS
Alcubilla R., Pons J. Bards D.
Ediciones UPC (Univ. Politcnica de Catalua)
(4) The VLSI Designers Library
Newkink J., Mathews R.
Addison Wesley 1983
(5) Principles of CMOS VLSI Desing. A Systems Perspective
Weste, Eshraghian
Addison-Wesley 1985 (1sd edition), 1994 (2nd edition)
(6) Anlisis y Diseo de Circuitos Integrados Digitales
Hodges D.A., Jackson H.G.
Gustavo Gili 1988
(7) Introduction to VLSI systems
Mead C.A., Conway L.A.
Addison-Wesley 1980
(8) VLSI Engineering
Pucknell D.A., Eshraghian K.
Prentice Hall 1988
(9) Basic VLSI Design
Pucknell D.A., Eshraghian K.
Prentice Hall, third edtion 1994
(10) Electrnica Digital. Tomos I, II, III, IV Sistemas Combinacionales, Sistemas
Secuenciales, Microelectrnica y Tecnologa CMOS
Polln T.
Prensas Universitarias de Zaragoza PUZ, 3 ed. 2007
(11) Electrnica Digital
Mira J., Delgado A.E., Dormido S., Canto M.A.
Sanz y Torres 1993
2 Edicin 2001
95
97