ALGEBRE DE BOOLE ET FONCTION LOGIQUE

Algbre de Boole (algbre binaire)

En 1854, Georges Boole propose une algbre qui manipule des propositions vrais ou fausse en utilisant
des oprateurs dites logiques. Vers la fin des annes 30, Claude Shannon dmontra qu' l'aide de
"contacteurs" (interrupteurs) ferms pour "vrai" et ouverts pour "faux" on pouvait effectuer des oprations
logiques en associant le nombre " 1 " pour "vrai" et "0" pour "faux". Et ainsi l'algbre a t utilise pour
l'tude des systmes binaires (numriques): Possdant deux tats sexcluant mutuellement (totalement
diffrents).
On se limite dans la prsentation de cette algbre aux :
- Dfinitions de base de lalgbre de Boole
- Proprits indispensables aux systmes numriques

Dfinitions de base :
Etats logiques : sont 1 et 0 qui correspondent Vrai et Faux (c'est pourquoi on l'appel l'algbre
binaire). Il y a deux conventions pour associs ces deux tats logiques aux signaux lectriques manipuls
dans les systme numriques: la logique positive et la logique ngative.
la logique positive est celle dans laquelle le "1 logique" correspond au potentiel Haut (tension
d'alimentation, eg., 5v ); et le "0 logique" correspond au potentiel Bas (la masse).
la logique ngative est l'inverse de la logique positive.
En gnral on a :
Logique positive:
5v "1"
0v

1 logique >5v
0 logique >0v

"0"

Logique ngative:
5v "0"
0v

1 logique >0v
0 logique >5v

"1"

Variable logique : est une variable pouvant prendre comme valeur des tats logiques. Elle est note par
des identificateurs (A,b,c, Out ...)
Exemples:
Etat VRAI
Le moteur tourne : M=1
Linterrupteur est enclench : i=1
La temprature est suprieure 20 C : t20=1
Il y a quelquun devant la porte : a=1
La porte est ferme : P=1

Etat FAUX
Le moteur ne tourne pas : M=0
Linterrupteurs nest pas enclench : i=0
La temprature nest pas suprieure 20 C : t20=0
Il ny a personne devant la porte : a=0
La porte nest pas ferme : P=0

Oprations logiques de base :

- 2 lois de composition interne :
Somme logique (OU, OR, Runion) s = a + b = a v b
Produit logique (ET, AND, intersection) s = a . b = ab = a ^ b
- 1 application unaire
Not (complmentation, inversion) s = a = not(a)
Oprations logiques drives des oprations de base
-1- Opration logique NON-ET (NAND) = NOT AND est obtenue par la ngation de l'opration ET.
-2- Opration logique NON-OU (NOR) = NOT OR) est obtenue par la ngation de l'opration OU.
-3-Opration OU-EXCLUSIF (EX-OR) de deux variables logique A et B est dfinie par
AB=A.B+A.B
-4-Opration NON OU-EXCLUSIF (EX-NOR) : est la ngation de l'opration de l'opration
prcdante. Elle se dfinie par : AB= AB =A.B+A.B

Fonction logique : D'une manire gnrale une fonction logique n variables F(a,b,c,d,...,s) se dfinie de
{0,1}n > {0,1}, donc elle ne peut prendre que deux valeurs (0 ou 1)
Elle se prsente soit :
sous forme d'une expression de variables et doprateurs logiques(eg., F = a.(b + c) )
soit sous forme d'une table dite table de vrit ou une table d'implication (eg.,tableau 1)
NOTE: Une fonction logique N variables sera reprsente par une table 2N lignes. Dans l'exemple
prcdant on a 3 variables donc la table de vrit possde 23=8 lignes
La porte logique: Les circuit lectroniques qui ralisent les fonctions logiques lmentaires sont appels
des portes logiques. Elles constituent les blocs lmentaires des circuits numriques

Symboles Normaliss des Portes Logiques :

On trouve deux types de symboles (tableau 2) :
- lune faisant lobjet de la norme NFC 03 108 de juillet 1970 ;
- lautre de la norme MIL STD 083, plus spcialement utilise pour les reprsentations des ralisations
en circuits intgrs.
Exemple : Dresser la table de vrit des fonctions suivantes:
F=a
G = a.(b + c)
H = (xy).z
a

Exemple pratique d'une porte automatise de magasin:

SI [(quelquun est devant la porte ou quelquun est derrire le porte) et la porte nest pas ouverte]ALORS
ouvrir la porte
quelquun est devant la porte : a
la porte est ouverte : c
Expression logique : P =
Table de vrit
a

a+b

P=

quelquun est derrire le porte : b

ouvrir la porte : P

Tableau 1: Tableau de vrit de la fonction (F = a.(b + c))

a
0
0
0
0
1
1
1
1

b
0
0
1
1
0
0
1
1

c
0
1
0
1
0
1
0
1

F
0
1
1
1
0
0
0
0

Tableau 2: Rcapitulatif des fonctions logiques lmentaires, leurs tables de vrit et symboles.

AND (ET)

OR (OU)

NAND (NONET)

NOR (NONOU)

XOR

XNOR

0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Description

S
1
0

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Symbole

0
0
0
1
0
1
1
1
1
1
1
0
1
0
0
0
0
1
1
0
1
0
0
1

L'tat de la sortie est

l'inverse de l'tat de
l'entre
La sortie est 1 si les
deux entres sont 1

La sortie est 1 si au
moins une entre est 1

Norme
Norme
NFC 03 108 MIL STD 083
1

&

La sortie est 1 si au
moins une entre est 0

&

La sortie est 1 si les

deux entres sont 0

La sortie est 1 si les

deux entres sont
opposes
La sortie est 1 si les
deux entres sont
identiques

=1

=1

Fonctions logiques
de base

Inversion

La table de vrit
Entre
Sortie

Drives des Fonctions Logiques

de base

La fonction
logique
lementaire

Remarque sur la fonction logique XOR:

La fonction XOR peut tre dcrite verbalement par "Soit A ou B mais pas les deux", d'o en vrit vient
l'appellation ou exclusive .

Les proprits des fonctions logiques de base

N
de
variable

proprits de la
omplmentation
NOT

aa
1 variable

2 variables
3 variables

Proprits du
produit logique
AND

Proprits de la
somme logique OR

a.0=0
a.1=a
a.a=a
a.a 0

1+a=1
0+a=a
a+a=a
a a 1

a . b = b . a
a+a.b=a; a a.b a b
a.b.c = a.(b.c) = (a.b).c
(a + b).c = ac + bc
a.c+b.c+b

a+b=b+a
a.(a+b)=a; a.(a b) a.b
a+b+c =a+(b+c)=(a+b)+c
(a.b) + c = (a+c).(b+c)

Observation

Involution
Elment absorbant
Elment neutre
Idempotence
Complmentarit
Commutativit
Absorption
Associativit
Distributivit
Thorme de consencus

Proprit des fonctions logiques drives

NAND et NOR (Thormes de De Morgan)
De Morgan a exprim deux thormes qui peuvent se rsumer sous la forme suivante :
a.b.c.d...... a b c d ......
a b c d ...... a.b.c.d......
Les thormes de De Morgan sont utilises pour exprimer les oprateurs de base: ET, OU et NON
exclusivement laide doprateurs NOR seuls ou NAND seuls. On dit que les oprateurs NOR et
NAND sont universels ou complets. Donc a laide de ce thorme toute fonction logique peut
scrire quavec des NAND (resp. des NOR)
NAND et NOR ne sont pas associatifs

XOR:
XOR est associatif et commutative
aa = 0
aa = 1
XOR est un inverseur programmable : a1 = a
a0 = a
La fonction XOR peut tre considrer comme fonction de contrleur de parit (ou dimparit).Elle
vaut 1 si le nombre de variable 1 est impaire
Une fonction XOR fournit un comparateur d'ingalit.
XNOR:
s = ab = ab = ab

Formes d'criture des fonctions boolennes:

Dfinitions
Un minterme de n variables est le produit logique de ces dernires (complmentes ou non).
Avec n variables, on construit 2n mintermes, cest--dire autant que de combinaisons possibles des
valeurs que peut prendre ces n variables binaires.
Exemple : pour 2 variables a et b, voici les 4 mintermes : ab, ab, a b et a b , tableau 3.

Un maxterme de n variables est la somme logique de ces dernires (complmentes ou non). De la

mme manire que pour les mintermes, on construit 2n maxtermes avec n variables.
Exemple : pour 2 variables a et b, voici les 4 maxtermes : a b, a b, a b, a b , tableau 3.
Tableau 3
Variables
a
b
0
0
1
1

0
1
0
1

Minterme

Maxterme

m0= a.b
m1= a.b
m2= a.b
m3= a.b

M0 = a b
M1 = a b
M2 = a b
M3 = a b

La premire forme canonique dune expression boolenne est compose dune somme de mintermes
Exclusivement. Pour une expression donne cette forme est unique.
Exemple : f ( x , y, z) x.y.z x.y.z x.y.z = m15 + m1 + m3
Remarque : la somme de tous les mintermes de n variables vaut toujours 1 puisqu'il existe toujours
un minterme de n variables valant 1.

La seconde forme canonique dune expression boolenne est compose dun produit de maxtermes
exclusivement. Pour une expression donne cette forme est unique.
Exemple : f ( x , y, z) ( x y z).( x y z) = M95. M2
Remarque : Le produit de tous les maxtermes de n variables vaut toujours 0 puisquil existe toujours
un maxterme de n variables valant 0.
Pour changer de forme canonique on effectue dune double complmentation (involution) de
lexpression suivie de lapplication de lun des thormes de De Morgan.

Si la fonction nest pas sous forme canonique, i.e. une des variables (au moins) ne figure pas dans un
des termes alors la fonction est sous une forme simplifie.
Le passage d'une expression logique sous forme canonique vers la table de vrit et inversement:
Pour trouver une expression sous la premire forme canonique d'une fonction dfinit par sa table de
vrit on fait la somme logique de tous les mintermes valant 1.
Exemple:
F=m1+m2+m3+m6
a b c F
m0 0 0 0 0
F= a.b.c a.b.c a.b.c a.b.c
m1 0 0 1 1
m2 0 1 0 1
m3 0 1 1 1
m4 1 0 0 0
m5 1 0 1 0
m6 1 1 0 1
m7 1 1 1 0

Pour trouver une expression sous la deuxime forme canonique d'une fonction dfinit par sa table de
vrit :
- on obtient en premire tape la 1er forme canonique du complment de la fonction logique en
faisant le la somme logique des mintermes valant 0;
- ensuite inverser ce complment et appliquer le thorme de De Morgan pour avoir la deuxime
forme canonique de la fonction.
Exemple: En utilisant le table de vrit prcdante:
F m0+m4+m5+m7 = a.b.c a.b.c a.b.c a.b.c
F (F) (a.b.c a.b.c a.b.c a.b.c) (a b c).(a b c).(a b c).(a b c)

Simplification des fonctions binaires

Pour fabriquer un systme numrique moindre cot, rapide, fiable, peu consommateur on cherche la forme
minimale de la fonction logique qui correspond au circuit qu'on dsir concevoir c--d on cherche le nombre
minimal de monmes(mintermes ou maxtermes) et le nombre minimal de variables par monme. Cette
opration s'appelle la simplification des fonctions binaires.
Remarques:
Il y a possibilit de plusieurs formes minimales, mais elles sont des formes quivalentes (c--d elles
possdent la mme forme canonique).
La forme mathmatique la plus simple ne correspond pas toujours la ralisation la plus simple et/ou la
plus rapide.
La prise en compte de contraintes technologiques peut imposer une complexification dcriture de
lexpression.

Mthodes de simplification :
On distingue deux types de mthodes de simplification: mthode algbrique et mthode graphique.
1. Mthode Algbrique:
Cette mthode se repose sur l'adjacence des monmes. On dit que deux monmes sont adjacents si 1 seule
variable qui change
Les rgles de simplification qu'on peut utiliser sont :
1 : Deux mintermes adjacents > Il reste lintersection commune exple: a.b.c a.b.c a.b.(c c) a.b
1: Deux maxtermes adjacents > Il reste la runion commune exple:
(a b c).(a b c) (a b)(c c) a b
2 : On ajoute des termes neutres ou dj existant (idempotence)
3 : on applique les rgles et les proprits de l'algbre de Boole comme : le thorme du consensus
a.x+b.x+a.b = a.x+b.x
(a+x)(b+x)(a+b)=(a+x)(b+x)
la proprit d'absorption
4 : On simplifie la forme canonique (1re ou 2me ) ayant le moins de termes.
Exemple:

Mthode algbrique toujours possible mais dmarche intuitive qui dpend de

lhabilet et de lexprience.

II.2. Simplification par la mthode graphique:

Le principe de cette mthode est de mettre en vidence les mintermes (ou maxtermes) adjacents (qui ne
diffrent que par l'tat d'une seule variable) par une mthode graphique. On utilise pour cela un tableau de
Karnaugh contenant la mme information qu'une table de vrit qui est dispose de telle manire que deux
monmes logiquement adjacents soit aussi adjacents gomtriquement: le passage d'une colonne la
suivante, ou d'une ligne la suivante, se fait on ne changeant qu'une seule variable. Pour une fonction n
variables le tableau de Karnaugh est compos de 2n cases, chaque case contient la valeur de la fonction
correspondant une combinaison possible des variables d'entre.
La figure 1, donne des exemples de tableau de Karnaugh pour les fonctions 2, 3, 4 et 5 variables.

B
0 1
A
0
1 1
1
0 0

BC
A
0
1

00 01 11 10
0
1

1
1

0
1

2 variables

1
0

C
AB
00
01
11
10

0
1
0
1

1
0
1
1

CD
AB
00
01
11
10

3 variables
E=1
CD
AB
00
01
11
10

00 01 11 10
1
0
0
0

1
1
0
0

0
1
0
0

0
0
1
0

00 01 11 10
0
0
1
1

0
1
1
0

1
0
1
0

1
1
1
0

4 variables
E=0
CD
AB
00
01
11
10

00 01 11 10
1
1
1
1

0
1
1
1

1
1
1
1

0
0
1
1

5 variables (A,B,C et E)
Figure 1. Description du tableau de Karnaugh

II.2. La procdure de simplification par la mthode de Karnaugh:

La mthode de simplification de Karnaugh consiste appliquer les tapes suivantes:
Transposer la table de vrit dans un tableau de Karnaugh;
Raliser les groupements possibles de 1, 2, 4, 8, 16, ..2 n cases adjacent contenant un "1" logique. Il
faut avoir le minimum de groupement et chaque groupement rassemblant le maximum de case en 1.
Pour chaque groupement on associe un terme de produit des variables inchanges.
la somme logique de ces termes ainsi obtenues forme l'expression de la fonction simplifie
Remarques:
On cesse deffectuer les groupements lorsque tous les "1" appartiennent au moins lun deux.
Les cases adjacentes sont celles situes lune cot de lautre, mais attention le tableau possde des
proprits de repliement (en ralit le tableau de Karnaugh peut tre assimil une sphre).
Si une combinaison dentre ne peut pas se prsenter ou si pour cette combinaison la valeur de la fonction
nest pas importante, on dit que la fonction nest pas dfinie en ce point et on l'appelle fonction
incompltement dfinie. Et on note sa valeur par :
F(a , b, c) (ou x ou -).
Ce point peut tre remplac par 1 ou 0 en fonction des besoins de simplification.

Exemples
1)
abc f
000 0
001 1
010 1
011 1
100 0
101 0
110 0
111 0

bc

a
0

bc

f
0
1
1
1
0
0
0
0

bc

11

10

00

01

10

11

10

00

01

1
bc

f = a.b a.c a.(b c)

10

11

10

01

bc

00

01

11

00

Tableau de Karnaugh

01

bc

11

00

01

La fonction simplifie est

Table de vrit
2)
abc
000
001
010
011
100
101
110
111

00

La fonction simplifie est

f = c a.b

bc

00

01

bc

11

10

00

01

11

10

11

10

Partie A (logique Combinatoire)

Chapitre 4:

SYSTEMES DE NUMERATION ET CODES

I. Systmes de Numration:
I.1. Dfinition de Base
n

Dans un systme de numration de base B, un nombre N est reprsent sous la forme:

N a i .B i
i 1

O ai est un symbole reprsentant un chiffre de rang i ;

Si i=0 le chiffre correspondant est de poids le plus faible;
Si i=n le chiffre correspondant est de poids le plus fort;
On note la reprsentation du nombre N dans le systme de numration de base B par:
N = (an an-1 .. a0)B
Les systmes de numration les plus rpandus sont les systmes de numration dcimal, octal
hexadcimal et binaire, tableau 1.
Tableau 1 : Description des systmes de numration les plus utiliss.
Systme de
Systme de
Systme de
Systme de numration
numration
Numration
Numration
Hexadcimal
dcimal
Binaire
Octal
Base (B)

10

Les symboles (ai)

0,1,.,9

0,1

0,1,,7

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20

00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100

00
01
02
03
04
05
06
07
10
11
12
13
14
15
16
17
20
21
22
23
24

16
0,1,,9,A,B,C,D,E,E,F
( A->10, B->11, C->12, D->13,
E->14, F->15. )
00
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
10
11
12
13
14

I.2. Conversion d'un systme de numration (SN) de base B au SN dcimal:

Il suffit d'utiliser la formule de dfinition prcdemment donne:
(an an-1 ..a0)B = an .Bn+an-1.Bn-1+.+a0.B0.
Exemple:
(101011)2 = 1.25+0.24+1.23+0.22+1.21+1.20 = (43)10
(57)8 = 5.81+7.80 =(47)10
(24FC)16 = 2.163+4.162+15.161+12.160= (9468)10
16

Partie A (logique Combinatoire)

I.3. Conversion du SN binaire au SN de base B = 2k , k>1 et inversement:

La rgle gnrale de cette conversion est de faire des groupements de k bits en partant de la droite, puis
convertir ces groupement au systme de base B= 2k.
Exemple:
1) (110001101011)2 > ( ? )16
B=16=24 => k= 4 , donc on fait des groupements de 4 bits:
( 1100 0110 1011 )2
(

)16

2) (110001101011)2 > ( ? )8
B=8=23 => k=3,donc on fait des groupement de 3bits:
( 110 001 101 011 )2
( 6

)8

La conversion inverse c--d du SN de base B= 2k au binaire se fait en convertant chaque symbole son
quivalant binaire crit sur k bits.
Exemple:
1)
( 5 1 7 4 )8

> ( ? )2

k=3

( 101 001 111 100 )2

2)

( F 3 D C

)16

> ( ? )2 k=4

( 1111 0011 1101 1100 )2

I.4. La conversion de l'hexadcimal l'octal et inversement:
Dans ce cas, on fait recours 2 conversions :
Hexadcimal <> Binaire , Binaire <> Octal
Exemple:
1)
( 247 )8 > ( ? )16
( 247 )8 = (010 100 111)2 = (0 1010 0111)2 = (0A7)16 = (A7)16
2)
( B2F )16 > ( ? )8
(B2F)16 = (1011 0010 1111)2 = (101 100 101 111)2 = (5457)8
I.5. Conversion du SN dcimal au SN binaire:
I.5.a- Par retranchement de poids binaire:
Le principe de cette conversion est de retrancher le poids binaire le plus grand et infrieur au
nombre convertir puis reprendre l'opration de retranchement sur le rsultat obtenu jusqu' ce qu'on
obtient un zro. Le rsultat de conversion est obtenu en mettant un 1 devant les poids retranchs.
Les poids binaire retranchs sont:
.
27
26
25
24
23
22
21
20
.
128 64
32
16
8
4
2
1
Exemple:
(76)10 > ( ? )2
76 est compris entre 128 et 64
76-64=12,
12-8=4,
.

128
0

64
1

32
0

4-4=0
16
0

8
1

4
1

2
0

1
0

donc (76)10= (1001100) 2

17

Partie A (logique Combinatoire)

I.5.b- Mthode des divisions successives par 2:

Dans cette mthode, on devise successivement le nombre convertir par 2, et on arrte lorsque le rsultat
de division est nul. Le nombre en binaire correspond aux restes des divisions. Le premier reste est le bit
de poids le plus faible (LSB : Low Significant Bit ) et le dernier est le bit de poids le plus fort (MSB:
Most Significant Bit).
34 2
Exemple:
14 17 2
LSB
0 1 8
2
04 2
(34)10 = (100010)2

0 2

2
01 2
MSB
10

II. le systme de numration binaire et les systmes numriques

II.1 Pourquoi le systme de numration binaire dans les systmes numriques?
Les systmes de numration dcimal, octal et hexadcimal sont difficiles adapter aux mcanisme
numriques. Par exemple, il est trs difficiles de concevoir de l'quipement lectronique qui puissent
fonctionner avec 10, 8 ou 16 niveaux de tensions diffrents. Par contre, il est trs facile d'imaginer des
systmes lectroniques simples et prcis qui fonctionnent seulement avec 2 niveaux de tension. C'est la
raison pour laquelle la plupart des systmes numriques ont recours au systme binaire comme systme
de numration de base pour leur oprations.
Comme la plupart des systmes numriques traitent aussi bien les nombres ngatives que les
nombres positifs, il faut adopter une certaine convention pour reprsenter toutes les nombres que se soit
positifs ou ngatifs. Cela se fait en donnant diffrentes significations ou valeurs au nombre binaire d'un
certain nombre de bits, selon un mode de reprsentation, parmi lesquels on trouve:
- reprsentation non-signe;
- reprsentation signe-grandeur (Sign-magnitude);
- reprsentation en complment 1 (complment restreint);
- reprsentation en complment 2 (complment vrai);
II.2. Reprsentation non-signe:
Avec n bits, les nombres decimaux non-signs qui peuvent tre reprsents sont compris entre "0" et
"2n-1".
II.3. Reprsentation signe-grandeur :
0 1 1 0 0 1 0 0 = (100)10
Dans cette reprsentation, on ajoute un bit de signe la reprsentation
binaire de la valeur absolu du nombre. Ce bit le poids le plus fort Bit de signe Grandeur
(MSB).
Si MSB=0 > le nombre est >0
1 1 1 0 0 1 0 0 = (-100)10
Si MSB=1 > le nombre est <0
Exemple
Tableau 2
Nombre binaire
Dcimal
Avec n bits on peut reprsent que les nombres appartenant la
Signe
valeur
plage des nombres suivante: -(2n-1-1) , +(2n-1-1). Il faut not que
0
11
+3
le nombre zro possde deux reprsentations distinctes: +0 et -0.
0
10
+2
Voir dans le tableau 2 ci contre les nombres binaires de 3 bits en
0
01
+1
reprsentation signe-grandeur avec leurs quivalent dcimal.
0
00
+0
1
00
-0
1
01
-1
1
10
-2
1
11
-3
18

Partie A (logique Combinatoire)

Bien que la reprsentation signe-grandeur soit direct les ordinateurs et les calculateurs n'y ont
gnralement pas recours en raison de la complexit des circuits qui matrialisent cette notation.
II.4. Reprsentation complment 1 (complment restreint ):
Arithmtiquement, on appelle complment 1 d'un nombre binaire A le nombre A tel que :
A+A=2n -1 . (1)
Logiquement, le complment 1 d'un nombre binaire A est le nombre A tel que les bits de A
sont l'inverse ou le complment de ceux de A.
II.5. Reprsentation complment 2 (complment vrai ):
On appelle complment 2 d'un nombre binaire A le nombre A tel que :
A+A=2n . (2)
Par soustraction de (2)-(1) A- A=1 A= A+1
Ceci montre que le complment 2 d'un nombre peut s'obtenir en faisant le complment 1 de celui ci
puis l'incrmenter.
Avec n bits, la plage de reprsentation des nombres binaires signs en complment 2 est -2n-1 2n-1-1,
tableau 3(n=3).
Tableau 3:
Nombre binaire
0
0
0
0
1
1
1
1
Signe

11
10
01
00
11
10
10
00

Dcimal
+3
+2
+1
+0
-1
-2
-3
-4

Les nombre positifs se caractrise par un bit de signe MSB gale

"0", alors que les nombres ngatifs par un bit de signe gale
"1" comme pour les nombres reprsent en signe-grandeur.

Remarquer que jusqu' maintenant on a trait que les diffrentes mode de reprsentation binaire des
nombres entier sign ou non. Dans le prochain paragraphe on va voir ce qui concerne les nombres rels.
II.6 Reprsentation binaire des nombres relles: Il y a deux types de reprsentation :
- reprsentation en virgule fixe;
- reprsentation en virgule flottante.
II.6.a- Reprsentation binaire des nombres en virgule fixe:
Un nombre fractionnaire en virgule fixe possde 2 parties : partie entire et partie fractionnaire.
Dans la reprsentation binaire de ces nombres la virgule n'est pas matrialise rellement comme le
signe mais se trouve fictivement entre les deux partie entire et fractionnaire.
Exemple: 01101010,=106 ;
0110,1010=6,625;
011010,10=25,5;
01,101010=1,65625
II.6.b- Reprsentation binaire des nombres en virgule flottante:
La reprsentation en virgule fixe permet de reprsenter des nombres appartenant une certaine plage et
avec la mme prcision/ Mais cette reprsentation ne permet pas de manipuler des nombres trs petits ou
trs grands. La reprsentation approprie ces nombres est la reprsentation en virgule flottante:

M BE
M: dsigne la mantisse

19

Partie A (logique Combinatoire)

B : est la base du systme de numration

E : est l'exposant (Si E>0 le nombre reprsent est trs grand; Si E<0 le nombre reprsent est trs petit)
Norme internationale de reprsentation en virgule flottante est IEEE 754 flottant sur 32 bits
b31 b30 b29 b24 b23 b22 .
Signe mantisse

Exposant

b1 b0

Mantisse

Le bit de signe mantisse est 1 pour mantisse ngatif et 0 pour mantisse positif
La mantisse vaut toujours 1,xxxx et on ne stocke que xxxx sur b22.. b1 b0
Lexposant est en excdent 127
Exemple :
La valeur 0 correspond des 0 partout (en fait 1,0.2-127)
1 10000011 11000000000000000000000 = -1,75.24 = -28
0 01111111 00000000000000000000000 = 1,0.20 = 1

Tableau 4:
Signe
0
0
0
0
0

Nombre binaire
Dcimal
Partie
Partie
entire
fractionnaire
111
11
+7,75
111
10
+7,50
111
01
+7,25
111
00
+7,00
110
11
+6,75

0
0
1
1

000
000
111
111

01
00
11
10

0,25
0,00
-0.25
-0.5

1
1

000
000

01
00

-7,75
-8

Exemple de reprsentation en virgule fixe

sur 6 bits dont 4 bits pour la partie entire.
Note: les poids binaires dans la partie
fractionnaire sont de puissance ngatif
Exemple
0111,11= 0.23+1.22+1.21+1.20+1.2-1+1.2-2
= 7.75

II.6.c- Conversion de la partie fractionnaire d'un nombre en SN dcimal au SN

binaire
Pour la cconversion en binaire de la partie
fractionnaire on procde la mthode de (0,45)10 > ( ? )2
multiplication successif.
Dans cette mthode, on multiplie le nombre 0,45 * 2 = 0,90
0
fractionnaire convertir avec 2, puis on reprend 0,90 * 2 = 1,8
1
l'opration de multiplication sur la partie 0,8 * 2 = 1,6
1
fractionnaire du rsultat et on arrte lorsque le 0,6 * 2 = 1,2
1
(0,45)10 = (0,0111001...)2
rsultat de multiplication est entier (sans partie 0,2 * 2 = 0,4
0
fractionnaire) ou selon la prcision spcifie. Le 0,4 * 2 = 0,8
0
nombre en binaire correspond la juxtaposition 0,8 * 2 = 1,6
1
des parties entires des rsultats de 0,6 * 2 = 1,2 ..
...
multiplication.
20

Partie A (logique Combinatoire)

III. Les Codes Binaires

Pour des raisons techniques, il existe d'autres reprsentations ou codes qui possdent des caractristiques
distinctes et des applications bien dtermines. Certains codes permettent de dtecter les erreurs, et les
corriger et de lever un doute sur un rsultat prsum faux. D'autre codes ont t cres pour viter des tats
transitoires parasites lors de la saisie des donnes. Quant aux autres ont des proprits arithmtiques qui
permettent de faciliter des calculs.
III.1. Code Dcimal Cod Binaire (DCB):
Dans ce code, chaque chiffre dcimal est cod en binaire sur 4 bits. Exemple: ( 3 1 8 )10
( 0011 0001 1000 )BCD
Le code DCB est un code principalement utilis dans la fonction d'affichage.
III.2. Code excdant 3 (XS3):
Exemple:
La reprsentation dans ce code s'obtient par l'ajout de 3 aux chiffres
( 3 1 8 )10
d'un nombre crit en code DCB.
3 3 3 +
L'intrt de ce code rside dans le fait que la complmentation 9
9 4 11
(N+C(N)=9) des nombres reprsents dans ce code revient une
simple inversion des bits. Et les oprations de soustraction se ramne ( 1001 0100 1011 )XS3
alors des oprations d'addition.
III.3. Code 'p' parmi 'n':
Ce code reprsente la correspondance chaque chiffre dcimal, 'n' bits dont 'p' soit '1' et 'n-p' bit
'0'. Il permet la dtection d'une erreur aprs la rception s'il y a un nombre de diffrent de 'p'.
Le code 2 parmi 5 est le plus utilis dans les centraux tlphoniques. Le code 3 parmi 6 est
galement utilis mais il est plus sensibles aux parasites.
III.4. Code Aken:
Ce code utilise les 5 premires et les 5 dernieres combinaisons de binaire pure.
III.5. Code Gray ou binaire rflchie ( ou encore le code cyclique):
Le code Gray est construit de telle faon que le passage d'une valeur la suivante ne ncessite que
la modification d'un seul bit, tableau 5.

Tableau 5:
Code binaire
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1

Dcimal
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

Code Gray
0 0 0 0
0 0 0 1
0 0 1 1
0 0 1 0
0 1 1 0
0 1 1 1
0 1 0 1
0 1 0 0
1 1 0 0
1 1 0 1
1 1 1 1
1 1 1 0
1 0 1 0
1 0 1 1
1 0 0 1
1 0 0 0

Remarquer du tableau ci-contre qu'entre le dernier nombre

15 =1000 et le premier nombre 0=0000 il y a un seule bit
qui change donc en appliquant la dfinition de ce code le
nombre 15 est suivi par 0 et la squence se rpte; d'o la
qualification code cyclique. Cette proprit est exploite
dans les dispositifs fournissant en numrique la position
angulaire d'une pice en rotation

21

Partie A (logique Combinatoire)

Procdure de construction du tableau du code Gray

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

0
0
0
0
0
0
0
0

0
0
0
0
1
1
1
1

0
0
1
1
1
1
0
0

0
1
1
0
0
1
1
0

1
1
1
1
1
1
1
1

1
1
1
1
0
0
0
0

0
0
1
1
1
1
0
0

0
1
1
0
0
1
1
0

0
1
2
3
4
5
6
7

0
0
0
0

0
0
1
1

0
1
1
0

1
1
1
1

1
1
0
0

0
1
1
0

0
1
2
3

0
0

0
1

1
1

1
0

0 0
1 1

Axe de symtrie
ou de rflexion

VI. Les Codes pondrs et non-pondrs:

Lorsque les positions des bits des nombres cods ne sont affectes d'aucun poids le code est dit un code
non-pondr et dans le cas contraire c'est un code pondr. Le code binaire pure et le code DCB sont des
codes pondrs. Le code Gray, code XS3 et code Aken sont des codes non-pondrs. Et ces derniers sont
dfinit par des tableaux de correspondance. Le code 'p' parmi 'n' est un code non-pondr en ralit mais
on peut trouv des poids a affect aux bits mais ils ne sont pas valable pour toutes les combinaisons,
tableau6.
Tableau 6:
Dcimal Code DCB
Code
Poids de
100, 10, 1
8, 4, 2, 1
pondration
0
1
2
3
4
5
6
7
8
9

0000
0001
0010
0011
0100
0101
0110
0111
1000
1001

Code XS3

Code 2 parmi 5

Code Gray

Code Aken

--

7, 4, 2, 1, 0

8, 4, 2, 1, 0

--

--

0011
0100
0101
0110
0111
1000
1001
1010
1011
1100

11000 *
00011
00101
00110
01001
01010
01100
10001
10010
10100

11000 *
00011
00101
00110
01001
01010
01100
10100 *
10001
10010

0000
0001
0011
0010
0110
0111
0101
0100
1100
1101

0000
0001
0010
0011
0100
1011
1100
1101
1110
1111

-- code non pondr

* anomalie de pondration
22

Partie A ( Logique combinatoire)

Chapitre6:

Les Fonctions Combinatoires Usuelles et Leurs Circuits

Les fonctions combinatoires les plus connues et les plus utilises sont:
1. La fonction de blocage;
2. La fonction d'aiguillage d'information (multiplexage) et de dmultiplexage;
3. Les fonctions de codage, de dcodage et de transcodage;
4. La fonction de comparaison;
5. Les fonctions arithmtiques.

I. La Fonction de Blocage:

Circuit de

Entre

Sortie
Le circuit associ cette fonction autorise le passage d'un signal logique
blocage
logique
d'entre logique jusqu' la sortie, en utilisant un signal de commande.
Autrement dit, le passage d'un signal logique est valid ou bloqu
Entre de commande
selon les conditions prsentes l'entre de commande.
Exemple : Soit concevoir un circuit qui autorise le passage d'un signal logique ai ai
(?)
Xi
jusqu' la sortie Xi quand les entres de commande B et C sont toutes les deux 1. Dans
Cm=f(B,C)
les autres cas la sortie est toujours 0.
ai

Xi

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
0
0
0
0
1

Circuit de blocage

D'o Xi = ai.B.C

ai

Xi

B C

Dans le cas gnrale si on dispose d'une information A = an-1 .a1a0 et on veut commander son
passage vers la sortie X = Xn-1 ..X1 X0 . Il suffit de concevoir le circuit de blocage lmentaire c--d
Xi
pour un seul bit soit : ai
Entre de
commande

Puis faire l'association de n circuits de blocage lmentaires comme suit:

Entre de
commande

an-1
#n-1
Xn-1

an-2

a1

#n-2

#1

Xn-2

X1

a0
#0
X0

II. La fonction d'aiguillage de l'information (multiplexage) et de

dmultiplexage:
II.1. Multiplexage:
Dans ce cas on dispose de deux informations ou plus lentre du circuit et une seul sortie vers laquelle
on communique linformation qui nous intresse. Cette opration est dite opration daiguillage ou de
multiplexage. Elle est commande par des entres de slection appeles aussi entres dadresse et une
entre de validation qui permet dinhiber globalement le fonctionnement du circuit .
Sil y a n bits pour lentres dadresse, le circuit peut multiplexer ou aiguiller jusqu 2n informations.
A

La famille TTL offre plusieurs modles de multiplexeurs

( MUX ): B
2n informations
74150 MUX 16 1
au maximum
74151 MUX 8 1
F
74153 2 MUX 4 1
74157 4 MUX 2 1

Circuit de
multiplexage

Sortie
logique

Entres de slection
Entres de
ou dadresse (n bits)
validation
schma gnral dun circuit de multiplexage

23

Partie A ( Logique combinatoire)

Exemple: 74151 est un MUX 8 1

Description du circuit :

Le constructeur indique gnralement le fonctionnement de

son circuit par une table de fonctionnement

Entre de
Validation

Inputs
Outputs
E S2 S1 S0 Y Y
H X X X L H
L L L L I0 I 0

Les entres
d'information

I0
I1
I2
I3
I4
I5
I6
I7

74151

Y
_
Y

Sorties

S2 S1 S0

Entre
d'adresse

I0

I1

I2

I1

I1

I2

I2

I3

I3

I4

I4

I5

I5

I6

I6

I7

I7

I3

I4

I5

I6

H = High Level
L = Low Level
X = Don't care

I7
I3
I2
I1
I0
Y
Y
E
GND

S2
S1
S0
E

10

11

74151

12

13

14

15

16

Vcc
I4
I5
I6
I7
S0
S1
S2

Le circuit intgr du
74151

Schma logique du MUX 74151

Y Y

L'expression logique de la sortie du MUX 74151 peut tre facilement dduite de la table de
fonctionnement comme suit :
Y = E.(I7.S2.S1.S0 + I6.S2.S1.S0 +I5.S2.S1.S0 +I4.S2.S1.S0 +I3.S2.S1.S0 +I2.S2.S1.S0 +I1.S2.S1.S0 +I0 .S2.S1.S0)

Applications des MUX :

- Slection ou l'aiguillage des donnes;
- Conversion parallle srie;
- Gnration des formes d'onde;
- Ralisation des fonctions logiques combinatoires.
24

Partie A ( Logique combinatoire)

A
0

B
0

C
0

F
1

Premirement, on place les variables sur les lignes d'adresses du MUX (donc pour ce
MUX le nombre de lignes d'adresses = au nombre de variables de la fonction 1
1
raliser).
1
De la table de vrit on a : F = ABC + ABC + ABC + ABC .(1)
1
Et d'aprs la principe du MUX on a :
F = E (I7 ABC + I6 ABC + I5 ABC + I4 ABC + I3 ABC + I2 ABC + I1 ABC + I0 ABC) ..(2)
En identifiant (1) et (2) on obtient :
1
E = 0;
I7 = I5 = I4 = I1 = 0; I6 = I3 = I2 = I0 = 1.
Donc le circuit qui ralise la fonction F base du MUX 3 entres d'adresse est :

Exemple de ralisation d'une fonction logique par un MUX:

Soit raliser la fonction logique dfinit par la table de vrit ci-contre:

0
E
I0
I1
I2
I3
I4
I5
I6
I7

Devoir 1: Trouvez comment cascader deux MUX 74151 8 entres pour avoir
un MUX 16 entres.

A B C

La fonction de dmultiplexage est la fonction inverse de celle

de multiplexage; et le dmultiplexeur na quune entre qui est
Lentre
aiguille vers une sortie parmi les 2n sorties en utilisant n entres aiguiller
dadresses.
Parmi les CIs des multiplexeurs (DEMUX) existants on trouve :
74139
2 x DEMUX
2 4 (16 PINS)
74138
1 x DEMUX
3 8 (16 PINS)
74154
1 x DEMUX
4 16 (24 PINS)
Exemple : DEMUX 74138
Description du circuit :

Entre
d'adresse

Circuit de
demultiplexage

2n Sorties

Entres de slection
ou dadresse (n bits)

La table de fonctionnement du DEMUX 74LS138:

Sorties

G1
X
X
L
H
H
H
H
H
H
H
H

G2A
X
H
X
L
L
L
L
L
L
L
L

G2B
H
X
X
L
L
L
L
L
L
L
L

S2
X
X
X
L
L
L
L
H
H
H
H

S1
X
X
X
L
L
H
H
L
L
H
H

S0
X
X
X
L
H
L
H
L
H
L
H

Y0
H
H
H
L
H
H
H
H
H
H
H

H = High Level
L = Low Level
X = Don't care

Devoir 2:

S2 S1 S0

II.2 Dmultiplexage :

Entre de donnes
Entres de
Validation

Y
_
Y

74151

Y0
Y1
Y2
Y3
74138 Y4
Y5
G2A
Y6
G2B
Y7
G1
S2 S1 S0

I0
I1
I2
I3
I4
I5
I6
I7

Dduire le schma logique de ce DEMUX

Y1
H
H
H
H
L
H
H
H
H
H
H

Y2
H
H
H
H
H
L
H
H
H
H
H

Y3
H
H
H
H
H
H
L
H
H
H
H

Y4
H
H
H
H
H
H
H
L
H
H
H

Y5
H
H
H
H
H
H
H
H
L
H
H

S0 1
S1 2
S2 3
G2A 4

Y6
H
H
H
H
H
H
H
H
H
L
H

Y7
H
H
H
H
H
H
H
H
H
H
L
9
10
11

74 138

12

G2B 5

13

G1 6

14

Y7 7
GND 8

15
16

Vcc
Y0
Y1
Y2
Y3
Y4
Y5
Y6

Le circuit intgr du
74LS138

25

Partie A ( Logique combinatoire)

On a vue qu'il existe sous forme de circuits intgrs des

dmultiplexeurs avec 2, 4, 8 ou 16 lignes de sortie. Pour constituer des
dmultiplexeurs d'ordre suprieur on peut tre amen cascader des
dmultiplexeurs. Par exemple un dmultiplexeur avec 32 sorties peut
tre ralis avec un DEMUX de 4 sorties (tronc) et 4 DEMUX de 8
sorties (branches) :

DEMUX
1 8
#1

DEMUX
1 8
#2
DEMUX
1 4
DEMUX
1 8
#3

Application des dmultiplexeurs:

Les dmultiplexeurs sont utiliss principalement dans la conversion
srie-parallle.

DEMUX
1 8
#4

III. Les Fonctions de Codage, de Dcodage et de

Transcodage:
III.1. Le codage
Le circuit de codage ou codeur est un circuit 2n entres est n sorties. Il code en binaire l'indice de
l'entre active.
Le bon fonctionnement de ce codeur suppose qu'une seule ligne d'entre peut tre dans l'tat active. Par
contre, si plusieurs entres sont actives simultanment le rsultat pourra ne pas avoir de signification.
Pour viter ce problme on utilise un codeur prioritaire. Pour ce type de circuit si plusieurs lignes d'entre
sont actives simultanment, le rsultat correspond la ligne d'entre d'indice le plus lev.
Exemples:
1. Codeur Octal-Binaire 74148 :
La table de fonctionnement du codeur Octal-Binaire 74148
Description du circuit :

Entre de
Validation

EI
E0

Entres

I0
I1
I2
I3
I4
I5
I6
I7

CS

Sorties de
Validation

74148
Y0
Y1
Y2

Sorties

EI
H
L
L
L
L
L
L
L
L

I0
X
L
X
X
X
X
X
X
X

I1
X
H
L
X
X
X
X
X
X

I2
X
H
H
L
X
X
X
X
X

I3
X
H
H
H
L
X
X
X
X

I4
X
H
H
H
H
L
X
X
X

I5
X
H
H
H
H
H
L
X
X

H = High Level
L = Low Level
X = Don't care

Note:

Devoir 3:

Dduire le schma logique de ce codeur

I6
X
H
H
H
H
H
H
L
X

I7
X
H
H
H
H
H
H
H
L

I4
I5
I6
I7
EI
Y2
Y1
GND

Y2 Y1
H H
H H
H H
H L
H L
L H
L H
L L
L L

Y0 Gs Eo
H H H
H H L
L L H
H L H
L L H
H L H
L L H
H L H
L L H

10

11

74 148

12

13

14

15

16

Vcc
Eo
Gs
Y
I3
I2
I1
I0
Y0

Le circuit intgr du
74LS148

26

Partie A ( Logique combinatoire)

2. Codeur Decimal-BCD 74147 :

La table de fonctionnement du codeur Decimal-BCD 74147
:

Description du circuit

Entres

I1
I2
I3
I4
I5
I6
I7
I8
I9

74147
Y0
Y1
Y2
Y3

Sorties

I1
H
L
X
X
X
X
X
X
X
X

I2
H
H
L
X
X
X
X
X
X
X

I3
H
H
H
L
X
X
X
X
X
X

I4
H
H
H
H
L
X
X
X
X
X

I5
H
H
H
H
H
L
X
X
X
X

I6
H
H
H
H
H
H
L
X
X
X

I7
H
H
H
H
H
H
H
L
X
X

I8
H
H
H
H
H
H
H
H
L
X

H = High Level
L = Low Level
X = Don't care

I9
H
H
H
H
H
H
H
H
H
L

Y3
H
H
H
H
H
H
H
H
L
L

I4
I5
I6
I7
I8
Y2
Y1
GND

Note:

Y2
H
H
H
H
L
L
L
L
H
H

Y1
H
H
L
L
H
H
L
L
H
H

Y0
H
L
H
L
H
L
H
L
H
L

10

11

74 147

12

13

14

Vcc
Y3
IY
3

I2
I1
15 I9
16 Y0

7
8

Le circuit intgr du
74147

Devoir 4:

Dduire le schma logique de ce codeur

III.2. Le dcodage
Le circuit de dcodage ou dcodeur est un circuit n entres et 2n sorties au maximum dont une seul est
active. Les entres forment se qu'on appelle adresse car elles expriment en binaire le numro dcimal de
la sortie active.
Le dcodeur peut tre vu comme un dmultiplexeur avec une entre de donne fixe et gale 1. C'est
pourquoi les circuits intgrs des dmultiplexeurs sont les mme que ceux des dcodeurs.
On peut appeler un dcodeur n entres et m sorties un dcodeur 1 parmi m (par exemple un dcodeur 1
parmi 8).
Exemple : Dcodeur DCB-Dcimal 74 42 (ou dcodeur 1 parmi 10 )
:
La table de fonctionnement du codeur Decimal-BCD 7442

Description du circuit

Entres

A0
A1
A2
A3

7442

Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Y8
Y9

Sorties

A3
L
L
L
L
L
L
L
L
H
H

A2
L
L
L
L
H
H
H
H
L
L

A1
L
L
H
H
L
L
H
H
L
L

H = High Level
L = Low Level
X = Don't care

A0
L
H
L
H
L
H
L
H
L
H

Y0
L
H
H
H
H
H
H
H
H
H

Y1
H
L
H
H
H
H
H
H
H
H

Y2
H
H
L
H
H
H
H
H
H
H

Y3
H
H
H
L
H
H
H
H
H
H

Y4
H
H
H
H
L
H
H
H
H
H

Y5
H
H
H
H
H
L
H
H
H
H

Y6
H
H
H
H
H
H
L
H
H
H

Y7
H
H
H
H
H
H
H
L
H
H

Y8
H
H
H
H
H
H
H
H
L
H

Y9
H
H
H
H
H
H
H
H
H
L

27

Partie A ( Logique combinatoire)

Devoir 5:

Dduire le schma logique de ce

Applications des dcodeurs:

Les dcodeurs sont largement utiliss dans
- l'adressage des cellules mmoires dans les ordinateurs;
- le dmultiplexage et la conversion srie-parallle;

Y0
Y1
Y2
DECODEUR Y3
Y4
Y5
Y6
GND

10

11

74 42

12

13

14

15

16

Vcc
A0
A1
A2
A3
Y9
Y8
Y7

Le circuit intgr du
7442

Entre de donne

Dmultiplexeur
Y0
Y1
n entres
d'adresse

Sorties

Dcodeur
Y2n

ralisation des fonctions logiques :

soit a raliser les fonctions logiques
F1 = A B C A B C
et
F2 = A B C A B C
On associe aux lignes d'adresse du dcodeur les variables de la fonction raliser. Ce qui revient dire
que le nombre de lignes d'adresse doit gale au nombre de variables de la fonction logique raliser.

A
B
C

S1

S7

S0 =

A BC

S4 =

A BC

S1 =

A BC

S5 =

A BC

F1 = A B C A B C = S0 + S3

S2 =

A BC

S6 =

F2 = A B C A B C = S7 + S4

S3 =

A BC

A BC
S7 = A B C

22

21

20

Decodeur 1 parmi 8

S0
22

S0
S1
S2
S3
S4
S5
S6
S7

F1

F2

III.3. Le transcodage
Le transcodeur est tout circuit de conversion de code, p entres et k sorties, diffrents des prcdants.
On ne trouve pas tous les possibilits de conversion de code sous forme de circuits intgrs. Il faut les
raliser en poursuivant la dmarche suivante:
28

Partie A ( Logique combinatoire)

crire la table de vrit de l'opration de transcodage;

simplification des fonctions (ou sorties) par exemple l'aide du tableau de Karnaugh;

- dduire le logigramme selon les portes logiques disponibles.

Parmi les transcodeurs que l'on trouve en circuits intgrs on peut citer :
Transcodeur excedant 3 -dcimal 7443;
Transcodeur gray excdant 3 -dcimal 7444;
Transcodeur DCB - 7 segments voir 74247, 74248 et 74249

Devoir 6:

Concevez un transcodeur Gray-dcimal

IV. La Fonction de Comparaison :

C'est connu que l'opration de comparaison se fait sur deux quantits. Si les deux quantits comparer
sont prsent tous les deux dans le mme endroit on utilise des comparateurs d'galit ou d'ingalit. S'ils
se trouvent dans des endroits distants on utilise une procdure de comparaison base de gnrateur et
contrleur de parit.

IV.1. La fonction de comparaison d'galit ou d'ingalit

La comparaison de deux quantits binaires A et B revient trouver si elles sont gaux ou non.
Gnralement la sortie du circuit de comparaison donne trois fonctions : lune note E indiquant
lgalit, une autre S indiquant que A est suprieur B, et la dernier I indiquant que A est infrieur
B.
On va tudier dans ce qui suit le circuit intgr de comparaison de 4 bits 7485.
Description du circuit 7485:
A

A0
A1
A2
A3

B0
B1
B2
B3

7485
E
I
S

E' I' S'

Entres en
cascade

La table de fonctionnement du comparateur 7485

Comparaison des chiffres binaires de A et B
A3, B3
A2,B2
A1,B1
A0,B0
A3 > B3
X
X
X
A3 < B3
X
X
X
A3 = B3
A2 > B2
X
X
A3 = B3
A2 < B2
X
X

Entres en cascade
E'
I'
S'
X
X
X
X
X
X
X
X
X
X
X
X

E
B
B
B
B

Sorties
I
B
H
B
H

S
H
B
H
B

A3 = B3
A3 = B3
A3 = B3
A3 = B3

A2 = B2
A2 = B2
A2 = B2
A2 = B2

A1 > B1
A1 < B1
A1 = B1
A1 = B1

X
X
A0 > B0
A0 < B0

X
X
X
X

X
X
X
X

X
X
X
X

B
B
B
B

B
H
B
H

H
B
H
B

A3 = B3
A3 = B3
A3 = B3

A2 = B2
A2 = B2
A2 = B2

A1 = B1
A1 = B1
A1 = B1

A0 = B0
A0 = B0
A0 = B0

B
B
H

B
H
B

H
B
B

B
B
H

B
H
B

H
B
B

H = High Level
L = Low Level
X = Don't care

A3 1
I' 2
E' 3
S' 4

Devoir 7:

Dduire le schma logique d'un comparateur

de deux chiffres binaires. En utilisant ces comparateurs
lmentaires trouver le circuit de comparateur 74 85.

9
10
11

74 85

12

S 5

13

E 6

14

I 7
GND 8

15
16

Le circuit intgr du
74LS85

Vcc
B3
A2
B2
A1
B1
A0
B0

29

Partie A ( Logique combinatoire)

IV.1.1 Extension des comparateurs:

Pour obtenir un comparateur de 8 bits ou plus on procde au cascade des comparateurs de 4 bits 74 85.
Les bits du poids
le plus faible de A

Les bits du poids

le plus faible de B

A0 A1 A2 A3

1
0

E'
I'
S'

Les bits du poids Les bits du poids

le plus fort de A le plus fort de B

B0 B1 B2 B3
7485

A4 A5 A6 A7

E
I
S

E'
I'
S'

B4 B5 B6 B7
7485

E
I
S

Sortie de la
comparaison de 8 bits

Ce montage prsente l'inconvnient que les sorties d'un comparateur dpendent des sorties de celui qui le
prcde et ainsi la rponse du montage sera relativement lente si le rang des quantits binaires comparer
est grand. Pour pallier ce problme on utilise des comparateurs qui fonctionnent sparment et leurs
rsultats est combins par la suite. Une solution consiste :

A0 A1 A2 A3

1
0

E'
I'
S'

B0 B1 B2 B3
7485

E
I
S

A4 A5 A6 A7

1
0

E'
I'
S'

B4 B5 B6 B7
7485

A0 A1 A2 A3

1
0

E'
I'
S'

E
I
S

A8 A9 A10 A11

1
0

E'
I'
S'

7485

B8 B9 B10 B11
E
I
S

B0 B1 B2 B3
7485

E
I
S

Sorties de la
comparaison de 12bits

IV.2. Gnrateur et contrleur de parit:

Lors de la transmission dinformations numriques entre deux systmes, il peut se produire des erreurs.
Pour voir si l'information reue concide avec l'information mise, on ne peut pas procder avec la
mthode de comparaison prcdante. Mais on peut tenter de comparer et dtecter, voire de corriger ces
erreurs en rajoutant des redondances au contenu du message transmis. Ces redondances consistent en des
bits supplmentaires labors conformment une rgle connue la fois par lmetteur et le rcepteur du
message. La technique la plus lmentaire, qui est trs utilise dans la transmission de caractres, cods
en ASCII(American Standard Code for International Interchange) par exemple, consiste rajouter un bit
de parit calcul de telle faon que chaque caractre transmis, augment de cet lment de contrle,
contienne un nombre pair (parit paire, even parity) ou impair (parit impaire, odd parity) dlments
binaires 1. La figure ci-dessous illustre le principe dun Systme de transmission des donnes muni
d'un gnrateur et d'un contrleur de parit. Le gnrateur de parit fourni la sortie le bit de parit du
mot binaire prsent l'entre, et le contrleur de parit permet de contrler que la parit des donnes
reues est bien conforme la valeur prvue par le protocole de transmission.
Remarquons cependant que type de contrle lmentaire ne permet de dtecter qu'un nombre impair de
bits en erreur dans un mot. Par ailleurs il ne permet pas de corriger les erreurs dtectes. Pour ce faire il
faut utiliser des codes autocorrecteurs, qui dtectent et corrigent les erreurs de transmission et ils
ncessitent plusieurs bits supplmentaires.
30

Partie A ( Logique combinatoire)

d2
d1
d0

Gnrateur
de parit

Canal de transmission

P
Emetteur

P`
d`2
Rcepteur
d`1
d`0

Contrleur
de parit

E
Signal
d'erreur

Perturbation (bruit)

Figure : Systme de transmission des donnes muni d'un gnrateur et d'un contrleur de parit

Exemple (Parit paire):

Le mot transmettre: d2 d1 d0= 1 0 1
Le bit de parit ajouter: P=0, car il y a un nombre pair de 1 ( 2 ).
En cas de dtection d'une erreur, impossible de la corriger.
Sous forme de circuit intgr il existe: -74180 un gnrateur/contrleur de parit pair/impaire 8bits;
-74LS280 un gnrateur/contrleur de parit pair/impaire 9bits.

V. Les Fonctions Arithmtiques

V.1. l'Addition:
l'addition de deux bits a et b s'crit :

a b rs
0+0 = 00
0+1 = 01
1+0 = 01
1+1 = 10

O s et le bit de rsultat; et r et celui du retenu.

Le circuit logique qui ralise cette fonction est appel un demi additionneur.

V.1.1 Demi-additionneur:
Les demi-additionneurs (SA : Semi-Adder) sont des circuits logiques qui
effectuent laddition de deux chiffres binaires (ai et bi) sans rendre compte
dune retenue prcdante.
Sa table de vrit est:
ai
0
0
1
1

bi
0
1
0
1

ri
0
0
0
1

si
0
1
1
0

si = a i bi a i b i =aibi
ri = ai.bi

ai
bi

ai

si
SA

bi

ri

si
ri

V.1.2. Additionneur complet

ai
Les additionneurs complets (FA : Full Adder) sont des circuits qui
bi
permettent laddition de deux chiffres binaires (ai et bi) et une retenue
ri-1
prcdante ri-1.
Sa table de vrit est
si =aibi ri-1=s'i ri-1
ai bi ri-1 ri si
ri = ai.bi + ai.ri-1 + bi. ri-1 = ai.bi + (aibi).ri-1= r'i + r"i
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
0
1
1
1

si
FA
ri

0
1
1
0
1
0
0
1

31

Partie A ( Logique combinatoire)

ai
SA
bi

r'i

ri

s'i

ri-1

SA

r"i
si
s"i

V.1.3. Addition de deux nombres binaires non-signs

Le principe daddition des nombres dans le systme binaire est le mme

que dans le systme dcimale. Voir lexemple ci-contre, o les nombres
additionner sont A=a3a2a1a0 et B=b3b2b1b0.

a3 a2 a1 a0
b3 b2 b1 b0
r2 r1 r0
_____________
r3 s3 s2 s1 s0

V.1.3.1. Additionneur avec une retenue propagation srie

Le circuit daddition de ces deux nombres peut tre obtenu en cascadant des additionneurs complets
comme cest illustr sur la figure suivante :
a3 b 3
a2 b 2
a1 b 1
a0 b0 r-1=0

Figure : Additionneur avec une retenue

propagation srie

FA

FA

FA

r2
r3

S3

FA

r1
S2

r0
S1

S0

Ce circuit est appel additionneur avec une retenue propagation srie. L'inconvnient de cet
additionneur est le temps ncessaire la ralisation de l'addition. Ce temps est en effet conditionn par la
propagation de la retenue travers tous les additionneurs lmentaires.

V.1.3. Additionneur retenue anticipe

Dans un additionneur retenue anticipe on value en mme temps la retenue de chaque tage. Pour cela
on dtermine pour chaque tage les quantits Pi et Gi suivantes:
Pi= ai bi (propagation d'une retenue)
Gi = ai.bi (gnration d'une retenue)
La retenue entrante l'ordre i vaut 1(ri=1) si :
- soit l'tage i-1 a gnr la retenue (Gi-1 = 1)
- soit l'tage i-1 a propag la retenue gnre l'tage i-2 (Pi-1=1 et Gi-2=1)
- soit les tages i-1 et i-2 ont propag la retenue gnre l'tage i-3 (Pi-1=Pi-2=1 et Gi-3=1)
..........
- soit tous les tages infrieurs ont propag la retenue entrante dans l'additionneur (Pi-1=Pi-2 =...=P0=r0=1).
a3 b 3
a2 b 2
a1 b 1
a0 b 0
Donc ri= Gi-1 + Pi-1.Gi-2 + Pi-1.Pi-2.Gi-3
+................+ Pi-1.Pi-2.Pi-3....P0.r0
r1 = G0 + P0.r0
r2 = G1 + P1.G0 + P1.P0.r0
G.P.
G.P.
G.P.
G.P.
r3 = G2 + P2.G1 + P2.P1.G0 + P2.P1.P0.r0
r4 = G3 + P3.G2 + P3.P2.G1 + P3.P2.P1.G0 +
P2
P1 G 1
G3
G2
P 0 G0
P3
P3.P2.P1.P0.r0
C.L.U.
r0
Dans un additionneur retenue anticipe, on
value en parallle:
r1
r3
r2
- les couples (Gi, Pi)
- les retenues ri
- les bits de somme si=ai bi ri = Pi ri
32
r4

s3

s2

s1

s0

Figure : Additionneur 4 bits retenue anticipe

Partie A ( Logique combinatoire)

La structure du bloc CLU (Look-ahead-carry generator) peut tre dtermine partir des quations
donnant les retenues ri. Son circuit intgr est 74LS182.

V.2. la soustraction :
La table de soustraction sur 2 bits est la suivante:
ai
0
0
1
1

bi
0
1
0
1

ri
0
1
0
0

si
0
1
1
0

si = a i bi a i b i =aibi
ri = a i .b i = (aibi). ai = si.ai

ai
bi

si
ri

Ce circuit est un demi-soustracteur.

Note 74148:
Les sorties de validation Eo et Gs sont utilises pour la mise en cascade de plusieurs codeurs pour faire
une extension plus de 8 entres
Note 47147:
Il n'y a pas d'entre I0 , puisque le codeur suppose que l'tat d'entre du chiffre dcimale 0 est celui cr
quand toutes les autres entres sont au niveau Haut

33

Universit Mohamed Khieder BISKRA

Collge des Sciences et d'Engineering
Dpartement d'Automatique

Anne Universitaire : 2002-2003

Hassina MEGHERBI
TEC 480

Les Fonctions Combinatoires Usuelles et Leurs Circuits

(Fonction de comparaison et fonction arithmtique)

Exercice 1 :

(Fonction de comparaison)
Donner le principe de comparaison de deux chiffres binaires en donnant le circuit lmentaire de
comparaison de ai et bi qui fournit la sortie les trois fonctions suivantes Ii (=1 si ai <bi), Ei (=1 si ai=bi) et
Si(=1 si ai>bi).
En utilisant lalgorithme de lexercice 3 du TD N4, raliser un circuit de comparaison de deux nombres
crits en complment 2 (a2a1a0) et (b2b1b0). Utiliser pour a les circuits lmentaires de comparaison
prcdants.

Exercice 2: (Fonction arithmtique : Circuit additionneur/soustracteur)

On veut raliser un additionneur/soustracteur de deux nombres
binaires ecrit sur 2 bits A=A1A0 et B=B1B0 command par un bit

Ai

C (=0 pour la soustraction et =1 pour laddition). Conever ce

Bi

circuit si vous disposez dun additionneur qui fait laddition de

a1a0 et b1b0 et une retenue r et donne la sortie S=s1s0 et r.

r
ai
bi

r
Additionneur

S
S

Exercice 3: (Fonction arithmtique : Addition en DCB)

On effectue l'addition de deux chiffres dcimal (A et B) et une retenue antrieur (Rn-1) dans la reprsentation
DCB. Trois cas sont envisager selon que la somme est infrieur ou gale 9, compris entre 9 et 16 ou
suprieure ou gale 16.
Montrer l'aide de trois exemples qu'il suffit d'ajouter 6 la somme obtenue et de regarder s'il y a ou s'il n'y
a pas de retenue pour conclure.
En se basant sur ce rsultat, concevez un additionneur en DCB en utilisant deux additionneurs en binaire
(7483) et quelques portes pour dcider si on ajoute 6 au rsultat obtenu par le premier additionneur. Ce
dernier circuit (de correction) teste les sorties de ce premier additionneur et valide ou interdit l'addition +6
par le deuxime additionneur.