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CIRCUITOS DIGITAIS II
Aritmtica Digital: Operaes e Circuitos
1. Objetivos
de
Fig.1
Este modo de representar o registrador, indica que o ponteiro que representa a
propriedade do registrador de 'girar' pelos seus estados em resposta ao pulso de relgio,
pode ser usado para efetuar operaes aritmticas.
Operao Contar: avanar ou recuar o ponteiro uma posio, para indicar uma contagem.
Operao Somar: limpar o registrador (resetar, o ponteiro aponta para 0000); avanar o
ponteiro para a posio da primeira parcela e, em seguida, avanar o ponteiro um nmero
de estados igual segunda parcela; a posio final do ponteiro indicar o resultado da
operao.
Operao Subtrair: limpar o registrador (ponteiro em 0000); em seguida, o ponteiro
deslocado para a posio da primeira parcela (minuendo); depois o ponteiro deve recuar o
nmero de posies igual ao valor da segunda parcela (subtraendo). Assim, o ponteiro
Fig.2
Fig.3
Fig.5
O registrador de mdulo 16 tem apenas um nico 0 e fornecer os nmeros no
intervalo -8 at +7, como mostra a Fig.5. O bit mais a esquerda (MSB) indica o sinal do
nmero: se for igual a 0, o nmero positivo; se o MSB igual a 1, o nmero negativo
(na representao complemento de dois). Esta representao, permite que a soma seja feita
pelo avano e a subtrao pelo retardo do ponteiro. O resultado da operao deve se
encontrar dentro do intervalo do registrador.
Pode-se obter o complemento de dois pela representao por complemento de um
de um nmero, adicionando 1 ao complemento de um.
N(2)=M-N e N(1)=(M-1)-N, ento N(1)=(M-N)-1=N(2)-1 , assim N(1)=N(2)-1
N(2)=N(1)+1
Em outras palavras, para se obter o complemento de dois de um nmero binrio
deve-se escrever o nmero com a quantidade de bits do registrador, complementar o
nmero bit a bit e somar 1 ao resultado. A representao de nmeros binrios em
complemento de dois torna possvel transformar a operao de subtrao em uma operao
de soma, eliminando o problema de recuar o ponteiro do registrador.
Sejam N1 e N2 nmeros binrios quaisquer, ento,
N1-N2=N1+(-N2)=N1+N2(2)
Assim, a subtrao de dois nmeros binrios pode ser obtida fazendo a soma do
minuendo com o complemento de dois do subtraendo. No registrador circular sempre sero
realizadas operaes de soma, avanando o ponteiro, e o mesmo circuito efetua adio e
subtrao.
Binrio
s/sinal
Dec
Sinal
magnitude
N0 de n bits
+/- (2n-1 - 1)
Dec
Complemento
de um
N0 de n bits
+/- (2n-1 - 1)
Dec
Complemento
de dois
N0 de n bits
-2n-1 a + 2n-1 - 1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
+0
+1
+2
+3
+4
+5
+6
+7
-0
-1
-2
-3
-4
-5
-6
-7
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
+0
+1
+2
+3
+4
+5
+6
+7
-7
-6
-5
-4
-3
-2
-1
-0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
+0
+1
+2
+3
+4
+5
+6
+7
-8
-7
-6
-5
-4
-3
-2
-1
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
3.Circuitos Aritmticos
As operaes em computadores e calculadoras digitais so executadas em Unidades
lgicas e Aritmticas (fig.6) onde portas lgicas e flip-flops so combinados tal que,
realizem somas, subtraes, multiplicao e diviso binria. Esses circuitos executam
operaes aritmticas com velocidade na ordem de nanosegundos.
Iremos estudar alguns dos circuitos aritmticos bsicos que so usados para
executar as operaes discutidas anteriormente. Em alguns casos iremos ver o projeto do
processo real, mesmo sabendo que os circuitos podem ser comercialmente disponveis na
forma de Circuitos integrados (CIs), visando adquirir mais prtica no uso das tcnicas de
lgebra booleana.
Soma de Nmeros Binrios
Sejam A e B nmeros binrios de n dgitos cada e S, a soma de A mais B, um nmero
binrio de n+1 dgitos, ento o dgito Si determinado unicamente pelos dgitos Ai e Bi de
A e B.
Circuito Meio-Somador
Na Fig.7(b) mostra-se a tabela verdade para as somas feitas na Fig.7(a); uma linha para
cada operao e as sadas Si e Ci+1.Os circuitos para realizar as somas acima e fornecer as
sadas Si e Ci+1 podem ser derivados da tabela verdade da Fig.7(b). A parcela soma Si pode
ser obtida pelo XOR de Ai e Bi. O dgito vai-um Ci+1 dado por uma porta AND de Ai e
Bi. Mostra-se na Fig.8(a) o circuito lgico com portas e a Fig.8(b) o smbolo. A estrutura
que soma dois dgitos binrios designada como Meio-Somador, e abreviada como H
(Half -Adder).
A soma coluna por coluna de dois nmeros binrios de n dgitos produz um vai-um Ci+1
que deve ser somado na prxima coluna de maior significncia (fig.9).
Fig.9
O meio-somador s pode realizar a primeira operao de A0 mais B0; nas outras colunas
so necessrias a adio de trs bits Ai, Bi e Ci (vai-um da coluna i-1).O dgito mais
significativo da soma o dgito vai-um para coluna n, ou seja Cn.Assim, na soma de Ai, Bi
e o vai-um Ci so gerados Si e o vai-um Ci+1.A tabela verdade abaixo mostra a gerao dos
bits soma Si e vai-um Ci+1.
Os circuitos lgicos para gerao do bit soma Si e do bit de vai-um Ci+1 podem ser
obtidos diretamente dos mapas K para cada sada da tabela verdade (tabela 2). Veja na
figura 10.
Soma Si
Vai-Um Ci+1
(a)
(b)
Fig.11 - Somador Inteiro (a) Circuito Lgico com portas OR-EX (b) Smbolo Lgico.
obs: CIs somadores completos
74HC283 ou 7483.
Propagao do Carry
A velocidade dos somadores paralelos relativamente alta, desde que a adio dos
bits seja simultnea. Contudo, esta velocidade limitada pela propagao do carry ou
ripple (ondulao) carry.
Se cada FA tem um atraso de propagao de 40ns, ento S3 atingir o nvel correto
em at 120ns depois que C1 gerado.
4. Somadores Rpidos
Implementao do Lookahead Carry -Vai-um Antecipado . Esta lgica gera vai uns individuais, atravs da definio da varivel gerao, Gi e da varivel propagao Pi .
Este circuito utiliza portas lgicas, mas com atraso de propagao menor. Este
esquema requer uma quantidade de circuitos extras, mas produz somadores com alta
velocidade. Muitos somadores rpidos disponveis na forma de CIs utilizam a tcnica de
lookahead carry ou uma tcnica similar para reduo dos atrasos de propagao.
Cascata para 4 bits do Carry Lookahead- a soma se torna mais rpida do que os
somadores de ripple carry- oscilao do carry ou transporte
No caso de um somador com vai-um antecipado, consideremos que uma porta XOR
tem dois atrasos de propagao(2tap) e que no instante t=0 todos os bits das parcelas a
serem somadas so aplicados nas entradas do somador.
Para t=2tap, temos P0 e G0
Para t=4tap, temos S0
Para t=4tap, temos C1, C2, C3 e C4
Para t=6tap, temos os bits de soma S1, S2, S3
Depois de ultrapassado o primeiro estgio do somador no h mais atrasos na
gerao dos bits da soma, independente do nmero de bits das parcelas a serem somadas
como mostra a fig.16.Portanto, o somador com vai-um antecipado fornece um atraso
constante, que no depende do tamanho das parcelas somadas. A desvantagem do somador
com vai-um antecipado o circuito gerador do vai-um que cresce com a quantidade de
bits somados.
Circuitos Integrados Somadores
CIs MSI (nmero de portas de 20 a 200) somadores, com vai-um antecipado: 7483A,
74LS83A, 74LS283, etc. Estes dispositivos(chips) so do tipo TTL somadores paralelos de
4 bits. Os 283s so idnticos aos 83s (pequenas diferenas, Vcc e terra).
O circuito integrado somador paralelo de quatro bits com circuitos somadores completos e
um circuito de vai-antecipado ainda fabricado e disponvel comercialmente o CI
SN74F283. Mostram-se nas figuras 17 e 18 o diagrama lgico e o smbolo IEEE/ANSI
para o somador SN74F283, respectivamnete, onde as letras P, Q designam as entradas e
as sadas do CI e devem ser usadas dentro do smbolo.
Neste circuito temos duas entradas A e B de 4 bits, uma entrada de modo M, duas entradas
seletoras de funo S1S0 e a funo de sada F. Cada estgio da ULA poderia ter o circuito
mostrado a seguir.
Quando a operao lgica for desejada, ento M=0, bloqueando o vai-um de cada
estgio. E a sada F em cada estgio depende somente dos valores dos bits das entradas A e
B (e dos bits seletores de funo S1S0).No modo aritmtico M=1, as portas que recebem o
vai-um so habilitadas. Neste caso, a sada F, em cada estgio, depende tambm do vai-um
de entrada nesse estgio. As funes lgicas e aritmticas geradas pela ULA so dadas pela
tabela 3 a seguir,
Tabela 3
Esse circuito realiza 16 operaes aritmticas com duas palavras de 4-bits e todas
as entradas e sadas podem ser ativas em nvel ALTO ou nvel BAIXO, por isto as
designaes dos pinos do CI esto indicadas complementadas e no complementadas. As
operaes so selecionadas pelos 4-bits seletores de funo (S0, S1, S2, S3) e inclui adio,
subtrao, decremento e transferncia direta, entre outras. Quando executa operaes
aritmticas, os vai-um internos devem ser habilitados aplicando um nvel BAIXO na
entrada de controle de modo(M). Um circuito de vai-um antecipado est disponvel na
ULA SN74LS181 para a gerao rpida de vai-um atravs das variveis
P(PROPAGAO) e G(GERAO) simultneas, em duas sadas para cascateamento
(pinos 15 e 17). Essa ULA pode ser usada em combinao com o CI comercial SN54S182,
uma unidade de gerao de vai-um antecipado(VUA), para realizar operaes aritmticas
de alta velocidade.
19
21
23
2
18
20
22
1
A3
A2
A1
A0
B3
B2
B1
B0
7 Cn
8 M
181
F3
F2
F1
F0
13
11
10
9
A=B 14
Cn+4 16
G 17
P 15
S3 S2 S1 S0
3 4 5 6
6
15
2
4
5
14
1
3
182
P3
P2
P1
P0
G3
G2
G1
G0
P
G
7
10
Cn+z 9
Cn+y 11
Cn+x 12
13 Cn
Fig 24- Ula 74181 e o Gerador de carry antecipado ( carry lookahead generator)
19 A3
21 A2 181 F3
23 A1
F2
2 A0
F1
18 B3
F0
20 B2
A=B
22 B1
Cn+4
1 B0
G
7 Cn
P
8M
S3S2S1S0
3 4 5 6
19
21
23
2
18
20
22
1
7
8
A3
A2
A1
A0
B3
B2
B1
B0
Cn
M
13
11
10
9
14
16
17
15
F3 13
F2 11
F1 10
F0 9
A=B 14
Cn+4 16
G 17
P 15
181
S3S2S1S0
3 4 5 6
19 A3
21 A2
23 A1
2 A0
18 B3
20 B2
22 B1
1 B0
7 Cn
8M
C16
181 F3
F2
F1
F0
A=B
Cn+4
G
P
13
11
10
9
14
16
17
15
6 P3182
15 P2
P
2 P1
G
4 P0
5 G3
14 G2 Cn+z
1 G1 Cn+y
3 G0 Cn+x
13 Cn
7
10
9
11
12
S3 S2S1S0
3 4 5 6
C0
19
21
23
2
18
20
22
1
7
8
A3
A2
A1
A0
B3
B2
B1
B0
Cn
M
181 F3
F2
F1
F0
A=B
Cn+4
G
P
13
11
10
9
14
16
17
15
S3S2S1S0
3 4 5 6