Diseo de Sistemas Digitales

Informe Diseo No. 1

Introduccin
En el diseo se busca resolver funciones lgicas (and, or, not), que llegan al
sistema en serie codificadas con notacin polaca, es decir primero se ingresa la
operacin y luego los datos a operar (A y B).
Diseo
Entradas y salidas del sistema
DIAGRAMA EN BLOQUES

RTL

AHPL

Sp= serie paralelo; ps= paralelo serie.

1. registro_sp (0) Salida_Serial

registro_sp(1..9) registro_sp(0..8);
outlogic(0..3)(((not
inlogic(8)^not
inlogic(9))^(inlogic(0..3)^inlogic(4..7)))
v
(((not
inlogic(8)
^
inlogic(9))^(inlogic(0..3)
v
inlogic(4..7))))
v ((( inlogic(8) ^ not inlogic(9))^(not inlogic(0..3))))
v ((( inlogic(8) ^ inlogic(9))^(not inlogic(4..7)))));
registro_ps(0..3)outlogic(0..3);
(not secuencia(1)X1) + (secuencia (1)X2);
2. registro_sp (0) Salida_Serial

registro_sp(1..9) registro_sp(0..8);
resultado = registro_ps(3);
(not secuecia(0)X2) + (secuencia(0)X1);

Explicacin del sistema

Los datos ingresados (uno a la vez) entran al sistema despus de que una
seal de inicio es activada. Estos datos son almacenados en un registro con
entrada serial y salida en paralelo. Como el sistema debe esperar hasta que
lleguen todos los datos y se llenen los flip-flop del registro serie/paralelo, se
utiliza un contador Johnson que se activa con la seal de inicio y determina los
tiempos que debe esperar el registro paralelo/serie -de salida- para guardar la
salida de la lgica, eso se determina mediante nuestro control que se muestra
en el AHPL y que tiene solo dos estados; el bloque de control, toma la seal del
contador Johnson para determinar en qu parte del proceso estn los datos que
entran. Para que se llene el registro serie paralelo se deben esperar 10 ciclos
de reloj, una vez el contador Johnson est en la posicin 9, han pasado los
ciclos de reloj necesarios para llenar todos los flip-flop del registro y hacer la
lgica, el resultado de la lgica debe ser guardado en paralelo en el registro
paralelo-serie, este proceso toma un ciclo de reloj, por lo tanto el cambio de
estado debe suceder cuando el contador Johnson pasa de la posicin 9 a la 0 y
cuando esto sucede la mquina de estados debe pasar al estado 2 donde
tomara 4 ciclos de reloj imprimir el resultado (salida serial del sistema),
durante todo el proceso anterior, se deben guardar los siguientes datos de
entrada, por lo tanto el sistema gasta otros 6 ciclos de reloj mientras pasa de la
posicin 5 a la 0 nuevamente y estos 6 ciclos de reloj es lo que demora el
estado 1, y el estado dos tan solo 4 que es mientras imprime.

Una vez se han cargado los datos en el registro, los flip-flop de ste, estn
representados con el siguiente orden lgico:
Nmero A= posiciones del registro serie-paralelo (4..7)
Nmero B=Posiciones del registro serie-paralelo (0..3)
Operador= Posiciones del registro serie-paralelo (8..9)
Ejemplo:

00 1010110 1= AB

Bits 987654321 0
Operador
0
0
0
1
1
0
1
1

Operacin Lgica
And
Or
Not B
Not A

Pruebas:
Debemos comprobar que el sistema haga todas las operaciones es decir
comprobar que logre hacer and, or , not A, not B.
En las Figuras No. 1, 2, 3 y 4 se puede observar 4 trazos verticales, desde el
primer trazo de izquierda a derecha hasta el segundo, nos indican los datos
que van a ser cargados en el registro serie-paralelo. En el instante de tiempo
entre los cursores 2 y 3 el sistema guarda la salida de la lgica combinatoria
en el registro paralelo-serie, posteriormente entre los cursores 3 y 4 se realiza
el desplazamiento en el registro paralelo-serie, el cual se encarga de mostrar el
resultado de manera serial. Lo anterior solo sucede durante el estado 2, es
decir solo habr salida durante estos cuatro ciclos de reloj.
Nota: el resultado es desplazado desde el bit menos significativo, hasta el ms
significativo, es decir, debe leerse de derecha a izquierda.

AND

Figura No. 1
Los datos que se toman entre el cursor 1 y 2 de izquierda a derecha con
base en la figura No. 1 son:

Sal datosIN =0010000011 =AB

A=1000 ; B=0011

A B =0000
Entre los cursores 3 y 4 cuando est en el estado 2 se observa que el
resultado en ese intervalo de tiempo es 0000.
-

OR

Figura No. 2
Como para el caso anterior se toman los datos que se almacenaran en el
registro serie-paralelo durante los diez ciclos de reloj que hay entre los
cursores 1 y 2, de izquierda a derecha respectivamente, estos son:

Sal datosIN =1010101001= AB

A=1010 ; B=1001

A B=1011
Entre los cursores 3 y 4 y durante el estado 2 (sal_control1), se da el resultado
de manera serial, ste fue 1011.
-

NOT B

Figura No. 3

Se almacenan entonces los datos mostrados entre los cursores verde y azul,
estos sern los bits que pasaran a la lgica combinatoria y sobre los que se
realizara la operacin de negacin.

Sal datosIN =0101001100=NOTB

A=0100; B=1100

NOTB=0011
Como en los casos anteriores entre los cursores amarillo y morado (siempre
durante el estado 2) se da el resultado, que fue 0011.

NOT A

Figura No. 4
Los datos que se toman entre el cursor 1 y 2 de izquierda a derecha con base
en la figura No. 4 son:

Sal datosIN =1111001011=NOT A

A=1100 ; B=1011
NOTA=0011
Posteriormente al segundo cursor y durante el estado 2 se observa que el
resultado en ese intervalo de tiempo es 0011.

El informe del diseo se debe incluir

1. Especificaciones preliminares del diseo. papel
a. Redactar en un prrafo el funcionamiento del sistema a disear.
(INTRODUCCION INICIAL YA HECHA POR LUIS )
b. Describir entradas, salidas y sus caractersticas.
NOTA: el apartado a y b deben ser consistentes.
2. Diagramas generales. papel
a. Dibuje en diagrama en bloques del sistema, indique las entradas y
salidas de cada bloque y sus interfaces entre bloques. Indique
adems las entradas y salidas generales del sistema.
NOTA: no utilice compuertas bsicas (AND, NAND, OR, NOR, XOR,
EQUI, NOT), latches ni Flip Flops.
b. Explique el funcionamiento de cada bloque propuesto y cmo
interacta con los dems bloques y el exterior (interfaces).
c. Dibuje el diagrama de tiempos, considerando retardos de
compuertas y tiempos de hold y setup del los Flip flops.
3. Descripcin AHPL papel
4. Esquemtico preliminar papel
5. Tablas de conectividad papel
6. Descripcin VHDL documentado digital
7. Jerarqua definitiva a partir del reporte de la herramienta de sntesis
QUARTUS II de ALTERA digital a partir del segundo diseo
8. Anlisis de recursos del dispositivo programable elegido, informacin de
mximo fan out. Digital a partir del segundo diseo
9. Anlisis de tiempos de propagacin a partir de los reportes entregados
por la herramienta QUARTUS II. Digital a partir del segundo diseo
10.Protocolo de pruebas para simulacin. digital
11.Simulacin en la herramienta QUARTUS II. digital
12.Especificaciones finales del diseo: reportar los cambios del sistema con
respecto a las especificaciones preliminares. digital
13.Esquemtico definitivo extractando el RTL con la herramienta QUARTUS
II. digital
14.Anlisis de la entrega en hardware. digital
15.Comparacin entre los resultados obtenidos en el analizador lgico y la
simulacin preliminar. digital
16.Reflexin escrita, en la cual cada integrante del grupo autoevala su
desempeo en el proyecto, describiendo los logros de aprendizaje, las
dificultades personales y los alcances y proyecciones del proyecto.
digital