7.

DIMENSIUNEA TEMPORAL A ARHITECTURII PUG

7.1. Desfurarea n timp a instruciunilor pentru un microprocesor CISC
Fiecare instruciune are:
mai multe cicluri main (M1, M2, M3,....)
Fiecare ciclu main are:
mai multe stri (T1, T2, T3, ...)

Cteva tipuri de cicluri main

fetch (M1)
prelucrare date
citete din memorie
scrie n memorie
citete din stiv
scrie n stiv
citete din porturi
scrie n porturi

Arhitectura microprocesoarelor
Corneliu BURILEANU

Exemplu

Magistrala de date intern i extern pe 8 bii

Organizare liniar a memoriei
Adrese fizice pe 16 bii
Memoria organizat pe octei
Registre generale pe 8 bii concatenabile cte dou:
R1, R2, R3, R4, R5, R6
Acumulator pe 8 bii A
Registru de fanioane F pe 8 bii
Numrtor de program PC
Indicator de stiv SP
Registru index IX
Registru de instruciuni RI pe 8 bii

Registru de date RD
Registru de adrese RA
Registre temporare ATEMP, TEMP, AUX1, AUX2

Arhitectura microprocesoarelor
Corneliu BURILEANU

(R1) (R3)
M1:

T1:

(RA) (PC)
(RD) "Stare P"
MREAD

T2:

(PC) (PC) + 1 ,

T3:

(RI) (RD)

T4:

decodificarea octetului de cod din (RI)

(RD) ((RA))

(TEMP) (R3)

T5:

(R1) (TEMP)

Arhitectura microprocesoarelor
Corneliu BURILEANU

(A) (A) + (R1)

M1:

M2:

T1:

(RA) (PC)
(RD) "Stare P"
MREAD

T2:

(PC) (PC) + 1 ,

T3:

(RI) (RD)

T4:

decodificarea octetului de cod din (RI)

(TEMP) (R1) ,
(ATEMP) (A)

T1:

nefolosit!

T2:

(A) (ATEMP) + (TEMP)

(RD) ((RA))

Arhitectura microprocesoarelor
Corneliu BURILEANU

(A) (A) + ((R5,R6))

M1:

T1:

(RA) (PC)
(RD) "Stare P"
MREAD

T2:

(PC) (PC) + 1 ,

T3:

(RI) (RD)

T4:

decodificarea octetului de cod din (RI)

(RD) ((RA))

(ATEMP) (A)
M2:

M3:

T1:

(RA) (R5,R6)
MREAD

T2:

(RD) ((RA))

T3:

(TEMP) (RD)

T1:

nefolosit!

T2:

(A) (ATEMP) + (TEMP)

Arhitectura microprocesoarelor
Corneliu BURILEANU

(A) (adr)
M1:

M2:

M3:

M4:

T2:

(RA) (PC)
(RD) "Stare P"
MREAD
(PC) (PC) + 1 ,

T3:

(RI) (RD)

T4:

decodificarea octetului de cod din (RI)

T1:
T2:

(RA) (PC)
MREAD
(PC) (PC) + 1,

T3:

(AUX2) (RD)

T1:

(RA) (PC)
MREAD

T2:

(PC) (PC) + 1,

T3:

(AUX1) (RD)

T1:
T2:

(RA) (AUX1,AUX2)
MREAD
(RD) ((RA))

T3:

(A) (RD)

T1:

(RD) ((RA))

(RD) ((RA))

(RD) ((RA))

Arhitectura microprocesoarelor
Corneliu BURILEANU

(PC) adr
M1:

M2:

M3:

M4:

T2:

(RA) (PC)
(RD) "Stare P"
MREAD
(PC) (PC) + 1 ,

T3:

(RI) (RD)

T4:

decodificarea octetului de cod din (RI)

T1:
T2:

(RA) (PC)
MREAD
(PC) (PC) + 1,

T3:

(AUX2) (RD)

T1:
T2:

(RA) (PC)
MREAD
(PC) (PC) + 1,

T3:

(AUX1) (RD)

T1:
T2:

(RA) (AUX1,AUX2)
MREAD
(PC) (AUX1,AUX2)

T3:

(PC) (PC) + 1

T1:

(RD) ((RA))

(RD) ((RA))

(RD) ((RA))

Arhitectura microprocesoarelor
Corneliu BURILEANU

7.2. Creterea vitezei de execuie pentru microprocesoarele CISC evoluate

fetch

prelucreaz

fetch

prelucreaz

fetch

citete operand

fetch

.........

fetch

.........

Arhitectura microprocesoarelor
Corneliu BURILEANU

scrie rezultat

prelucreaz

Arhitectura microprocesoarelor
Corneliu BURILEANU

7.3. Conceptele desfurrii n timp a instruciunilor pentru microprocesoarele RISC

Desfurarea n timp a instruciunilor pentru microprocesoarele RISC

Arhitectura microprocesoarelor
Corneliu BURILEANU

10

ntrzieri pentru a preveni blocarea unitii de control din cauza salturilor

Arhitectura microprocesoarelor
Corneliu BURILEANU

11

Arhitectura microprocesoarelor
Corneliu BURILEANU

12

Optimizarea prevenirii blocrii unitii de control din cauza salturilor

ADD
AND
JMPZ
NOP

r3, r2, r1
r0, r5, r6
r0, eticheta
....

eticheta:

SUB

r1, r5, r6

r0, r5, r6
r0, eticheta
r3, r2, r1

eticheta:

AND
JMPZ
ADD
....
SUB

Arhitectura microprocesoarelor
Corneliu BURILEANU

r1, r5, r6

13

ntrzieri din cauza accesului n memorie

LOAD

r1,

mem

ADD

r3,

r2,

LOAD

r1,

mem

r3,

r2,

r1

NOP
NOP
...
NOP
ADD

Arhitectura microprocesoarelor
Corneliu BURILEANU

r1

14

ntrzieri din cauza dependenei datelor de utilizarea registrelor

ADD
AND

r1, r2, r7
r6, r1, r3

Arhitectura microprocesoarelor
Corneliu BURILEANU

15

ADD
NOP
NOP
AND

r1, r2, r7

r6, r1, r3

Arhitectura microprocesoarelor
Corneliu BURILEANU

16