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FINITOS
Arquitectura de Computadoras I
Prof. Marcelo Tosini
2010
INTRODUCCIN
Evento discreto: ocurrencia de una caracterstica en la
evolucin de una seal
Por ejemplo.
* flanco de subida
* paso por un cierto nivel
* pulso, llegada de un dato
CONTINUO
DISCRETO
Eventos discretos
TIEMPO
ESTADO
CONTINUO
DISCRETO
Sistemas
analgicos
Sistemas
Asncronos
Sistemas
por
muestreo
Sistemas
Sncronos
INTRODUCCIN
Sistemas discretos: sistemas que cambian de estado ante la
ocurrencia de eventos discretos.
El estado slo puede adquirir un conjunto discreto de valores
y
Puede ser representado de forma simblica en vez de
numrica.
Tiempo continuo (sistemas asncronos)
El estado del sistema puede cambiar en cualquier instante ante la
llegada de un evento. Ej.: accionamiento de un interruptor.
CONCEPTO DE AUTMATA.
Autmata de MEALY
Una mquina secuencial de tipo MEALY es una 5-tupla
M=(Q,I,O,,)
con:
Q un conjunto finito de estados
I un conjunto finito de entradas
O un conjunto finito de salidas
: QxI Q funcin de transicin de estado
: QxI O funcin de salida
CONCEPTO DE AUTMATA.
Autmata de MOORE
Una mquina secuencial de tipo MOORE es una 5-tupla
M=(Q,I,O,,)
con:
Q un conjunto finito de estados
I un conjunto finito de entradas
O un conjunto finito de salidas
: QxI Q funcin de transicin de estado
: Q O funcin de salida
CONCEPTO DE AUTMATA.
Ejemplo: Sumador binario serie de 1 bit
0 1 1 1 1
x1
+
0 1 1 0 0
x2
1 1 0 1 1
CONCEPTO DE AUTMATA.
Modelo MEALY
Q = {q0,q1} donde
q0 estado de no acarreo
q1 estado de acarreo
(q0,00/01/10) = q0
(q1,00) = q0
(q1,10/01/11) = q1
Funcin de salida:
(q0,00/11) = 0
(q0,01/10) = 1
(q1,00/11) = 1
(q1,01/10) = 0
CONCEPTO DE AUTMATA.
Modelo MOORE
Q = {q00,q01,q10,q11} donde
q00 estado de no acarreo con salida y=0
q01 estado de no acarreo con salida y=1
q10 estado de acarreo con salida y=0
q11 estado de acarreo con salida y=1
Funcin de salida:
(q00/q10) = 0
(q01/q11) = 1
REPRESENTACIN
Tabla de transicin
Representacin tabular de las funciones de transicin de estado y
salida
Ejemplo: Sumador binario serie de 1 bit
Modelo MEALY
q0
q1
00
01
11
10
q0,0 q0,1 q1,0 q0,1
q0,1 q1,0 q1,1 q1,0
q00
q01
q10
q11
00
q00
q00
q01
q01
01
q01
q01
q10
q10
11
q10
q10
q11
q11
10
q01
q01
q10
q10
O
0
1
0
1
REPRESENTACIN
Diagrama de transicin
Grafo cuyos nodos representan estados y los arcos cambios de
estado.
Ejemplo: Sumador binario
serie de 1 bit
00/0
11/1
Modelo MEALY
11/0
01,10/1
q0
q1
01,10/0
q10 /0
10,01
11
00
11
q01 /1
00
01,10
01,10
Modelo MOORE
11
q00 /0
00
00
01,10
00/1
q11/1
11
DEFINICIONES
Equivalencia: Una mquina M es equivalente a otra M*, si para cualquier
secuencia de entrada es posible encontrar algn estado inicial tal que la
secuencia de salida sea la misma. Esta relacin es denotada por M = M*.
EJEMPLOS
Mquina completamente especificada
A travs de una lnea serie va
llegando bits, se desea realizar
una mquina que indique la
llegada de la secuencia
1 -> 0 -> 1.
REDUCCIN DE AUTOMATAS
Autmatas completamente especificados
Una vez construido un modelo:
Es posible reducir el nmero de estados?
REDUCCIN DE AUTMATAS
Ejemplo: Reconocedor de cadenas 101
x
...111011011
Rec.(101)
...001001000
0/0
I: x={0,1}
O: y={0,1} donde
0
cadena
no reconocida
NADA
1/0
1/0
0/0
10
0/0
1 cadena reconocida
Estados:
1/0
0/0
NADA
nada reconocido
subcadena 1 reconocida
10
subcadena 10 reconocida
101
1/1
101
REDUCCIN DE AUTMATAS
NADA
1
10
101
0
NADA
10
NADA
NADA
1
1
1
101
1
y
0
0
1
0
NADA
1
10
1
1
1
NADA
0/0
y
0
0
1
1/0
NADA
1/0
0/0
10
0/0
1/1
REDUCCIN DE AUTMATAS
Autmatas incompletamente especificados
Ejemplo: Detector de coches en sentido contrario
Especificar un sistema que permita detectar vehculos que circulan en
direccin contraria por una autova. Dicho sistema tendr dos entradas e1
y e2 que sern las seales de dos clulas fotoelctricas situadas a una
distancia menor que que la longitud del vehculo y la separacin entre
vehculos.
e2
e1
q1
q2
q3
q4
q5
q6
q7
REDUCCIN DE AUTMATAS
q1
q2
q3
q4
q5
q6
q7
00
q1
q1
q1
01
q5
q4
q4
q5
-
11
q3
q3
q6
q6
-
10
q2
q2
q7
q7
S
1
1
1
1
0
0
0
REDUCCIN DE AUTMATAS
q1
q2
q3
q4
q5
q6
q7
00
q1
q1
q1
01
q5
q4
q4
q5
-
11
q3
q3
q6
q6
-
10
q2
q2
q7
q7
S
1
1
1
1
0
0
0
Compatibles
Incompatibles
q1
Cuando los estados son incompatibles, ya que existe
combinaciones de entrada para las que el valor de las
seales de salida es diferente, se identifica con un
blanco ( ).
q2
q3
q4
q5
q6
q7
REDUCCIN DE AUTMATAS
q1
C1 C2
q1 x
q2 x x
q3
x
q4
x
q5
q6
q7
q2
q3
q4
q5
q6
q7
6
5
4
3
2
1
C3
x
x
x
(q6 q7)
(q6 q7) (q5 q6) (q5 q7) (q5 q6 q7)
(q5 q6 q7)
(q5 q6 q7) (q3 q4)
(q5 q6 q7) (q3 q4) (q2 q4) (q2 q3) (q5 q6 q7) (q2 q3 q4)
(q5 q6 q7) (q2 q3 q4) (q1 q2)
REDUCCIN DE AUTMATAS
q1 C1 (sistema en reposo)
q2,q3,q4 C2 (coche en sentido permitido)
q5,q6,q7 C3 (coche en sentido contrario)
C1
C2
C3
00
C1
C1
C1
01
C3
C2
C3
11
C2
C3
10
C2
C2
C3
01,11,10
C3/0
S
1
1
0
00,11
00
01
C1/1
01,11,10
10
00
C2/1
Mealy
Q0
e1/1
Q1
Moore
Q0/0
e1
Q1/1
Moore
Q1
Q0
Q1/1
e2
Q2/2
Q0/0
e2/2
Q1
e1
Q2
e1/1
e1/1
Q1
Q3
Q2
Q3/?
e2/2
e2/2
Q2
e1/1
Q3
Q4
e3/3
Q2
e2/2
Moore
Q1/0
e1
Q31/1
e3
Q4/3
Q2/0
e2
Q32/2
e3
a
n
i
u
q
m
a ??
n
u y?
e
t al
r
ie Me
v
n n
o
c ee
e
s or
o o
m
M
o
1/S1=0
CLK.S0
CLK
CLK.S0
0/S0=1
1/S1=1
Sum. 3 bits
CLK
Reg. 3 bits
0/0
CLK
1/1
CLK
2/2
CLK
CLK
7/7
3/3
CLK
CLK
6/6
CLK
5/5
CLK
2/S2=0
4/4
CLK.S1
CLK.S1
2/S2=1
Cont = 8?
FIN
R:=R*2
Cont:=Cont+1
1
R < Y?
Sin:=1;
S:=S << 1;
R:=R - Y
Sin:=0;
S:=S << 1;
Sea
X=3 e Y=4
Cont
Sin
----
0011
0100
----
----
----
000
0011
0100
0011
----
0000
sigma
0
Cont<>4
001
0110
1
R>=Y
0010
0001
entonces
3
Cont<>4
010
0100
S = X / Y = 3 / 4 = 0,75
R>=Y
0000
0011
3
Cont<>4
011
0000
1
R<Y
0
0110
2
Cont<>4
100
0000
1
R<Y
0
1100
2
Cont=4
X/Y =
3/4 =
0011 /
0100
1100
= 0,1100
= 0,75
q1
q0
Z1/-
Z1/1
q2
Z2/3
qf
q2/2
Z2
Z1
con:
Z2
Z1 = 1 si Cont = 8
= 0 en otro caso
q10/0
Z2 = 1 si R < Y
= 0 en otro caso
q13/3
q12/2
Z1
Z1
Z1
qf/-
Modelo Moore
y1
y0
= q0
y1
y0
= q1
y1
y0
= q2
y1
y0
= q3
= 1 . y1
= z1 . y1
= z2 . y1
= z2 . y1
.
.
.
.
y0
y0
y0
y0
0
1
0
1
01
10
01
11
01
10
01
11
01
11
01
11
y1+y0+ = Qj+
01
11
01
11
Q0
Q1
Q2
Q3
y1+ = yo
y0+ = z1 + y1 y0 + y1
y0+
y1
y0
y1+
2
z2
Reg.
Reg.
00
01
10
z1 . y1 . y0
00
00
10
01
z2 . y1 . y0
00
01
00
00
z2 . y1 . y0
00
00
10
00
y1
00
00
01
01
y1 . y0
10
00
00
00
z1
00
00
00
10
y0
z1
z2
y1
y0
1
1
1
y0+
y1+
Reg.
Reg.
Zi
Qm
Zi
Qn
con
Qi
Qm, Qn
Zi
i, j
: estado actual
: estados siguientes
: i-esima entrada al autmata
: salidas
q0
q1
q1
z1
z1
q2
q3
q2
z2
z2
3
2
q1
q1
q3
q3
con
t = true
= no accin
Zs
dir
dir
11
--
01
--
0001
01
10
11
0010
0000
10
01
01
1000
0100
11
--
11
--
0000
lgica
comb.
Reg.
codificaciones utilizadas:
salida
C:
01
10
11
z1
z2
t
0001
0010
0100
1000
0000
0
1
2
3
--
no importa