ADC SIMULINK

PERIFERICOS

El reloj de perifricos de alta velocidad (HSPCLK) controla la temporizacin

interna del mdulo ADC. El ADC saca la velocidad de reloj de operaciones
de la velocidad de HSPCLK en varias etapas prescaler. Para obtener mas
informacion sobre la configuracin de los escalers, consultar Parmetros
Configuracin de ADC para Adquisicin ancho de ventana". Puede configurar
los siguientes parmetros para el reloj de ADC pre-escaler:
Prescaler reloj ADC (ADCCLK)
La opcin para seleccionar el divisor de CLK ADC para los procesadores
c2802x, c2803x, c2806x.
Frecuencia de reloj ADC en MHz
La frecuencia de reloj de ADC. Este es un campo de slo lectura y el valor de
este campo se basa en el valor que seleccione en pre-escalador de reloj
ADC (ADC CLK).
ADC superposicin de la muestra y la conversin
(ADCNONOVERLAP)
La opcin para activar o desactivar la superposicin de la muestra y la
conversin.
ADC reloj prescaler (ADCLKPS)
La velocidad HSPCLK es dividida por este valor de 4 bits como primera
etapa en derivacin de la velocidad de reloj central de la ADC. El valor por
defecto es 3.
ADC ncleo prescaler reloj (CPS)
Despus de dividir la velocidad HSPCLK por el valor seleccionado del preescalador de reloj ADC (ADCLKPS), estableciendo el parmetro reloj preescaler ADC (ADCLKPS) a 1, el valor por defecto, divide el resultado por 2.

ADC Module clock (ADCCLK = HSPCLK/ADCLKPS*2)/(CPS+1)) in MHz

Indica la velocidad de operacion del modulo ADC.
Toma de ventanas pre-escalador (ACQ_PS)
Este valor no altera directamente la velocidad de reloj de ncleo de la ADC.
Sirve para determinar el ancho del perodo de muestreo o adquisicin.
Cuanto ms alto sea el valor, mayor es el periodo de muestreo. El valor
predeterminado es 4.
Adquisicin tamao de la ventana ((ACQ_PS + 1) / ADCCLK) en
micro segundos / canal
Determina por cuanto tiempo dura la toma de muestras. El ancho del pulso
de la secuencia de inicio de conversin (SOC) es ADTRL1 [11:8] + 1

veces el periodo ADCLK.

ADC correccin de desplazamiento (OFFSET_TRIM: -256 a 255)
El ADC 280x admite la correccin de desplazamiento a travs de un valor de
9 bits que se suma o resta antes de que los resultados estn disponibles en
los registros de resultados de ADC. La sincronizacin para resultados no se
ve afectada. El valor por defecto es 0.

Usar la referencia externa 2.048v

De manera predeterminada, una banda prohibida de voltaje generada
internamente suministra la lgica ACD. Sin embargo, dependiendo de los
requisitos de aplicacin, puede activar la referencia externa por lo que la
lgica ADC utiliza una referencia de voltaje externo en su lugar. Seleccione
la casilla de verificacin para utilizar una referencia de tensin externa
2.048V.
Modo continuo
Cuando el ADC genera una seal de fin de conversin (EOC), genera una
interrupcin ADCINT#. Si el indicador de interrupcin anterior ha sido
reconocido o no.

BLOQUE

El bloque ADC configura el ADC para realizar analgico-digital de conversin

de seales conectadas a los pines de entrada del ADC seleccionados. Las
salidas de los bloques digitales ADC valores que representan la seal de
entrada analgica y almacena los valores convertidos en el registro de

resultado de su procesador de seal digital. Se utiliza este bloque para

capturar y digitalizar las seales analgicas procedentes de fuentes
externas, como generadores de seales, generadores de frecuencia, o
dispositivos de audio. Con la C28x3x, puede configurar el ADC para utilizar
el mdulo de DMA del procesador para mover datos directamente a la
memoria sin utilizar la CPU. Esto libera a la CPU para realizar otras tareas y
aumenta la capaci general del sistema

OUT
La salida del ADC es un vector de valores uint16. Los valores de salida estn
en el rango de 0 a 4095 debido a que el ADC es un convertidor de 12 bits.
modos
El bloque ADC ADC soporta la operacin en los modos duales y en cascada.
En el modo dual, ya sea mdulo de A o B mdulo se pueden usar para el
bloque de ADC, y dos bloques de ADC se les permite en el modelo. En el
modo en cascada, tanto el mdulo A y el mdulo B se utilizan para un solo
bloque ADC.

Mdulo
Especifica qu mdulo DSP a utilizar:

A - Muestra los canales de ADC en el mdulo A (ADCINA0 hasta ADCINA7).

B - Muestra los canales de ADC en el mdulo B (ADCINB0 hasta ADCINB7).
A y B - Muestra los canales ADC, tanto en los mdulos A y B (ADCINA0 hasta
ADCINA7 y ADCINB0 hasta ADCINB7).
El modo de conversin
Tipo de muestreo a utilizar para las seales:
Las muestras secuenciales - los canales seleccionados de forma
secuencial.Las muestras simultneas - los canales correspondientes de los
mdulos A y B al mismo tiempo.
Comienzo de la transformacin
Tipo de seal que activa las conversiones para comenzar:
Software - Seal desde el software. Los valores de conversin se actualizan
en cada tiempo de muestreo.
ePWMxA / ePWMxB / ePWMxA_ePWMxB - Inicio de la conversin es
controlada por eventos PWM definidos por el usuario.
XINT2_ADCSOC - Inicio de la conversin es controlada por el pasador de
seal externa XINT2_ADCSOC.
Las opciones disponibles en el comienzo de la transformacin dependen de
la configuracin del mdulo. La siguiente tabla resume las opciones
disponibles. Para cada conjunto de opciones de inicio de la conversin, el
valor predeterminado se da primero.

Tiempo de muestra
Tiempo en segundos entre series consecutivas de muestras que se
convierten para el canal ADC seleccionado (s). Esta es la velocidad a la que
los valores se leen de los registros de resultados. Para ejecutar este bloque
de forma asncrona, establezca Tiempo de la muestra a -1, compruebe el
Post interrumpir al final de la caja de conversin, y se refieren a asncrona
de planificacin para una discusin de la colocacin de bloques y otros
ajustes.

Para establecer diferentes tiempos de muestreo para diferentes grupos de

canales ADC, debe agregar bloques ADC separadas para su modelo y
ajustar los tiempos de muestra deseados para cada bloque.

Tipo de datos
Fecha de tipo de los datos de salida. tipos de datos vlidos son automtico,
doble, individual, INT8, uint8, Int16, Int16, Int32, o uint32.
Mensaje de interrupcin al final de la conversin
Seleccione esta casilla de verificacin para enviar una interrupcin
asncrona al final de cada conversin. La interrupcin se registr al final de
la conversin. Para ejecutar este bloque de forma asncrona, establezca
Tiempo de la muestra a -1, y se refieren a asncrona de planificacin para
una discusin de la colocacin de bloques y otros ajustes.

Nmero de conversiones
Nmero de canales ADC a utilizar para las conversiones de analgico a
digital.

La conversin no.
canal ADC especfica para asociar con cada nmero de la conversin.

En el modo de sobremuestreo, una seal en un canal ADC dado se puede

muestrear mltiples veces durante una sola secuencia de conversin. Para
sobremuestreo, especifique el mismo canal para ms de una conversin.
muestras convertidas salen como un solo vector.

El uso de mltiples puertos de salida

Si se utiliza ms de un canal ADC para la conversin, puede utilizar los
puertos independientes para cada salida y mostrar los puertos de salida de
la cuadra. Si utiliza ms de un canal y no utiliza varios puertos de salida, los
datos se procesan en un solo vector.