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MASTER EEA

GMEE106 ELECTRONIQUE ANALOGIQUE

Boucle Verrouillage de Phase

Version 10/10/2011 11:36


FREDERIC MARTINEZ
INSTITUT DELECTRONIQUE DU SUD
UNIVERSITE MONTPELLIER II
Frederic.Martinez@univ-montp2.fr

1 Boucle verrouillage
de phase
1.1 Introduction
Les boucles verrouillage de phase sont des systmes boucls dans lesquels la grandeur asservie est la phase du signal alternatif. Les applications sont nombreuses, parmi lesquelles on
trouve :

Dmodulation cohrente damplitude (AM)

Dmodulation de frquence (FM)

Multiplication de frquence

Synthtiseurs de frquence

Dtection FSK

Dtection Doppler

Filtre slectif ou suiveur

Asservissement de vitesse

1.2 Prsentation du systme


La PLL est un systme asservi ; on va donc pouvoir dfinir tous les paramtres classiques
dun systme asservi linaire, savoir la stabilit, la prcision, ou encore les techniques
doptimisation des performances de la boucle. Dans un premier temps on va dfinir la notion
de phase instantane dun signal, puisque cest cette grandeur qui est asservie.
Un signal sinusodal est dfini par lquation :

v t =V sin t

(1.1)

On dfinit la phase instantane, t , et la pulsation instantane (t) suivant la relation :

t =

d t
dt

(1.2)

Un signal frquence fixe f0 scrit sous la forme :

v t =V sin 2f0 t+0

(1.3)

Soient deux tensions v1 et v2 par :

v 1 t =V1 sin 1 t
v 2 t =V2 sin 2 t

(1.4)

On dfinit le dphasage de v2(t) par rapport v1(t) la diffrence des phases instantanes :

t =2 t -1 t
La quantit est gnralement une valeur modulo 2.

(1.5)

Dans le cas o v1 et v2 sont des fonctions frquence constante f0, on obtient que :

t = 2f0 t+2 - 2f0 t+1 =2 -1


=2 -1

(1.6)

Dans ce cas, nest plus une fonction du temps ; on retrouve le dphasage classique entre
deux fonctions de mme frquence.
Dans le cas o les signaux nont pas la mme frquence, le dphasage scrira :

t = 2f2 t+2 - 2f1t+1 =2 f2 -f1 t+2 -1

(1.7)

Le dphasage nest plus constant et varie linairement en fonction du temps.


Dans le cas o les signaux ne sont pas sinusodaux (signal carr par exemple), on ne peut
pas parler de dphasage mais plutt de dcalage dans le temps (retard). On continue toutefois parler de dphasage, sous entendu le dphasage du premier harmonique de chaque
signal.
Le but de la PLL est donc dasservir la phase dun signal de sortie vS(t) la phase dun signal dentre ve(t). Cest donc tout naturellement quon retrouve dans la PLL un comparateur de phase. Le comparateur de phase fournit une tension proportionnelle :

v s t =VSsin S t
v e t =VEsin E t

(1.8)

t =S t - E t
Le but de la PLL, comme dans le cas de nombreux asservissements, est davoir =0 pour
une consigne donne, c'est--dire que la grandeur de sortie soit gale la grandeur dentre ;
dans le cas de la PLL, le but est davoir en sortie un signal dont la phase instantane soit
gale la phase instantane du signal en entre.
Il faut donc gnrer le signal de sortie partir de cette tension derreur proportionnelle
On utilisera pour cela un oscillateur command en tension (VCO). Autrement dit, la
frquence instantane du signal de sortie est proportionnelle la tension dentre du VCO.
Un dernier lment est indispensable la PLL : un filtre passe bas, appel galement filtre
de boucle. Si on sintresse la ralisation technologique dun comparateur de phase, on
montre quon a besoin dun filtre passe bas pour obtenir effectivement une tension proportionnelle la diffrence de phase. On peut donc considrer pour cette raison que le filtre
passe bas fait partie intgrante du comparateur de phase. Cependant, lintroduction dun
filtre passe bas dans la boucle va forcement influer sur sa dynamique. On peut mme jouer
sur les paramtres de ce filtre de faon ajuster les performances de la boucle, c'est--dire se
servir du filtre comme un correcteur dans les asservissements classiques. Cest ce point de
vue qui mne parler de filtre de boucle . Ce filtre peut tre passif (rsistances et condensateurs) ou actif (AOP), permettant ainsi dapporter un gain supplmentaire dans la
chane directe.
Le schma gnral fonctionnel dune PLL est donn par la figure 1.1.

v E t =VE sin E t
Comparateur
de
Phase

Filtre
De
Boucle

Oscillateur
Command
En tension

v S t =VS sin S t
Figure 1.1 : Schma gnral d'une PLL

1.3 Modlisation de la PLL Analogique


Le but de cette partie est de modliser le fonctionnement dune PLL simple, avec des lments modliss de faon simple sous PSPICE. Les simulations permettront de mieux comprendre les modles analytiques (et leurs approximations) classiquement utiliss pour les
PLL.

1.3.1

Oscillateur command en tension

Loscillateur command en tension (Voltage Controled Oscillator VCO) est un systme


fournissant un signal priodique dont la frquence est dfinie par la caractristique de la
figure 1.2. Il est donc caractris par une frquence centrale f0, une frquence maximum fmax
et une frquence minimum fmin. Le VCO peut fonctionner sur de grandes plages de frquence.

fs
u0

Oscillateur
Command
En tension

v S t =VSsin S t

fmax
f0

Pente
fmin K
VCO (Hz/V)
0

u0

Figure 1.2 : Caractristiques du VCO

Le VCO dfini ici doit osciller la frquence f0 quand on applique en entre 0 V. On peut
donc modliser le VCO par :

fs t =f0 +K VCO u 0 t

s t =2 fs t dt

v S t =VSsin S t

(1.9)

La figure 1.3 propose un macromodle PSPICE dun VCO, qui reprsente sous forme de
schma bloc le modle (1.9).

Figure 1.3 : Modle simulation du VCO sous PSPICE.

1.3.2

Comparateur de phase

Une solution technologique pour raliser un comparateur de phase consiste utiliser un


multiplieur analogique. Un multiplieur analogique est reprsent schmatiquement sur la
figure 1.4. La tension de sortie est donne par la relation :

U(t)=K.v e (t).v s (t)

(1.10)
U(t)

v E (t)

v S (t)
Figure 1.4 : Multiplieur analogique 4 quadrants.

La tension de sortie sexprime simplement par :

v e t =VEsin 0 t
v s t =VSsin 0 t-
=e -s

(1.11)

U(t)=K VE VSsin( 0 t).sin 0 t-


=

K VE VS
K VE VS
coscos 2 0 t-
2
2

Le filtre passe bas sert donc a liminer le terme haute frquence (20), de faon ne garder
que le terme constant :

U0 t =

KVE VS
cos
2

(1.12)

La figure 1.5 reprsente la relation (1.12). On constate que ce comparateur de phase fournira
une tension nulle si les signaux sont dphass de /2. En fonctionnement normal (on dit

que la PLL est verrouille) et que le signal dentre est la frquence centrale du VCO, les
signaux dentre et de sortie seront dphass de /2.
1.5

u0 (x K VEVS/2)

1.0

0.5

0.0

-0.5

-1.0

-1.5
-1.5

-1.0

-0.5

0.0

0.5

1.0

1.5

esx rad)
Figure 1.5 : Caractristique du comparateur de phase constitu par un multiplieur analogique et un filtre passe bas.

1.3.3

Etude qualitative de la boucle

On ralise le systme donn par la figure 1.6. On considre pour linstant que le filtre est
dimensionn de faon liminer la frquence 2fe en sortie du multiplieur analogique. Le filtre
est donc considr comme un passe bas idal.

v e t =VEsin E t
X

Filtre passe bas

u0(t)

Oscillateur
Command
En tension

v s t =VSsin S t
Figure 1.6 : Schma structurel de la PLL.

On suppose que le signal dentre est un signal la frquence f0, frquence centrale du VCO.
On considre que la boucle est verrouille (ou accroche ), ce qui implique que la
frquence instantane du signal de sortie est gal la frquence instantane du signal
dentre :

e t =2f0 t
1 d
e t =f0
2 dt
1 d
fs =
s t =f0
2 dt
fe =

(1.13)

Pour avoir une frquence f0 est sortie du VCO, on doit avoir forcement une tension nulle en
entre. La seule faon davoir une tension nulle en entre du VCO (c'est--dire en sortie du
filtre) est davoir les signaux ve(t) et vs(t) dphass de /2. Pour des raisons de stabilit
(qui seront expliques plus tard) la boucle se verrouille sur -/2. Au final, pour un signal
dentre la frquence f0, on obtient un signal de sortie la frquence f0 et un dphasage de
-/2 :

e t =2f0 t s t =2f0 t+

(1.14)

On dfinit comme point de repos des diffrentes grandeurs intervenant dans une PLL
lensemble des valeurs de ces grandeurs pour une frquence du signal f0. Autour de ce
point de fonctionnement, on dfinit les variations des grandeurs :

e t =2f0 t+e t
fe t =f0 +fe t

s t =2f0 t+ +s t
2
fs t =f0 +fs t

(1.15)

Le point de fonctionnement de la tension dentre du VCO u0 est 0 V puisque on a 0V en


entre du VCO quand la boucle fonctionne sur la frquence f0.
Si on augmente la frquence du signal dentre et que la boucle reste verrouille, la frquence
du signal de sortie sera gale celle de lentre. Cela signifie que la tension dentre du VCO
sera lgrement plus grande que 0 V ; ce qui sous entend que le dphasage entre ve(t) et
vs(t) sera lgrement plus petit (en valeur absolue) que /2.
Prenons par exemple une PLL avec un VCO dfini par f0=250 kHz et KVCO=50 kHz/V. Les
signaux dentre sont sinusodaux damplitude 1 et le multiplieur fourni une tension gale au
produit des tensions dentre (gain 1).
En utilisant les notations (1.15), on peut crire que :

u 0 =0

fe =0 fs =0
=0
s

(1.16)

Si on applique en entre un signal la frquence 255 kHz, on obtiendra un signal en sortie


255 kHz. Cette frquence en sortie est obtenue pour une tension dentre du VCO gale
u0=0.1 V. Cette tension est fournie par lensemble multiplieur + filtre passe bas, ce qui
donne1 :

e s = 0.43 , on choisit le signe pour des raisons de stabilit.


8

1
u 0 = cos e -s =0.1
2

-
e s =-0.43

(1.17)

En utilisant les notations (1.15), on obtient :

u 0 =0.1 V

fe =5 kHz fs =5 kHz
=0.07
s

(1.18)

Si on regarde la caractristique du comparateur de phase, la tension maximale qui peut tre


dlivr par le filtre (c'est--dire en entre du VCO) est 0.5 V, ce qui correspond une frquence maximum thorique de 275 kHz. Si la frquence du signal dentre dpasse cette frquence maximum, la boucle se dverrouille (dcrochage), et la frquence du signal dentre
nest plus gale la frquence du signal de sortie.
La figure 1.7 prsente le modle de simulation sous PSPICE servant de support
lexplication qualitative qui va suivre. Le premier marqueur sur le gnrateur V5 est not
Ue(t) sur la figure 1.8. Cette tension est donc proportionnelle la frquence du signal
dentre ; cest le mme VCO utilis en tant que gnrateur qui est dans la PLL.

Figure 1.7 : Modle PSPICE de simulation de PLL.

1.4
1.2
1.0

U0(t)
Ue(t)

Tensions (V)

0.8
0.6
0.4
0.2
0.0
-0.2
-0.4
0

500

1000

1500

2000

2500

3000

3500

4000

Temps (s)
Figure 1.8 : Rponse de la PLL une rampe de frquence mettant en vidence les phnomnes de poursuite et de capture.

Entre 230s et 300s, la boucle fonction sur son point de repos, c'est--dire la frquence centrale du VCO. La figure 1.9 prsente cette zone de faon plus dtaille.
0 .0 5

0 .0 4
U 0 (t)

T e n s io n s (V )

0 .0 3

U e (t)

0 .0 2

0 .0 1

0 .0 0

-0 .0 1

-0 .0 2
220

240

260

280

300

320

340

360

T e m p s ( s)
Figure 1.9 : Rponse de la PLL et mise en vidence de loscillation 2fe mal filtr par le filtre passe bas.

On observe une oscillation la frquence 2f0 en sortie du filtre quand le signal dentre est
la frquence f0. Le filtre nlimine pas totalement la composante 2f0, car il nest pas idal.
Pour mmoire, le signal entrant dans le filtre est :

U(t)=sin( 0 t).sin 0 t-
2

= cos - - cos 2 0 t-
2
2
2 2

(1.19)

=- cos 4f0 t-
2
2

Le filtre passe bas a pour fonction de transfert :

F(p)=

1
p
1+
210 103

(1.20)

A la frquence 2f0, la fonction de transfert harmonique donne :

F j4250103 =0.0004 - j0.0200


F j4250103 =0.02

(1.21)

Le signal en sortie du filtre sera donc une sinusode de frquence 2 f0 et damplitude crtecrte de 0.02 V ; ce qui correspond au rsultat de simulation prsent sur la figure 1.9.

10

La figure 1.10 prsente la sortie du VCO compare lentre de la boucle quand celle-ci est
verrouille sur f0, c'est--dire entre 50s et 100s. On observe bien ici le dphasage de /2
entre lentre et la sortie quand la boucle est verrouille sur sa frquence centrale.
1.5

1.0

Tensions (V)

0.5

0.0

-0.5

-1.0

-1.5
50

Vs(t)
Ve(t)
55

60

65

70

75

80

85

Temps (s)
Figure 1.10 : tension d'entre et de sortie de la PLL verrouille sur f0 mettant en vidence le dphase de -/2 entre la sortie et l'entre.

La figure 1.11 prsente le phnomne de maintient (ou de verrouillage), suivit par le phnomne de dcrochage (ou dverrouillage). La frquence de sortie, dont la tension dentre est
limage, suit la frquence du signal dentre jusqu la frquence maximum dfini plus
tt dans ce paragraphe. Vu que la tension de sortie de lensemble multiplieur+filtre ne peut
excder 0.5 V, la boucle dcroche quand il faudrait justement une tension plus grande
que 0.5 V pour que la frquence de sortie reste verrouille sur la frquence dentre.
Quand la boucle est dverrouille, la tension dentre du VCO est autour de 0V, la frquence de sortie est proche de f0. On trouve donc en sortie du multiplieur une fonction sinusodale avec les harmoniques fe+f0 et fe-f0. Tant que ces signaux ne sont pas dans la bande
passante du filtre, la tension en sortie du filtre sera autour de 0V. Quand lune ou lautre des
composantes est dans la bande passante du filtre, la PLL se verrouille et le fonctionnement
verrouill prcdent reprend. Vu que la bande passante du filtre est 10 kHz et que la
frquence centrale est 250 kHz, la frquence o la PLL se re-verrouille (appel frquence de
capture) est proche de 260 kHz, ce qui correspond une tension dentre du VCO de 0.2 V.
Ce rsultat approximatif est confirm par la simulation, on constate que la frquence de
capture correspond environ une tension dentre du VCO de 0.2 V.

11

0 .8

0 .6
U 0 (t)

T e n s io n s (V )

U e (t)
0 .4

0 .2

0 .0

-0 .2
200

400

600

800

1000

1200

T e m p s ( s)
Figure 1.11 : Rponse de la PLL une rampe de frquence mettant en vidence les phnomnes de poursuite et de dverrouillage.
1 .2

1 .0

0 .8

U 0 (t)

T e n s io n s (V )

U e (t)
0 .6

0 .4

0 .2

0 .0

-0 .2

-0 .4
1500

2000

2500

3000

3500

T e m p s ( s)
Figure 1.12 : Rponse de la PLL une rampe de frquence mettant en vidence le phnomne de capture

12

4000

On reprsente sur un mme graphe le phnomne de maintient et de capture, en traant U0


en fonction de Ue. Ce graphe est donn par la figure 1.13, et permet de dfinir fL et fC. Le
comportement de la boucle est symtrique par rapport f0 ; on dfinit donc une plage maintient, gale 2 fL et une plage de capture gale 2 fC.
0.6
fL
0.4

fC

U0 (V)

0.2

0.0

-0.2

-0.4

-0.6
-1.0

-0.5

0.0

Ue (V)

0.5

1.0

Figure 1.13 : Mise en vidence des plages de maintient et de capture.

Dans le cas o on utilise un multiplieur analogique, la frquence fL est lie au comparateur


de phase, puisquil ne peut dlivrer quune tension jusqu' 0.5V. Le phnomne de capture
est li au filtre passe bas : plus sa bande passante est faible, plus la plage de capture sera
petite. Dun autre cot, une petite bande passante va permettre dliminer mieux les oscillations 2fe quand la boucle est verrouille. On a donc un compromis faire entre plage de
capture et oscillations indsirables lentre du VCO (elles induisent un bruit de phase ou
jitter sur la frquence en sortie). A titre dexemple, la figure 1.14 compare le comportement
de la boucle pour un filtre du 1er ordre avec c=210 103 rd/s et c=2103 rd/s. On voit
bien que le filtre joue peu sur la plage de maintient, mais joue un rle essentiel sur la plage
de capture. Une tude quantitative va montrer que le filtre joue un rle pour la plage de
maintient, mais quil faut une modlisation plus avance pour pouvoir lexpliquer.

13

0.6
fL
0.4
fC

U0 (V)

0.2

0.0

-0.2
Filtre 10 kHz
Filtre 5 kHz

-0.4

-0.6
-1.0

-0.5

0.0

Ue (V)

0.5

1.0

Figure 1.14 : Influence du filtre sur la PLL : La plage de maintient est inchange alors que la plage de capture est rduite.

1.3.4

Modlisation linaire de la boucle

Si on sintresse aux fluctuations dj voques au paragraphe prcdent, et quon considre


que le filtre limine totalement les oscillations parasites 2fe, on peut modliser le systme
de faon simple, dans le cas ou la boucle est verrouille.
Le VCO dlivre un signal dont la frquence est donne par la relation :

fs =f0 +K VCO u0 t

(1.22)

Le point de fonctionnement (ou de repos) de u0(t) est 0, et le point de fonctionnement de fs


est f0. Dans ces conditions, on peut donc crire que :

fs t =K VCOu 0 t

(1.23)

Si la frquence du signal dentre est fe(t), la phase instantane du signal dentre est donn
par :

1 de t
=fe t
2 dt

(1.24)

Vu que fe(t)=f0+fe(t), on obtient la relation :

1 de t
=fe t
2 dt
De la mme faon, en posant que fs(t)=f0+fs(t), on a la relation :

14

(1.25)

1 ds t
=fs t
2 dt

(1.26)

Le comparateur de phase, dans lhypothse que le filtre passe bas est idal, fournit une tension proportionnelle au cosinus de la diffrence de phase :

1
u 0 = cos e t -s t
2

(1.27)

Les fluctuations de phases autour des points de fonctionnement sont dfinies par :

e t =2f0 t+e t
(1.28)

s t =2f0 t+ +s t
2
En linarisant autour du point de fonctionnement, on obtient :

1
u 0 t = sin e t -s t =K e t -s t
2

(1.29)

Le coefficient K, en V/rd, est le coefficient du comparateur de phase, et vaut pour le


comparateur multiplieur analogique+Filtre passe bas. La tension u0(t) obtenue ici est obtenue en considrant que le filtre est idal, c'est--dire quil ne modifie pas les signaux passant
au travers de sa bande passante. En ralit, le filtre est un circuit linaire caractris par une
fonction de transfert F(p). Dans le cas o le filtre est ralis par un circuit R-C, on crira, en
utilisant la transforme de Laplace, que la tension u0(t) se modlise suivant :

u 0 p =K F p e p -s p =K

1
e p -s p
1+RCp

(1.30)

Lensemble des quations (1.30), (1.23), (1.26), (1.25) se reprsentent sous la forme du
schma bloc linaire donne par la figure 1.15. En dplaant les blocs 2/p derrire le bloc
soustracteur, on obtient le schma bloc classique de la PLL, prsent sur la figure 1.16.

fe(p)

2 e(p) +
p

F(p)

u(p)

KVCO

fs(p)

s(p)
2
p

Eq. (1.25)
Eq. (1.30)

Eq. (1.23)
Eq. (1.26)

Figure 1.15 : Schma bloc du modle de la PLL, linarise autour du point de repos quand la boucle est verrouille.

15

fe(p)

+
-

2
p

F(p)

u(p)

KVCO

fs(p)

e(p)-s(p)
Figure 1.16 : Schma bloc quivalent du modle de la PLL, linarise autour du point de repos quand la boucle est verrouille.

La fonction de transfert en boucle ferme fs(p)/fe(p) scrit sous la forme :

F p
p
=
F p
fe p
1+2K K VCO
p
fs p

2K K VCO

(1.31)

Dans le but de valider ce modle, on se propose de raliser comparaison entre le modle


(1.31) et une simulation de rfrence ralise sous PSPICE, en utilisant le modle non linaire dcrit par la figure 1.7. Dans cet exemple, le VCO a pour frquence centrale f0=250
kHz et une dviation en frquence gale KVCO=50 kHz/V. Le multiplieur analogique ralise
simplement lopration s=x.y (gain 1). Les signaux sinusodaux ont pour amplitude 1. Le
coefficient Kest donc gal . Le filtre est caractris par la fonction de transfert
F(p)=1/(1+p). La fonction de transfert en boucle ferme est donc :

1
2K K VCO
p 1+p
=
=
1
p
fe p 1+2K K
2K K VCO + +p 2

VCO
p 1+p

fs p

2K K VCO

0 = 2K K VCO

fs p
0 2
= 2
avec
1
1
2
fe p 0 +2m 0 p+p
m=
2
2K
K VCO

(1.32)

La comparaison entre simulation non linaire et le modle linaire (1.31) est donne
par le figure 1.17 pour un chelon de frquence autour de la frquence centrale f0. La tension
dentre du VCO jouant le rle de GBF est chelon de tension damplitude 0.1 V. On remarque le trs bon accord entre le modle linaire et le modle SPICE. Les oscillation 2fe,
mal filtres par le filtre sont bien sur non modlises par le modle linaire puisquon a considr que le filtre passe bas est idal (cf. (1.27)). La figure 1.18 prsente le mme type simulation, mais pour une amplitude de lchelon plus leve. On constate alors que le modle
linaire nest plus aussi performant que dans le cas prcdent. Ce comportement est d la
forte amplitude du dphasage e(t)-s(t) ; on ne peut plus linariser dans ce cas la fonction sinus. On peut nanmoins considrer que le modle linaire constitue une bonne approximation du fonctionnement de la PLL.

16

0.16
0.14
0.12

Tensions (V)

0.10
0.08
0.06
0.04
u0(t) modle linaire
ue(t)
u0(t)Modle SPICE

0.02
0.00
-0.02
0.00020

0.00025

0.00030

0.00035

0.00040

0.00045

0.00050

Temps (s)
Figure 1.17 : Rponse de la PLL pour un chelon de frquence de 0.1 x 50 KHZ.

0.5

0.4

Tensions (V)

0.3

0.2

0.1
u0(t) modle linaire
ue(t)
u0(t)Modle SPICE

0.0

-0.1
0.00020

0.00025

0.00030

0.00035

0.00040

0.00045

0.00050

Temps (s)
Figure 1.18 : Rponse de la PLL pour un chelon de frquence de 0.3 x 50 KHZ.

La tension de sortie du multiplieur ne peut pas dpasser 0.5 V (cf. quation(1.27). Ceci impose une frquence maximum limite o la PLL va dcrocher. Ce comportement est reprsent sur la figure 1.11. On appellera cette frquence maximum la frquence maximum quasi
statique (note fmaxQS)., car elle est atteinte en augmentant la frquence du signal dentre
par de petits sauts, le rgime transitoire tant donc ngligeable. Ce type de variation de la

17

frquence dentre est le cas le plus favorable pour la PLL car on peut ainsi atteindre la
frquence maximum fmaxQS ; cette frquence maximum quasi statique est uniquement lie la
nature du comparateur de phase (multiplieur + filtre passe bas) qui ne peut dlivrer plus
que 0.5V dans notre cas. Cette tension maximum donne pour notre exemple fmaxQS =
250kHz+0.5x50kHz=275 kHz.
Cependant, on observe, dans le cas de la figure 1.18, que la rponse indicielle prsente un
fort dpassement lors du rgime transitoire. Il est donc probable que, pour un chelon de
frquence proche de 25 kHz, la PLL dcroche car la frquence maximum sera atteinte pendant le rgime transitoire.
La figure 1.19 prsente une illustration ce phnomne. Pour des chelons de tension ue(t) de
0.3 et 0.4 V( correspondant des sauts de frquence de 250 kHz 265 kHz et de 250 kHz
270 kHz), on observe que la PLL se verrouille sur la consigne, avec un rgime transitoire
prsentant un dpassement (qui nexcde pas 0.5 V) ; ces rponses indicielles ne sont pas
linaires. Pour un chelon de tension ue(t) de 0.45 V (correspondant un saut de frquence
de 250 kHz 272.5 kHz) la PLL dcroche cause du dpassement pendant le rgime transitoire.

0.5
0.4

Tensions (V)

0.3
0.2
0.1
0.0
-0.1

ue(t)
u0(t) pour ue=0.3 V
u0(t) pour ue=0.4 V
u0(t) pour ue=0.45 V

-0.2
0.00020

0.00025

0.00030

0.00035

0.00040

0.00045

0.00050

Temps (s)
Figure 1.19 : Rponse de la PLL des chelons de frquence.

Pour lchelon de 0.4 V, la rponse nest pas correctement modlise par le modle linaire
dvelopp prcdemment. En effet, la linarisation effectue dans lquation (1.29) nest plus
valable car e-s est grand de faon obtenir une tension u0 grande (0.4 V en valeur finale).
Il est donc difficile destimer la plage de maintient partir du dpassement calcul grce au
modle linaire ; la frquence maximum obtenue par le modle linaire sera plus petite que
la frquence maximum relle.
On peut toutefois construire un modle non linaire de la PLL en conservant le terme sinus
dans lquation (1.29). On obtient au final le schma bloc donn par la figure 1.20. La figure

18

1.21 prsente une illustration du comportement non linaire de la boucle quand on


sapproche de la frquence maximum de la plage de maintient.

u(p)
fe(p)

+
-

2
p

sin

F(p)

KVCO

fs(p)

e(p)-s(p)

Figure 1.20 : Schma bloc quivalent du modle non linaire de la PLL, autour du point de repos quand la boucle est verrouille
0 .6

0 .5

T e n s io n s (V )

0 .4

0 .3

0 .2
u 0 (t) M o d le S P IC E

0 .1

u 0 (t) M o d le n o n lin a ire (sin )


u 0 (t) M o d le lin a ire

0 .0

u e (t)

-0 .1
0 .0 0 0 2 0

0 .0 0 0 2 5

0 .0 0 0 3 0

0 .0 0 0 3 5

0 .0 0 0 4 0

0 .0 0 0 4 5

0 .0 0 0 5 0

T e m p s (s )
Figure 1.21 : Rponse un chelon de frquence et comparaison avec le modle non linaire.

On voit clairement que la rponse transitoire du modle linaire dpasse les 0.5 V, ce qui
devrait conduire un dcrochage. Grce au comportement non linaire, on natteint pas ce
maximum et la boucle reste accroche. Il est difficile destimer analytiquement le dpassement dans le cadre du modle non linaire, la solution la plus simple consistera utiliser une
estimation numrique.
Dans le cas o le filtre est rgl de faon ne pas avoir de dpassement, la frquence maximum de la plage de maintient sera donne par la tension maximum en sortie du filtre, c'est-dire 0.5 V dans notre exemple. Si on utilise un filtre du premier ordre, cela revient augmenter la frquence de coupure (une bande passante plus grande de la boucle ouverte conduira un systme boucl avec un dpassement plus faible). On aura donc une augmentation de loscillation la frquence 2fe, augmentant de ce fait le bruit de phase (jitter).

19

1.4 Modlisation de la PLL numrique CMOS 4046


Les PLL numriques, ou plus prcisment ralises base dlectronique numrique, sont
largement utiliss. La PLL intgre CD4046 est sans nul doute la plus connue. Dans cette
partie, on va proposer une modlisation de ce composant, permettant ainsi de mieux comprendre comment dimensionner les diffrents lments extrieurs ncessaires la mise en
uvre du CD4046. Ce circuit est ralis en technologie CMOS. Il est aliment entre les tensions VSS et VDD, correspondant aux niveaux logiques 0 et 1 . Dans toute cette partie,
le circuit est aliment entre VSS=0V et VDD=15V.

Figure 1.22 : Schma fonctionnel de la PLL intgre CD4046 (Fairchild Semiconductor)

1.4.1

VCO CMOS

Le VCO dlivre un signal carr de rapport cyclique entre les tensions VSS et VDD, soit ici
entre 0 et 15 V. La frquence instantane est proportionnelle une tension dentre u0(t), et
la frquence centrale est obtenue pour une tension u0 gale (VSS+VDD)/2=7.5 V. La documentation spcifie deux modes de fonctionnement, avec ou sans offset. La figure 1.23 reprend la description constructeur. Dans le cas du mode sans offset, le facteur KVCO est gal
f0/7.5. Cela mne forcement des valeurs leves de KVCO si f0 est grand ce qui peut induire
des problmes de stabilit de la boucle. Le rglage appropri des rsistances externes R1 et

20

R2 ainsi que du condensateur C1 permet de rgler le VCO en utilisant les abaques de la


documentation constructeur.

Figure 1.23 : Extrait de la documentation constructeur relatif au rglage du VCO.

On peut modliser un tel VCO sous PSPICE sur la base du VCO analogique dfini sur la
figure 1.3. En multipliant par 1000 la tension sinusodale damplitude 1 et en mettant un
bloc limiteur de tension entre 0 et 15 V, on obtient un VCO gnrant un signal carr de
rapport cyclique .

Figure 1.24 : Modle PSPICE d'un VCO CMOS.

21

1.4.2

Comparateur de phase base de OU Exclusif

Le comparateur de phase peut tre ralis par une porte logique OU Exclusif (XOR) suivie
dun filtre passe jouant le rle de filtre moyenneur. Le comportement dun XOR pour des
signaux logiques carrs de rapport cyclique est donn par la figure 1.25.
Ve
0
0
1
1

Vs
0
1
0
1

u
0
1
1
0

ve(t)
vs(t)

ve(t)
=1
u(t)

vs(t)

Figure 1.25 : OU Exclusif utilis en comparateur de phase.

Les signaux de mme frquence (priode T) tant dcals de t, on dfinit la diffrence de


phase (cf. 1.2) par :

t
=
2 T

(1.33)

Dans ces conditions, la tension de sortie du filtre passe bas est limage du dphasage
comme reprsent sur la figure 1.26.
u0

VDD

VDD
2

Figure 1.26 : Caractristique du comparateur de phase ralis avec un XOR et un filtre passe bas.

On remarque que le filtre passe bas doit liminer un signal de frquence double de la frquence dentre (ou de sortie si la PLL est verrouille). Les critres de dimensionnement du
filtre sont donc les mmes que pour un comparateur de phase analogique. Le schma gnral
de la PLL CMOS XOR est donn par la figure 1.27.

22

ve(t), frquence fe
Filtre passe bas

XOR

u0(t)

Oscillateur
Command
En tension

vs(t), frquence fs

Figure 1.27 : Schma structurel de la PLL OU Exclusif.

Dans le cas o le signal dentre est la frquence f0, le VCO gnre un signal la frquence
f0, donc le u0=(VSS+VDD)/2=7.5 V. Le point de fonctionnement est donc dfini par ces valeurs ; les variations autour du point de fonctionnement sont donnes par :

e t =2f0 t+e t
fe t =f0 +fe t

s t =2f0 t- +s t
2
fs t =f0 +fs t
u0 t =

(1.34)

VSS +VDD
+u 0 t
2

Le dphasage entre lentre et la sortie est ncessairement /2 de faon avoir


(VSS+VDD)/2=7.5 V en entre du VCO quand la PLL fonctionne sur son point de repos.
Elle se verrouille sur +/2 pour des raisons de stabilit. Vu que la tension maximum en
sortie du filtre ne peut excder VDD, la frquence maximum de maintient quasi statique est
donne par la relation :

fmaxQS =f0 +K VCO VDD

(1.35)

Dune manire gnrale, on a le mme comportement que pour la PLL analogique. Le modle linaire est identique (seul la valeur de coefficients diffre). La figure 1.28 prsente le
modle linaire, et la fonction de transfert est donne par :

1
fs p
p 1+p
2VDD K VCO
=
=
1
p
fe p 1+2K K
2VDD K VCO + +p 2

VCO
p 1+p

2K K VCO

0 = 2VDD K VCO
fs p

0 2
= 2
avec
1
1
2
fe p 0 +2m 0 p+p
m=
2
2V
DD K VCO

23

(1.36)

fe(p)

2
p

+
-

VDD

F(p)

u(p)

KVCO

fs(p)

e(p)-s(p)
Figure 1.28 : Modle linaire de la PLL XOR

La figure 1.30 prsente le modle de simulation PSPICE. Le comparateur XOR est ralis
base fonctions logiques lmentaire de SPICE.

Figure 1.29 : Modle PSPICE de la PLL avec un comparateur de phase XOR.

1 0 .0

9 .5

T e n s io n s (V )

9 .0

8 .5

8 .0
u 0 (t) M o d le S P IC E
u e (t)

7 .5

u 0 (t) M o d le lin a ire


7 .0
0 .2 6

0 .2 8

0 .3 0

0 .3 2

0 .3 4

0 .3 6

0 .3 8

0 .4 0

0 .4 2

0 .4 4

T e m p s (m s )
Figure 1.30 : Rponse un chelon de frquence de la PLL XOR.

La figure 1.31 est donne la plage de maintient et de capture pour la PLL XOR. On retrouve
un comportement analogue la PLL analogique multiplieur.

24

16.00V

12.00V

8.00V

4.65V
0.221ms

0.400ms
V(SUM23:IN2)

0.800ms

1.200ms

1.600ms

2.000ms

2.372ms

V(V10:+)
Time

Figure 1.31 : Rponse de la PLL XOR une rampe en frquence, pour un filtre du 1er ordre avec fc=10kHz et fc=30kHz.

On observe que le filtre a la mme influence sur la plage de capture que pour une PLL analogique. De la mme faon que pour la PLL analogique, la plage de maintient peut tre infrieure la frquence maximum quasi statique cause dun ventuel dpassement pendant le
rgime transitoire.

1.4.3

Mise en uvre de la PLL intgre 4046 (XOR)

1.4.4

Comparateur de phase squentiel

Le comparateur de phase II dans le circuit CD4046 est un comparateur Phase/Frquence.


En effet, ce comparateur, qui est un systme logique squentiel, est capable de donner une
information sur la diffrence de phase quand les signaux ont mme frquence, mais il est
galement capable de comparer les frquences des signaux quand ceux-ci nont pas la mme
frquence. Le fonctionnement est bas sur la dtection des fronts montants. La figure 1.32
illustre le fonctionnement de ce comparateur. Si le signal ve a une frquence suprieure la
frquence de vs, la sortie est au niveau logique 1 . Dans le cas inverse, la sortie sera au
niveau logique 0 .
Quand les signaux ont mme frquence, la sortie est au niveau logique 1 entre les fronts
montants de ve et vs, si le front montant de ve est rencontr en premier. Dans le cas contraire, la sortie sera au niveau logique 0 . Entre les instants dfinis prcdemment, la
sortie est dans un tat haute impdance.
ve(t)
vs(t)

u(t)

1
HZ

Figure 1.32 : Fonctionnement du comparateur de phase II.

25

Une structure simplifie dun tel circuit squentiel est donne par la figure 1.33. Ltage de
sortie est compos de 2 transistors MOS qui permettent de fixer ltat de la sortie aux niveaux logiques 0 , 1 ou HZ (haute impdance).
VDD
ve
FlipFlop
Clear
&

vs

Clear
FlipFlop

VSS
Figure 1.33 : Structure interne simplifie du comparateur de phase II.

La fonction de transfert du comparateur de phase ne peut tre dtermine sans inclure le


circuit (filtre) connect sur la sortie. Considrons dans un premier temps le circuit de la figure 1.34. Quand T1 ou T2 est ferm, la capacit se charge ou se dcharge courant constant (i=VDD/2R). Dans ltat haute impdance, la tension aux bornes de la capacit reste
constante car il ny a pas de courant dans la capacit (AOP idal).
VDD
ve

T1

FlipFlop
R

Clear

R
-

&

VDD/2
vs

Clear
0V

FlipFlop
T2

VSS

Figure 1.34 : Comparateur de phase II avec circuit RC.

Lallure de u0(t) est donne par la figure 1.35.

26

0V

u0

ve(t)
vs(t)

Pente
VDD/2RC

u0(t)

Figure 1.35 : Fonctionnement du Comparateur de phase II avec circuit RC.

La tension u0(t), est dfinie par morceau, il donc difficile de modliser de faon simple le
systme. On peut toutefois faire approximer u0(t) sa valeur moyenne, qui est lentement
variable dans le temps (lent compar la frquence du signal dentr).
La modlisation de la valeur moyenne de u0(t) donne :

u0 p

VDD
4RCp

(1.37)

Si on insre ce modle dans le modle linaire classique, on obtient le schma bloc donn par
la figure 1.36. Ce systme est instable car sa marche de phase est 0 (en thorie le systme
est oscillant, mais en pratique, il diverge).

fe(p)

+
-

2
p

VDD
4RCp

u(p)

KVCO

fs(p)

e(p)-s(p)
Figure 1.36 : Modle linaire de la PLL avec Comparateur de phase II et filtre RC. Ce systme nest pas stable car la marge de phase est
0.

27

VDD
ve

T1

R2

FlipFlop
Clear

R1

R
-

&

VDD/2
vs

u0

VDD/2

Clear
0V

FlipFlop

0V

T2

VSS

Figure 1.37 : Modle linaire de la PLL avec Comparateur de phase II et filtre R1R2C.

On utilisera donc le circuit donn par la figure 1.37. Quand le comparateur de phase est en
tat haute impdance, la tension aux bornes de la capacit se maintient, comme dans le cas
prcdent. Si T1 est ferm, on a la charge de la capacit courant constant, mais la tension
en sortie subit un offset d la tension aux bornes de R2 qui apparat quand le courant
constant la traverse. Ce fonctionnement est dcrit sur la figure 1.38.

ve(t)
vs(t)
Pente
VDD/2R1C

u0(t)

Offset
VDD R2/2R1
Figure 1.38 : Fonctionnement du Comparateur de phase II avec circuit R1R2C.

La modlisation de la valeur moyenne de u0(t) donne :

u0 p

VDD
1+R 2Cp
4R 1Cp

28

(1.38)

En pratique, on nutilisera pas de montage AOP. On utilisera un simple circuit R1R2C


passif. Si la PLL fonctionne autour de sa frquence f0, les quations dveloppes prcdemment restent valables.
Un exemple de modle PSPICE de la PLL avec un comparateur de phase de type II est
prsent sur la figure 1.39. La courbe de rponse un chelon de frquence est prsente sur
la figure 1.40.

Figure 1.39 : Modle PSPICE de la PLL avec un comparateur de phase II.

16
14

Tensions (V)

12
10
8
6
4
2
0
50x10-6

u0(t)
ue(t)
100x10-6

150x10-6

200x10-6

250x10-6

Temps (s)
Figure 1.40 : Rponse de la PLL (CPII) un chelon de frquence

Quand la PLL est verrouill, le VCO reoit de petites impulsions positives ou ngatives (par
rapport au point de fonctionnement) de faon ce que la phase du signal de sortie reste
asservie celle du signal dentre.
Le dphasage entre lentre et la sortie est toujours 0 ; la frquence maximum est donc limite par le VCO. En dautres termes, la plage de maintient est gale la plage de capture
avec le comparateur de phase squentiel. Ce comparateur de phase est largement utilis car
il permet dobtenir une PLL prsentant les meilleures proprits.

29

30

2 Exercices dapplication
2.1 Boucle Verrouillage de phase
2.1.1

Etude du comparateur de phase

Comparateur multiplieur 4 quadrants

Soit un multiplieur de fonction s=xy/10 (s tant la sortie, x et y les entres). On applique


en x un signal vx(t)=X sin (2f t) et en y un signal vy(t)=Y sin (2f t + ).
1.

Calculer s(t)

2.

En respectant quelle condition ce multiplieur peut il tre utilis en comparateur de


phase S=f() ?

3.

En respectant la condition de la question prcdente, tracer la courbe S1= pour


<<.

4.

Tracer la courbe S2= f() si vx est un signal rectangulaire damplitude X, de rapport cyclique et de frquence f puis la courbe S3= f() si les deux tensions sont
rectangulaires.

5.

Calculer le gain en V/rad du comparateur pour de petites variations autour de S=0


pour les 3 cas.

Comparateur numrique OU Exclusif

Soit deux signaux logiques rectangulaires de mme frquence et dcals de .

Tracer la courbe S4= f() en respectant les mmes conditions qu la question 2.

Tracer la courbe S5= f() dans le cas ou lun des signaux est de frquence multiple
de lautre. Conclure.

Que se passe-t- il si les deux signaux ne sont pas de rapport cyclique ?

2.1.2

Boucle verrouillage de phase

On ralise le montage suivant :

v E t =VEsin E t
X

Filtre

v S t =VSsin S t
Le VCO est caractris par la caractristique suivante :

31

Oscillateur
Command
En tension

fs

250 kHz
-5

5 u0

Le multiplieur utilis pour fonction z=xy/10, le VCO est ralis par un gnrateur BF
command en frquence par une tension externe v (frquence centrale : 250 kHz, amplitude
de sortie 10 V crte, dviation : 50 kHz/V).

Fonctionnement petit signaux

6.

Dterminer les valeurs des diffrents blocs du schma reprsentant le fonctionnement aux petites variations, fe et fs tant les petites variations de fe et fs autour du
point de fonctionnement f0=250 kHz.

On utilise un filtre de la forme G/(1+p) et on suppose le systme verrouill. La plage de


verrouillage (ou de maintien) est dfinie partir des frquences fmin et fmax pour lesquelles la
boucle se dverrouille lorsque la frquence du gnrateur matre scarte trs lgrement de
la frquence centrale. On pose f=(fmax-fmin)/2.
7.

Justifier le rle du filtre.

8.

Proposer une valeur minimale pour la constante de temps du filtre (pour G=1) en
argumentant ce choix.

9.

Exprimer f en fonction du gain du filtre G (G1).

10. On prend =10 s.


11. Calculer le gain G1 du filtre qui correspond une rponse indicielle la plus rapide
possible sans dpassement.
On prend HF p =0.02

1
comme fonction de transfert du filtre.
1+10 10-6 p

12. Calculer alors la plage de verrouillage.


13. Pour fe=251 kHz, calculer le dphasage rel entre fs et fe.
14. Calculer londulation rsiduelle sur la commande du VCO pour fe=250 kHz.
15. On veut accrotre la rapidit du systme sans augmenter londulation rsiduelle,
quel type de correcteur peut convenir ?
16. On insre un correcteur C p =K

1
. Dterminer K et t pour obtenir une r1+p

ponse indicielle la plus rapide possible en respectant une marge de phase de 45 et


la condition de la question prcdente.

2.2 Dmodulation FSK


On dsire raliser un dmodulateur FSK (Frequency Shift Keying) lmentaire avec une
PLL. La modulation FSK est un cas particulier de la modulation de frquence utilise pour
la transmission de signaux numriques. La modulation FSK est utilise dans les modems
moyen dbit comme celui du Minitel (standard V23). Le 0 correspond un signal sinu-

32

sodal la frquence 2200 Hz et le 1 correspond un signal sinusodal la frquence


1200 Hz. La figure 2.1 prsente un exemple de message numrique transmettre et le signal
modul FSK correspondant.
0

2200 H z

1200 H z

2200 H z

1200 H z

2200 H z

Figure 2.1 : Exemple de modulation FSK

On utilise une PLL base de multiplieur analogique. Le multiplieur gnre une tension
s=x.y (gain 1). Le VCO gnre un signal sinusodal d'amplitude 1 V. Le signal FSK a galement une amplitude de 1 V.
1.

Rappeler la structure gnrale dune PLL analogique.

2.

Expliquer pourquoi lensemble multiplieur + filtre passe bas constitue un comparateur de phase.

La frquence centrale du VCO est rgle de sur la frquence moyenne du signal


f0=(1200+2200)/2=1700 Hz. On rgle la dviation de frquence KVCO=1 kHz/V.
3.

Dans le cas o le filtre est de la forme 1/(1+p), dfinir puis calculer la frquence
maximale et minimale quasi statique pour laquelle la PLL reste accroche.

4.

En utilisant les notations usuelles (du cours) des variations des grandeurs intervenant dans la PLL (fe, fs, etc), tablir le schma bloc du modle linaire de la
PLL autour de son point de fonctionnent.

5.

En dduire la fonction de transfert

6.

Exprimer puis calculer le gain statique, la pulsation propre et lamortissement. On


prendra =8 ms, f0=1700Hz, KVCO=1 kHz/V. Que va-t-il se passer si on envoie le
signal FSK prcdent dans la PLL rgle de cette faon ? Justifier votre rponse.

7.

Proposer un rglage pour que la boucle ne se dverrouille pas quand on applique le


signal FSK.

fs p
.
fe p

33

2.3 Synthse de frquence


On sintresse un synthtiseur de frquence dont la structure est la suivante :

1.

Etablir lexpression de la frquence de sortie fs de ce synthtiseur en fonction de la


frquence fx de loscillateur quartz et des rapports de division M et N.

2.

On appelle pas P de la synthse la plus petite augmentation possible de frquence en sortie. Quelle est lexpression littrale du pas de ce synthtiseur ?

3.

On dsire synthtiser la porteuse dun metteur FM dans la bande de 88 108


MHz avec un pas de 50 kHz. Proposer des valeurs pour fx , M et N.

4.

Pour le milieu de bande, quelle est la frquence en sortie du comparateur de phase


en supposant quil sagisse dun OU exclusif. En dduire un ordre de grandeur de la
frquence de coupure du filtre passe-bas.

5.

Si on admet pour simplifier que le filtre passe-bas est du premier ordre, donner un
ordre de grandeur du temps que met le synthtiseur pour changer de canal. Que
peut-on dire de ce temps si on diminue encore le pas de la synthse ?

34