Vous êtes sur la page 1sur 7

Wielokanaowy

P R O J E K T Y
generator sygnaw programowalnych

Wielokanaowy generator
sygnaw programowalnych,
cz 1
AVT-456

Zasilacz, oscyloskop, generator


oto podstawowe wyposaenie
warsztatu elektronika. Tym
razem prezentujemy interesujcy
projekt programowanego
generatora. Dziki zastosowaniu
procesora sygnaowego autorzy
uzyskali dobre parametry
uytkowe.
Rekomendacje:
ten projekt naley do grupy
takich urzdze, ktre kady
elektronik chce mie. I w tym
przypadku owa ch jest mocno
uzasadniona funkcjonalnoci
przyrzdu. A dodatkowo dochodzi
przyjemno wykonania ukadu
na nowoczesnym ukadzie
procesorze DSP.

PODSTAWOWE PARAMETRY
Dwie pytki drukowane:
ADC 118 x 69 mm
DSP 118 x 69 mm
Zasilanie sieciowe
6 niezalenych wyj (wsplna jest czstotliwo
podstawowa wszystkich przebiegw)
Maksymalna czstotliwo wyjciowa 1 kHz
(1000 prbek na okres)
Generacja przebiegu o programowanym ksztacie
Sterowanie generatora z poziomu aplikacji na PC
Interfejs RS232C do komputera PC (DB9)

10

Konstruowanie urzdze elektronicznych zawsze skada si z kilku


etapw. Poprzez ide, zaoenia, realizacj schematu i wzorw pytek
drukowanych, buduje si prototyp.
Niezalenie od funkcji penionych
przez urzdzenie konieczne jest zbadanie, czy wynik pracy konstruktora jest zgodny z wczeniej przyjtymi zaoeniami. Gdy urzdzenie nie
spenia przyjtych wymogw, wprowadzane s do projektu poprawki.
Dopiero po testach i prbach zakoczonych sukcesem, urzdzenie moe
tra do seryjnej produkcji. Naley
doda, e na kocu etapu produkcyjnego gotowy wyrb jest rwnie
testowany. Filtr, wzmacniacz czy
element regulacji posiadaj cechy,
ktre mona pozna na podstawie
odpowiedzi ukadu na zadany sygna. Na przykad wzmacniacz charakteryzuje si okrelonym pasmem
przenoszenia, wzmocnieniem, przesuniciem fazy, znieksztaceniami,
szumem. Na podstawie odpowiedzi
ukadu sterowania moemy okreli
np. rodzaj regulatora lub nawet wyznaczy jego transmitancj. Do podczenia sygnau na wejcie badanego obiektu niezbdny jest generator
sygnau wzorcowego. W niniejszym
artykule, zostanie przedstawiony
generator przebiegw programowal-

nych o bardzo maych znieksztaceniach.

Informacje podstawowe

Schemat blokowy prezentowanego


generatora jest pokazany na rys. 1.
Generator ma 6 wyj. Przebiegi na
kadym z nich mog by deniowane odrbnie i s pod tym wzgldem
od siebie niezalene. Wsplna dla
wszystkich szeciu wyj jest tylko
czstotliwo podstawowa.
Przy pracy nad prezentowanym generatorem przyjto w zaoeniach, e maksymalna generowana czstotliwo powinna wynosi
1 kHz przy 1000 prbek na okres.
Gwny nacisk zosta pooony na
poziom znieksztace sygnau, co
zostao w peni zrealizowane. Dla
1 kHz i 1000 prbek/okres poziom
znieksztace S/N (sygna/szum) dla
sygnau sinusoidalnego wynis zaledwie 67 dB (0,04%), co zostao
przedstawione na rys. 2. Dostpne
s jednak znacznie wysze czstotliwoci przy mniejszej liczbie prbek
na okres, sigajce dla sygnau sinusoidalnego nawet kilkunastu kHz.
Jak wida ze schematu blokowego, generator skada si z aplikacji
na komputer PC oraz urzdzenia,
ktrego sercem jest procesor sygnaowy ADSP-2181 rmy Analog De-

Elektronika Praktyczna 6/2005

Wielokanaowy generator sygnaw programowalnych

Rys. 1. Schemat blokowy szeciokanaowego generatora funkcyjnego zbudowanego w oparciu o procesor ADSP2181

Rys. 2. Wykres przedstawiajcy stosunek sygna-szum w dB w funkcji czstotliwoci, dla rnej liczby prbek

vices wsppracujcy z przetwornikiem cyfrowo-analogowym MAX547.


Do komunikacji pomidzy czci
sprztow i aplikacj zosta wykorzystany popularny interfejs RS232.

Procesor sygnaowy ADSP-2181

Obszar zastosowa szesnastobitowego procesora ADSP-2181 rmy


Analog Devices to gwnie cyfrowe
przetwarzanie sygnaw (np. ltry
cyfrowe, analiza Fouriera). Trudno ten typ procesora opisa w kilku zdaniach, jednak na prno
szuka w jego strukturze elementw charakterystycznych dla mikrokontrolerw tzn. komparatorw,
pamici EPROM lub Flash, przetwornikw A/C itp. Nie posiada
on nawet standardowego interfejsu
UART. W prezentowanym projekcie
jest on emulowany za pomoc ag:
wejciowej i wyjciowej. Ma on za
to inne waciwoci, niedostpne w mikrokontrolerach. Naley do
nich bardzo dua moc obliczeniowa, ktra w przypadku ADSP-2181
wynosi 40 MIPS (milionw instrukcji na sekund) przy czstotliwoci kwarcu 20 MHz. Naturalnie
wszystkie instrukcje realizowane s
w jednym cyklu zegarowym. Program wykonywany jest z wewntrznej pamici RAM, do ktrej jest
on adowany z zewntrznej pamici staej po sygnale reset. Pami

Elektronika Praktyczna 6/2005

RAM ma pojemno 80 kB i w stosunku do mikrokontrolerw, dla


ktrych 1 kB to ju zawrotna wielko, jest ogromna. Podzielona jest
ona na czci po 16 kilosw dla
programu i dla danych, przy czym
dane maj dugo 16 bitw, a instrukcje kodowane s na 24 bitach.
Procesory DSP posiadaj jednostk wspomagajc operacje mnoenia i jest to tzw. MAC (Multiply
ACcumulate module). Pomimo, e
ADSP-2181 jest szesnastobitowy, to
rezultat mnoenia zapisywany jest
w rejestrze czterdziestobitowym. Kolejn cech omawianego ukadu jest
moliwo wykonywania niektrych
instrukcji rwnolegle. Pami zewntrzna i przestrze I/O maj oddzielne sygnay sterujce. Moliwe
jest zaadresowanie 2048 urzdze
zewntrznych i 4 MB zewntrznej
pamici RAM lub ROM. Omawiany
procesor wyposaony jest rwnie
w port DMA, dziki ktremu urzdzenia zewntrzne maj dostp do
wewntrznej pamici RAM, ktr
mog modykowa.

Przetwornik cyfrowo-analogowy
MAX547

Schemat blokowy przetwornika pokazany jest na rys. 3. Ukad


MAX547 jest omiokanaowym przetwornikiem C/A o rozdzielczoci 13-bitw z rwnolegym interfejsem.

Podstawowe dane dotyczce ukadu


MAX547:
8 kompletnych 13-bitowych przetwornikw C/A;
8 przetwornikw C/A w jednym
ukadzie scalonym;
Nie wymaga zewntrznej regulacji;
Buforowane wyjcia napiciowe;
Kalibrowana liniowo przetwarzania;
Gwarantowana monotoniczno
do 13 bitw;
Napicie zasilania 5 V;
Unipolarne lub bipolarne wyjcia
o wydajnoci napiciowej 4,5 V;
Szybko ustalania si wartoci
na wyjciu 5 s z dokadnoci
1/2 LSB;
Podwjnie buforowane wejcia
cyfrowe;
Asynchroniczne buforowanie zatrzaskw wejciowych oraz zatrzaskw par przetwornikw C/A;
Asynchroniczne zerowanie wej
przetwornikw C/A do wartoci
masy analogowej;
Automatyczne zerowanie wej
przetwornikw C/A do wartoci
masy analogowej po zasileniu
ukadu;
Kompatybilno z mikroprocesorami oraz ukadami w technologii
TTL/CMOS.
Przetwornik ten cechuje podwjnie buforowany interfejs logiczny
z 13-bitow rwnoleg magistral danych. Kady przetwornik C/A posiada zatrzask wejciowy oraz zatrzask
przetwornika. Dane z zatrzasku przetwornika C/A ustawiaj napicie na
wyjciu przetwornika. Osiem zatrzaskw wejciowych jest adresowanych
przez trzy linie adresowe. Dane s
adowane do zatrzaskw wejciowych
pojedyncz instrukcj zapisu. Informacje z zatrzaskw wejciowych do
zatrzaskw przetwornikw s przesyane asynchronicznie, za pomoc
sygnaw na wejciach LDx, stanem
aktywnym niskim. Ukad ma cztery
wejcia LDx, kade kontroluje dwa
przetworniki C/A, a wszystkie zatrzaski przetwornikw mona adowa
jednoczenie przez zwarcie wszystkich wej LDx. Zerowanie wyj
wszystkich omiu przetwornikw
do wartoci masy analogowej odbywa si asynchronicznie za pomoc
wymuszenia stanu niskiego na wejciu CLR. Sygna CLR ustawia take warto 1000 hex na zatrzaskach
wejciowych. Po zasileniu ukadu,
uruchamiana jest procedura, o funkcji identycznej jak dziaanie sygnau
CLR. Przedstawiony przetwornik ma

11

Wielokanaowy generator sygnaw programowalnych

Rys. 3. Schemat funkcjonalny ukadu MAX547

bardzo mae glitche, co jest jego


bardzo istotn zalet, gdy wpywa
na zmniejszenie znieksztace przetwarzanego sygnau. Glitch jest to
nic innego jak szpilka, przewanie
o znacznej amplitudzie, pojawiajca
si w sygnale wyjciowym. Powstaje ona wskutek przeczania kluczy
tranzystorowych, zawartych w strukturze ukadu, w momencie przetwarzania wartoci binarnej sygnau na
jego reprezentacj analogow. Szpilka taka osiga najwiksz warto
gdy wszystkie bity kodu binarnego zmieniaj swoj warto, np.
0111111111111 > 1000000000000.
W takim przypadku nastpuje przeczenie wszystkich kluczy tranzystorowych. Kady tranzystor zamyka i otwiera si z rn prdkoci, dlatego w stanie porednim

12

warto kodu jest nieustalona (przypadkowa), ktra nastpnie jest konwertowana na warto analogow.

Aplikacja sterujca

Moliwoci generatora najlepiej


jest przedstawi opisujc waciwoci i funkcje aplikacji sterujcej
urzdzeniem. Na rys. 4 przedstawione jest okno gwne programu z aktywn zakadk General. Parametry
sygnau jakie mona na niej ustawi
to: czstotliwo podstawowa, liczba
prbek na okres i faza sygnau. Dodatkowo w zakadce General ustala
si parametry funkcji sweep, czyli
krokowej zmiany czstotliwoci. Pola
typu checkbox w grupie Active outputs su do wybrania kanaw,
ktrych prbki maj zosta przesane do pamici procesora DSP. W po-

lu wykresu w zakadce General


wywietlane s przebiegi wszystkich
aktywnych kanaw. Naley pamita, e czstotliwo podstawowa
oraz liczba prbek na okres jest
wsplna dla wszystkich kanaw.
Wykres ma dodatkowe funkcje, ktre s dostpne w podrcznym menu
po klikniciu prawym przyciskiem
myszki na jego polu. S to midzy
innymi analiza FFT oraz moliwo
powikszenia lub pomniejszenia wykresu. Dziki analizie FFT mona
obejrze amplitud, faz, cz rzeczywist lub urojon poszczeglnych
skadowych sygnau. Dostpnych
jest pi rodzajw okien: prostoktne, trjktne, Hanninga, Hamminga
oraz Blackmana. Rozdzielczo analizy FFT mona zmienia w zakresie
od 128 do 32768 punktw. Dowolny

Elektronika Praktyczna 6/2005

Wielokanaowy generator sygnaw programowalnych

Rys. 4. Okno gwne aplikacji z aktywn zakadk General

fragment wykresu mona rwnie


powikszy przy uyciu myszki zaznaczajc prostokt nad interesujcym nas obszarem z gry w d. Zaznaczenie prostokta od dou w gr
powoduje pomniejszenie wykresu.
Kolejne zakadki su do deniowania parametrw poszczeglnych przebiegw. Kada przeznaczona jest dla odpowiedniego kanau.
Ich zawarto jest taka sama, dlatego zostanie przedstawiona tylko
jedna z nich Output 1.
Przebieg mona zdeniowa na
trzy sposoby:
okrelajc wartoci amplitud i faz
poszczeglnych harmonicznych
(rys. 5),
podajc amplitud stanu wysokiego i niskiego oraz czas ich
trwania, a take czas narastania
i opadania zboczy (rys. 6),

podajc formu matematyczn.


Dodatkowo dla pierwszych dwch
sposobw mona poda rwnie
skadow sta (offset). Przecznik
Form na rys. 5 i 6 pozwala dokona
wyboru sposobu deniowania przebiegu. Dla uatwienia wprowadzania
formu matematycznych przygotowane zostao narzdzie Equation edit
(rys. 7). Aby przyspieszy prac przy
wprowadzaniu takich samych ustawie dla kilku kanaw, wprowadzono moliwo szybkiego kopiowania
zakadek. Wystarczy przeczy si
na zakadk w ktrej chcemy wprowadzi zmiany, a nastpnie wybra
kana z listy rozwijanej i przycisn
Copy settings. Ustawienia wybranego kanau zostan skopiowane do
aktualnej zakadki. Aplikacja posiada
rwnie moliwo zapisu do pliku
denicji przebiegw.

Rys. 5. Pole pozwalajce zdefiniowa


waciwoci poszczeglnych harmonicznych sygnau

Rys. 6. Pole pozwalajce zdefiniowa


waciwoci przebiegu prostoktnego
(trjktnego)

Elektronika Praktyczna 6/2005

Rys. 7. Narzdzie suce do definiowania formuy matematycznej


opisujcej przebieg

Po okreleniu waciwoci przebiegw i przesaniu prbek do urzdzenia uaktywniony zostaje Control


panel (rys. 8). Za jego pomoc moliwe jest wczenie bd wyczenie
kadego kanau osobno, jak i rwnie
zmiana czstotliwoci podstawowej.

Opis urzdzenia

Urzdzenie ma budow moduow, tzn. na osobnej pytce znajduje si procesor wraz z niezbdnymi
elementami i na osobnej przetwornik z ukadem zasilania.
Bardzo wanym elementem generatora jest przetwornik C/A
MAX547 rmy MAXIM oznaczony na
schemacie (rys. 9) jako U8. Zasilany
jest on napiciami symetrycznymi
5 V, ktrych dostarcza ukad stabilizacji napicia zoony z prostownika napicia: D2,
D3, D4 i D5, ze
stabilizatorw
U5 i U6 oraz
kondensato rw C19, C20,
C21, C22, C24,
C25, C31, C32.
Zworka JP4 suy do rozdzielenia masy analogowej AGND
i GND podczas
procesu auto
routingu i przy
normalnej generatora pracy
musi by zwar- Rys. 8. Control
t a . D i o d a D 7 panel

13

Wielokanaowy generator sygnaw programowalnych

Rys. 9. Schemat ideowy moduu z przetwornikiem C/A

14

Elektronika Praktyczna 6/2005

Wielokanaowy generator sygnaw programowalnych


jest zastosowana zgodnie z zaleceniami noty katalogowej producenta. Jest
to dioda Schottkyego (szybka), ktra
zabezpiecza ukad U8. Jest to bardzo
wane, gdy przy zaczaniu napicia na bardzo krtk chwil moe
si pojawi napicie dodatnie na
ujemnej linii zasilania co spowodowaoby z bardzo duym prawdopodobiestwem uszkodzenie przetwornika
SPIS ELEMENTW
pytka przetwornika
Rezystory
R1: 100 V
R2: 2,4 kV
R3...R5: 10 kV
R6: 15 kV
R7: 10 kV
R8, R9: 330 V
R10...R12: RPACK8
R13: 1,2 kV
R14...R19: 750 V
Kondensatory
C1...C6: 10 nF
C7...C18: 100 pF
C19, C20: 220 mF
C2...C29: 100 nF
C30...C32: 10 mF
Pprzewodniki
D1: 1N4148
D2...D5: 1N4001
D6: 1N4181
D7: 1N5817
U1: TL084
U2, U3: LM324
U4: LM336Z2.5(3)
U5: LM7805CT
U6: LM7905CT
U7: LM7809C
U8: MAX547-QFP44
Inne
J1: 2x Terminal Block 3,5 mm 3 pin
JP1: Terminal Block 5 mm 3 pin
JP2...JP4: Goldpin 2x1
JP5: Goldpin 13x2
Tama 26 y
Transformator TS8/10/1
pytka procesora
Rezystory
R1: 10 k
Kondensatory
C1...C4: 1 mF
C5: 4,7 mF
C6...C12: 100 nF
C13, C14: 33 nF
C15: 10 mF
Pprzewodniki
U1: MAX232
U2: ADSP-2181KS-160
U3: 27C512
U4: 4093
Inne
Y1: XTAL 20 MHz
JP1: Goldpin 5x2
JP2: Goldpin 13x2

Elektronika Praktyczna 6/2005

C/A. Ukad rda napicia referencyjnego +2,5 V z moliwoci precyzyjnej regulacji skada si z diod
D1, D6, ukadu U4, potencjometru
wieloobrotowego (helitrim) R7 oraz
rezystorw R1 i R2. Poniewa dla
poprawnej pracy przetwornika U8
konieczne jest napicie referencyjne
o wartoci +4,096 V, dlatego napicie
ze rda referencyjnego podawane
jest na wzmacniacz nieodwracajcy
U1A o wspczynniku wzmocnienia
napiciowego rwnym 1,653 V/V. Rezystory R3, R6, R8, R13 powinny
mie tolerancj 1%..5%, aby za pomoc potencjometru R7 mona byo
nastawi na wyjciu wzmacniacza
U1A napicie +4,096 V, ktre podawane jest wejcie REFGH ukadu U8
oraz na rezystorowy dzielnik napicia R4-R5. Napicie z dzielnika poprzez bufor (wtrnik emiterowy) U1B
podawane jest na nk AGNDGH
przetwornika C/A. Taka konguracja
pozwala uzyska na wyjciach przetwornikw G i H dodatnie unipolarne
napicia, ktre stanow rdo odniesienia dla innych przetwornikw
zawartych w strukturze MAX547. Poniewa przetworniki s pogrupowane
w pary pod wzgldem napi odniesienia i mas, konieczne byo przyporzdkowanie wyjcia G przetwornika
dwm przetwornikom A i B jako rdo odniesienia. Natomiast, wyjcie
H stanowi rdo odniesienia a dla
czterech przetwornikw C, D, E i F.
Wszystkie omawiane sygnay s podawane na U8 poprzez trzy wtrniki
emiterowe U1C, U1D i U2A. Kondensatory C1, C2, C3, C4, C5 i C6 zwieraj do masy ewentualne zakcenia
w postaci wyszych harmonicznych.
Ze wzgldu na znane zjawisko
nagego wzrostu prdu pobieranego
przez ukad CMOS, podczas przeczania tranzystorw zawartych w jego strukturze, zastosowano kondensatory odsprzgajce C26, C27, C28,
C29. Na pytce drukowanej zostay
one umieszczone moliwie blisko
ukadu U8, aby rezystancje cieek
byy jak najmniejsze.
Wszystkie linie sterujce i danych s podcigane do napicia
zasilania +5 V poprzez rezystory
drabinkowe R10, R11, R12.
Na wszystkich wyjciach przetwornika C/A zastosowano dolnoprzepustowe ltry RC o czstotliwoci granicznej ok. 2 MHz. Maj one
za zadanie eliminowanie niepodanych wyszych harmonicznych. Za
kadym ltrem znajduje si wtrnik
emiterowy zbudowany w oparciu

o wzmacniacz operacyjny LM324,


ktry peni rol bufora pomidzy
ltrem RC a wyjciem. Zabezpiecza on rwnie wyjcia przetwornika przed przecieniem. Ukad
LM324 moe osign na wyjciu
prawie cae ujemne napicie zasilania, jednak nie jest moliwe uzyskanie na jego wyjciu dodatniego
poziomu napicia zasilania. Przy
zasilaniu napiciem +5 V mona
osign maksymalne napicie wyjciowe w granicach ok. +3 V. Takie
rozwizanie powodowaoby obcinanie przebiegu wyjciowego, gdy
jego amplituda bya by wiksza ni
3 V. Rozwizaniem byoby zastosowanie wzmacniacza Rail-To-Rail (np.
LM6134), lecz cena i dostpno takich ukadw sprawia, e konieczne byo zastosowanie dodatkowego
stabilizatora U7, ktry zapewnia dodatkowe napicie zasilania +9 V.
Podczas uytkowania naley pamita aby nie obcia wyjcia
generatora prdem wikszym ni
10 mA, gdy do takiej maksymalnej
wartoci prdu producent gwarantuje poprawn prac ukadu LM324.
Zcze JP2 suy do podczenia
ewentualnego wentylatora, zcze
JP3 jest przeznaczone dla diody sygnalizujcej prac urzdzenia.
Na rys. 10 przedstawiony jest
schemat moduu procesorowego, ktry jest przeznaczony do wsppracy
z pytk zawierajc przetwornik C/A.
Jego zadaniem jest komunikowanie si
z komputerem PC, odbir i zapis do
pamici ustawie, prbek oraz wystawianie danych i sygnaw sterujcych
dla przetwornika C/A MAX547.
W skad moduu wschodz:
Procesor ADSP 2181 KS-160,
Pami EPROM 27C512,
Konwerter MAX232,
Bramka NAND z przerzutnikiem
Schmitta 4093.
Poniewa napicie zasilania podawane jest poprzez zcze JP2 z moduu generatora, nie byo koniecznoci
stosowania odrbnego ukadu zasilajcego. W pamici EPROM zapisany
jest program, ktry podczas zaczania
zasilania jest adowany do wewntrznej pamici RAM procesora. Ukad
U1 zapewnia dopasowanie poziomw
napi pomidzy interfejsem RS232C
a napiciami stosowanymi w technologii TTL. Ukad U4A wraz z rezystorem
R1 i kondensatorem C15 zapewniaj odpowiedni sygna resetu podczas
wczania zasilania. Bramka NAND
pracuje w konguracji inwertera. Przy
zaczeniu napicia kondensator C15

15

Wielokanaowy generator sygnaw programowalnych


jest adowany przez rezystor R1. Na
zwartych wejciach U4A napicie zaczyna spada. Poniewa zastosowana
bramka NAND ma wbudowany przerzutnik Schmitta na jej wyjciu nie
wystpuj oscylacje, tylko stan niski.
Stan ten musi by utrzymany przynajmniej przez pi cykli zegarowych
procesora, aby wprowadzi procesor
w stan pocztkowy. Zastosowana dua
pojemno i rezystancja zapewniaj
utrzymanie stanu niskiego kilkakrotnie duej ni jest wymagany. Gdy

16

napicie na kondensatorze wzronie


do odpowiedniej wartoci, bramka
U4A zmienia na swym wyjciu stan
z niskiego na wysoki i procesor rozpoczyna normaln prac. Kondensatory
C6, C7, C8, C9, C10 i C11 s to kondensatory odsprzgajce.
W rozwizaniu modelowym zastosowanie radiatora i wentylatora na
procesor okazao si konieczne, gdy
po kilkunastominutowej pracy procesor znacznie si nagrzewa i nastpowao jego niekontrolowane zerowanie.

Autorzy pragn serdecznie podzikowa Panu dr in. Krzysztofowi


Urbaskiemu za cenne rady i wskazwki podczas realizacji projektu.
Bartosz Jakubski
Jacek Wiszniewski
Projekt zrealizowany w ramach
pracy dyplomowej na Uniwersytecie
Zielonogrskim.
W ofercie AVT s dostpne:
- [AVT-456A] pytka drukowana

Elektronika Praktyczna 6/2005