Przetwornik audio A/C z wyjciem

P R O J ES/PDIF
KTY

Przetwornik audio analogowocyfrowy z wyjciem S/PDIF

AVT-384
Tym razem opisujemy
przetwornik analogowo-cyfrowy
wyposaony w zcze S/PDIF.
Ten artyku stanowi kontynuacj
tematyki rozpocztej
w EP2/2005 opisem audiofilskiego
przetwornika cyfrowo-analogowego.
Teraz jednak pokazujemy, e
mona nie tylko odsuchiwa
dwik cyfrowy, ale rwnie atwo
ten dwik tworzy.
Rekomendacje:
artyku dedykujemy wszystkim
zainteresowanym stworzeniem
wasnego cyfrowego studia
dwikowego. Opisywany ukad
to pierwszy krok na drodze do
tego celu.

PODSTAWOWE PARAMETRY
Pytka o wymiarach 139 x 66 mm
Zasilanie +12 VAC
24 bitowy przetwornik audio sigma delta
Dwa wejcia analogowe (CINCH)
Maksymalna amplituda sygnau wejciowego
8,3 V
Wyjcie cyfrowe S/PDIF
Moliwo wyboru formatu wyjciowego
PCM/DSD
Moliwo wyboru czstotliwoci prbkowania
32...192 kHz

Elektronika Praktyczna 4/2005

Kiedy ponad 20 lat temu pojawiy si pierwsze odtwarzacze pyt

kompaktowych, technika zwizana z
nagrywaniem i odtwarzaniem dwiku w postaci cyfrowej postrzegana
bya jako bardzo zaawansowana i
dostpna tylko dla wtajemniczonych
inynierw dwu potnych firm: Philips i Sony. Z czasem te wszystkie
nowatorskie rozwizania spowszedniay a nawet pojawiy si konstrukcje
zewntrznych przetwornikw cyfrowo analogowych wykonywane przez
amatorw elektronikw pasjonujcych
si technik audio. Oczywicie celem
nadrzdnym tych dziaa bya ch
poprawy jakoci dwiku odtwarzanego z pyty CD.
Dzisiaj wydaje si, e dwik cyfrowy zosta cakowicie opanowany
przez nawet niezbyt zaawansowanych elektronikw. Dziki postpowi
technologii amatorsko budowane s
wspomniane ju przetworniki cyfrowo analogowe o do przyzwoitych
parametrach, ale te nie sposb pomin o wiele bardziej zaawansowanych konstrukcji budowanych przez
amatorw choby synnego ju odtwarzacza plikw muzycznych MP3 Yamppa. Kiedy si jednak zastanowi,
to zdecydowana wikszo tych dziaa odnosi si do konwersji postaci
cyfrowej na posta analogow, czyli
do odtwarzania wczeniej zapisanego
przez kogo dwiku. Zamiana analogowego sygnau na posta cyfrow
bya domen profesjonalnych studiw
nagraniowych, ewentualnie stacji radiowych, lub telewizyjnych.

P r e zentowany
przetwornik
analogowo cyfrowy jest elementem drugiej
drugiej strony cyfrowego
toru audio. Potrafi zamieni stereofoniczny analogowy sygna audio na
standardow posta cyfrow tak, e
moe by potem przesyany na wiksze odlegoci jednym przewodem
koncentrycznym. Transmisja jest w
miar odporna na zakcenia i nie
powoduje utraty jakoci sygnau. Sygna cyfrowy mona poddawa obrbce: regulowa poziom, ksztatowa
charakterystyk czstotliwociow i
miksowa, a to wszystko rwnie bez
utraty jakoci charakterystycznej dla
mniej rozbudowanych ukadw analogowych. Nasze urzdzenie by moe
nie zadowoli bardzo wymagajcych
uytkownikw, ale do zastosowa
amatorskich, lub p profesjonalnych
bdzie si doskonale si nadawa.
Poniewa jest proste w wykonaniu,
to moe by czci skadow wikszego audio systemu w skad, ktrego moe te wchodzi opisywany
ju przetwornik cyfrowo analogowy z
wejciem S/PDIF (EP2/2005) i przedstawiony w przyszoci cyfrowy procesor audio z efektem 3D.

Opis przetwornika

Pokazany na rys. 1 przetwornik

jest zbudowany z dwu zasadniczych
czci: przetwornika analogowo-cyfrowego: PCM1804 i nadajnika S/PDIF
DIT4096.

33

Przetwornik audio A/C z wyjciem S/PDIF

Rys. 1. Schemat przetwornika

34

Elektronika Praktyczna 4/2005

Przetwornik audio A/C z wyjciem S/PDIF

Rys. 2. Schemat blokowy przetwornika PCM1804

Analogowy sygna wejciowy przetwornika PCM1804 (ukad U1) musi

by symetryczny wzgldem masy, a to
oznacza, e poziom zerowy amplitudy
ma warto potencjau masy. Zazwyczaj sygna audio jest niesymetryczny
i ma skadow sta. eby taki sygna
mg by podany na wejcia Vin+ i
Vin- musi by pozbawiony skadowej
staej i przeksztacony na sygna symetryczny. Kade z wej (kanau lewego i prawego) zostao wyposaone
w ukad realizujcy to zadanie zbudowany ze wzmacniaczy operacyjnych
OPA2134 (ukady U2U4). Sygna
wejciowy musi spenia jeszcze jeden
bardzo istotny warunek: maksymalna
amplituda nie moe by wiksza ni
2,5 V. Zbyt maa warto maksymalnej amplitudy wejciowej powoduje
zmniejszenie dynamiki, a zbyt dua
powoduje powstawanie znieksztace.
Ukad dopasowujcy sygna wejciowy
spenia rwnie rol ukadu dopasowujcego poziom sygnau do wspomnianej
ju maksymalnej amplitudy na wejciu przetwornika (2,5 V). Wzmocnienie (tumienie) dla kanau lewego jest
okrelone przez zaleno: Ga=R4/R3
i Gb=R7/R6. Jak wida, eby unikn
powstawania znieksztace wartoci rezystancji R4=R7 musz by dobrane ze
szczegln starannoci. To samo dotyczy pary R3 i R6, oraz analogicznych

par rezystorw dla kanau prawego. W

ukadzie z rys. 1 wzmocnienie ma warto ok. 0,3 (tumienie) , a wic maksymalna amplituda wejciowa moe mie
warto 2,5 V/0,3=8,3 V. Dokadne dane
dotyczce dobrania wzmocnienia ukadu
wejciowego, dynamiki i szumw mona znale w dokumencie Gain Scaling
and Audio Performance of the PCM1804
(slea003.pdf) umieszczonym na stronach
producenta ukadu www.ti.com.
Schemat blokowy ukadu PCM1804
zosta pokazany na rys. 2.
Analogowy sygna z wej Vin+ i
Vin- jest poddawany konwersji na posta cyfrow w modulatorach delta-sigma. Modulator taki prbkuje z czstotliwoci wielokrotnie wiksz ni jest
to wymagane przez twierdzenie o prbkowaniu (oversampling). Wynika to z
zasady pracy przetwornika delta-sigma,
ale dodatkowo umoliwia atwe filtrowanie dolnoprzepustowe otrzymanego
cigu danych. Jak wiadomo z twierdzenia o prbkowaniu czstotliwo prbkowania musi by, co najmniej dwukrotnie wiksza ni czstotliwo najwyszej skadowej prbkowanego sygnau. eby speni ten warunek trzeba z
sygnau uytecznego usun wszystkie
skadowe o czstotliwociach wyszych
(na przykad z szumw) za pomoc filtru dolnoprzepustowego. Cyfrowa realizacja takiego filtru jest wygodna w re-

Tab. 1. Format danych wyjciowych PCM1804

FMT1
0
0
1
1

FMT0
0
1
0
1

Format
PCM: standardowy 24-bitowy z danymi dosunitymi do lewej
PCM: 24 bitowy-I2S
PCM: standardowy 24-bitowy z danymi dosunitymi do prawej
DSD

Elektronika Praktyczna 4/2005

alizacji, a jego charakterystyka jest tym

bardziej stroma im wiksza jest czstotliwo prbkowania. W PCM1804 modulator delta sigma moe prbkowa z
czstotliwociami rwnymi 128 fs, 64 fs
lub 32 fs, gdzie fs jest czstotliwoci
prbkowania. Po odfiltrowaniu trzeba w jaki sposb uzyska wymagan
czstotliwo prbkowania fs. Realizuje si to przez decymacj polegajca
na wybraniu ze strumienia danych, co
ktr prbk (downsampling). W przetworniku PCM1804 strumie danych
z wyjcia modulatora delta-sigma jest
poddawana filtrowaniu i decymacji w
bloku filtru decymatora, a nastpnie
moe by dodatkowo filtrowany w wyczanym filtrze HPF. Przy wczonym
HPF z sygnau usuwana jest skadowa
staa (jeeli nie zostaa usunita w bloku wej analogowych). Jeeli HPF jest
wyczony, to skadowa staa jest zawarta w sygnale wyjciowym. Dane z
obu kanaw s przesyane do moduu szeregowego interfejsu wyjciowego,
gdzie s zamieniane na format PCM.
Interfejs PCM jest zbudowany z
linii danych (DATA), linii zegara taktujcego przesyanymi danymi (BCK) i
linii sygnau identyfikacji przesyanych
kanaw LRCK. Dodatkowo do prawidowej pracy przetwornika i oczywicie interfejsu PCM wymagany jest
sygna zegara systemowego podawany
na wejcie SCKI. Dane przesyane interfejsem PCM mog mie rne formaty. Rnice pomidzy nimi polegaj gwnie na sposobie umieszczenia
danych o rnej dugoci (od 16 do
24 bitw) w 32 bitowej ramce danych dla kadego kanau, oraz na polaryzacji sygnau identyfikacji kanaw.
Spotykane s 3 zasadnicze formaty:
standardowy z danymi dosunitymi
do prawej, standardowy z danymi dosunitymi do lewej i I2S. Oprcz formatu PCM przetwornik moe wysya
dane w aktualnie lansowanym przez
firmy Philips i Sony formacie DSD.
Wykorzystywane s wtedy linie DSDL
i DSDR (dane kanau lewego i prawego) oraz zegarowa DSDBCK (taktowanie danych). W naszym rozwizaniu
ten format nie bdzie wykorzystywany, wic nie bdziemy si nim dalej
zajmowa. Do ustawianie formatu danych wyjciowych PCM1804 uywane
s linie FMT0 i FMT1 tab. 1.
W ukadzie z rys. 1 format jest
ustawiany zworkami J1 i J2. Zwarcie
zworki powoduje wymuszenie stanu
wysokiego, a po rozwarciu wewntrzny rezystor ukadu (pull down) wymusza stan niski.

35

Przetwornik audio A/C z wyjciem S/PDIF

Tab. 2. Czstotliwo nadprbkowania w trybie Master
OSR2
0
0
0
0
1
1
1
1
1
1

OSR1
0
0
1
1
0
0
1
1
0
0

OSR0
0
1
0
1
0
1
0
1
0
1

Czstotliwo nadprbkowania
Single rate 128 fs
Single rate 128 fs
Single rate 128 fs
Single rate 128 fs
Dual rate 64 fs
Dual rate 64 fs
Quad rate 32 fs
Quad rate 32 fs
DSD 64 fs
DSD 64 fs

Zegar systemowy
768 fs
512 fs
384 fs
256 fs
384 fs
256 fs
192 fs
128 fs
384 fs
256 fs

fs - czstotliwo prbkowania

Tab. 3. Czstotliwo nadprbkowania w trybie Slave

OSR2
OSR1
OSR0
0
0
0
0
0
1
0
1
0
Pozostae kombinacje zarezerwowane

Interfejs PCM

Czstotliwo nadprbkowania
Single rate 128 fs
Dual rate 64 fs
Quad rate 32 fs

Interfejs PCM jest zorganizowany

wedug zasady MasterSlave. Ukad
Master jest rdem sygnaw zegarowych BCK i LRCK. W ukadach Slave linie tych zegarw s wejciami.
Jest to bardzo istotna uwaga, bo w
systemie moe by tylko jeden Master. Ukad PCM1804 moe pracowa
zarwno jako Master jak i Slave. Zaley to od stanu wyprowadzenia S/M,
do ktrego podczona jest zworka J3.
Jeeli jest ona zwarta, to S/M jest w
stanie wysokim i ukad pracuje jako
Slave. Stan niski na S/M (rozwarcie
J3) oznacza prac w trybie Master.
Powiedzielimy ju jak wybra
format danych wejciowych i ustawi tryb Master/Slave, ale pozostaje
do rozpatrzenia zasadnicza sprawa
wybrania czstotliwoci prbkowania.
Zaczniemy od czstotliwoci pracy
modulatora delta sigma. Jak ju wspomniaem moe on pracowa z trzema
wielokrotnociami czstotliwoci prbkowania (oversampling - nadprbkowanie): 128 fs (single rate), 64 fs (dual
rate) i 32 fs (quad rate). Zegar systemowy moe mie rwnie czstotliwo rwn wielokrotnoci czstotliwoci prbkowania. Ta wielokrotno
moe przyjmowa standardowe cile
okrelone wartoci. W tab. 2 zostaa
pokazana moliwo wyboru czstotliwoci nadprbkowania z moliwymi
wielokrotnociami zegara systemowego dla trybu Master. Wyboru takiego
dokonuje si ustawiajc odpowiednie
stany na wyprowadzeniach OSR2...
OSR0. Na przykad dla nadprbkowania 64 fs i fs=88,2 kHz zegar systemowy moze mie nozniki 256 i 384.

36

Zegar systemowy
Automatycznie wykrywany
Automatycznie wykrywany
Automatycznie wykrywany

W trybie Slave jest wybierana

tylko czstotliwo nadprbkowania.
Mnonik zegara systemowego jest wykrywany automatycznie tab. 3.
Po wybraniu czstotliwoci nadprbkowania trzeba okreli, z jak
czstotliwoci prbkowania bdzie
prbkowany przebieg analogowy w
przetworniku PCM1804. Na tej podstawie mona wyliczy czstotliwo zegara systemowego. W tab. 4 pokazane
zostay czstotliwoci zegara systemowego dla wszystkich mnonikw zegara i czstotliwoci nadprbkowania.
Zamy, e chcemy, eby prbkowanie odbywao si z czstotliwoci
44,1 kHz. Zegar systemowy podawany na wejcie SCKI powinien mie
wtedy czstotliwo 256 f s=25644,1
kHz=11,2896 MHz, a nadprbkowanie
powinno si odbywa z czstotliwoci 128fs.
Przetwornik jest wyposaony w
wejcie zerujce i dwa wyjcia sy-

gnalizujce przekroczenie maksymalnej amplitudy wejciowego sygnau

analogowego. Wyjcia OVFR i OVFL
pozostaj w stanie wysokim tak
dugo, jak dugo sygna jest wikszy
ni 2,5 V. Stan wysoki powoduje
nasycenie tranzystora T1, lub T2 i
zapalenie diody D1, lub D2. Rezystory R33 i R34 ograniczaj prd bazy
tranzystorw, a rezystory R40, R41
prd diod LED.
Zerowanie ukadu jest wykonywane przez wbudowany wewntrzny
ukad zerowania po wczeniu zasilania, lub przez wymuszenie stanu
niskiego na wejciu RST (wyprowadzenie 19). Stan niski na RST po
wczeniu zasilania jest wymuszany
przez obwd RC (R36, C31).
Cze cyfrowa ukadu U1 jest zasilana napiciem +3,3 VD wzgldem
cyfrowej masy DGND blokowanym
przez par kondensatorw C22, C18.
Cz analogowa jest zasilana napiciem +5 VA wzgldem analogowej
masy AGND. Rwnie i to napicie
jest blokowane przez par kondensatorw C19, C23.
Dane w formacie PCM na wyjciu PCM1804 mog by przesyane do innych elementw cyfrowego
toru audio na niewielkie odlegoci
praktycznie w obrbie niebyt duej pytki drukowanej. Jeeli trzeba
je przesa na wiksze odlegoci,
to trzeba je zamieni na inn posta. Od dawna do tego celu jest
stosowany standard dokadnie zdefiniowany w normie IEC-60958 okrelajcej sposb kodowania cyfrowego
sygnau audio, organizacj ramek z
danymi i fizyczny interfejs (poziomy
napi, zcza, kable itp.). Poza tym
zdefiniowany jest dokadny podzia
na standard konsumencki (S/PDIF
(Sony Philips Digital Interface) i pro-

Rys. 3. Schemat blokowy DIT4096 w trybie sprztowym

Elektronika Praktyczna 4/2005

Przetwornik audio A/C z wyjciem S/PDIF

Tab. 4. Czstotliwo prbkowania i zegara systemowego
Czstotliwo
nadprbkowania

Czstotliwo
prbkowania

128 fs

32 kHz
44,1 kHz
48 kHz
88,2 kHz
96 kHz
176,4 kHz
192 kHz

64 fs
32 fs

Czstotliwo zegara systemowego w MHz

128 fs
192 fs
256 fs
384 fs
8,192
12,288
11,2896 16,9344
12,288
18,432
22,5792 33,8688
24,576
36,864
22,5792 33,8688
24,576
36,864

fesjonalny uywany w sprzcie profesjonalnym. Trudno sobie wyobrazi by

dane przesyane na wiksze odlegoci
byy przesyane wicej ni jedn par
przewodw. Dlatego kodowanie PCM
trzeba zastpi innym, w ktrym jest
przesyany tylko strumie danych bez
sygnaw zegarowych. Musi by moliwo wydzielenia sygnau zegarowego z tego strumienia danych po stronie odbiorczej. Taki warunek spenia
kodowanie bifazowe, ktre ma jeszcze
jedn bardzo potrzebn waciwo nie wnosi skadowej staej do przesyanego sygnau, a przez to umoliwia separacj za pomoc na przykad
transformatora. Ma to olbrzymie praktyczne znaczenie. W naszej konstrukcji konwersj PCM na S/PDIF (lub
cilej na IEC60958) spenia specjalizowany nadajnik cyfrowego sygnau
audio DIT4096 firmy Burr-Brown.

Nadajnik sygnau audio

DIT 4096 jest kompletnym nadajnikiem mogcym nadawa w standardzie

konsumenckim lub profesjonalnym dane
audio prbkowane z maksymalna czstotliwoci 96 kHz. Ten do rozbudowany ukad moe pracowa w dwu trybach: programowym i sprztowym wybieranym stanem logicznym na wejciu
MODE. Tryb programowy (MODE=0)
wymaga podczenia DIT4096 do sterownika mikroprocesorowego przez 3-liniow magistrale szeregow. eby
uproci budow urzdzenia wybraem
tryb sprztowy. Nie mona w nim, co
prawda wykorzysta wszystkich moliwoci nadajnika, ale pozwala na poprawna prac w wikszoci zastosowa
i nie wymaga sterownika. Schemat
blokowy ukadu pracujcego w trybie
sprztowym zosta pokazany na rys. 3.
Szeregowy port audio umoliwia
odbieranie danych w formacie PCM.
Sygna danych jest podawany na wejcie SDATA, zegar taktujcy przesyaniem danych na lini SCLK, a sygna
identyfikacji kanaw na lini SYNC.
Podobnie jak w ukadzie PCM1804
port musi mie moliwo ustawienia
formatu danych PCM i ustalenia czy

Elektronika Praktyczna 4/2005

512 fs
16,384
22,5792
24,576
-

768 fs
24,576
33,8688
36,864
-

pracuje jako Master, czy jako Slave.

Format danych jest ustawiany stanami logicznymi na wyprowadzeniach
FMT0, FMT1 zworki J10 i J11.
Tryb Master/Slave jest ustawiany
zwork J12. Jeeli jest zwarta, to port
pracuje w trybie Slave (stan niski na
M/S). Rozwarcie powoduje wejcie w
tryb Master przez wymuszenie stanu wysokiego na M/S przez rezystor
R17. Skonfigurowany port jest gotowy
do odbierania danych w wybranym
formacie PCM.
Dane z wyjcia szeregowego portu audio trafiaj na wejcie enkodera
AES3, w ktrym jest tworzona ramka danych zgodna z formatem AES3.
Dane te s nastpnie kodowane bifazowo i przesyane na wejcie wzmacniacza liniowego.
Ramka formatu AES3 pokazana
zostaa na rys. 4. Oprcz preambuy
identyfikujcej przesyany kana lub
pocztek bloku danych zawiera 24
bitowe pole danych (20 bitw danych
i 4 bity pola Aux Data) i 4 bity dodatkowe: V, U, C i P. W trakcie pracy nadajnika do tych bitw wpisywane s stany z wyprowadze V, U, L
i COPY/C. Kombinacja bitw COPY=1
i L=1 wprowadza nadajnik w nadawanie w standardzie profesjonalnym
bez moliwoci wprowadzenia protekcji kopiowania. Pozostae kombinacje
bitw COPY i L SA zarezerwowane
dla trybu konsumenckiego.
Bity kanau statusowego mog by
ustawiane na 2 sposoby. Jeeli wyprowadzenie CCS (zworka J19) jest w stanie
niskim, to stany wyprowadze COPY
(J18), L(J18), AUDIO (J16) i EMPH
(J15) s przepisywane w odpowiednie
bity kanau statusowego. Bit AUDIO
jest uywany do sygnalizacji, czy dane
przesyane w ramkach AES3 s danymi
audio w formacie PCM (AUDIO=0), czy

te s to inne dane (AUDIO=1). Tymi

innymi danymi mog by na przykad
skompresowane dane w formacie AC3
(dookolny dwik Dolby Surround). Bit
EMPH okrela czy dane zostay poddane procesowi preemfazy (EMPH=0).
Jeeli wyprowadzenie CCS jest w
stanie wysokim, to bity kanau statusowego mog by wprowadzane szeregowo przez wyprowadzenie C (nka 2).
Zegarem taktujcym transmisj jest sygna identyfikacji kanaw podawany na
wyprowadzenie SYNC (nka 12).
Ramka danych po skompletowaniu
jest przesyana do wzmacniacza liniowego, ktry moe by obciony uzwojeniem pierwotnym transformatora separujcego. Rezystor RD i kondensator C52
stanowi szeregowy obwd dopasowujcy i jednoczenie separujcy skadow
sta z wyjcia wzmacniacza.
Wyprowadzenia TX+ moe rwnie
sterowa nadajnikiem optycznym na
przykad TOTX173 firmy Toshiba.
Cyfrowy rdze nadajnika DIT4096
jest zasilany napiciem +5 V, a ukady peryferyjne napiciem od +2,7 V
do +5 V. Poniewa wejciowy port cyfrowy jest poczony z wyjciami przetwornika PCM1804, to napicie zasilajce ukady peryferyjne nadajnika ma
warto +3,3 V. Oba napicia zasilajce s blokowane parami kondensatorw 1 F (tantal) i 100 nF (blokujcy)
kondensatory C26, C277 i C24, C25.
Ukad zerujcy skada si z elementw R35 i C30.
rdem zegara systemowego moe
by gotowy generator przebiegu zegarowego umieszczany w metalowych obudowach DIL14, lub generator zbudowany z specjalnie do tego celu zaprojektowanej bramki U11 74LVC1GX04 i
oscylatora kwarcowego X.
Ukad przetwornika wymaga zasilania napiciami +5 VD (rdze
nadajnika DIT4096), +5 VA (cz
analogowa przetwornika PCM1804) i
+3,3 VD (cz cyfrowa PCM1804 i
ukady peryferyjne DIT4096). Napicie przemienne o wartoci 8..10 V
jest doprowadzone do zaciskw zcza ZL1. Po wyprostowaniu i odfiltrowaniu kondensatorem C38 jest
podawane na wejcia stabilizatorw
U6U8. Oddzielene obwodw masy
analogowej i cyfrowej umoliwia do

Tab. 5. Format danych wejciowych PCM ukadu DIT4096 w trybie sprztowym

FMT1
0
0
1
1

FMT0
0
1
0
1

Format
standardowy 24 bitowy z danymi dosunitymi do lewej
24 bitowy I2S
standardowy 24 bitowy z danymi dosunitymi do prawej
standardowy 16 bitowy z danymi dosunitymi do prawej

37

Przetwornik audio A/C z wyjciem S/PDIF

Rys. 4. Ramka formatu AES3

skuteczne ograniczanie przenikania

zakce z czci cyfrowej do analogowej. Na pytce drukowanej masy
te s prowadzone oddzielnie, ale cz si elektrycznie ze sob w okolicach kondensatora C38. Ten zabieg
plus dokadne blokowanie napi zasilajcych jak najbliej wyprowadze
ukadw U1 i U5 jest warunkiem
koniecznym dla poprawnego dziaania urzdzenia. Symetryczne napicie
zasilajce wzmacniacze operacyjne
ukadu wejciowego jest wytwarzane
w stabilizatorach U9 i U10 wzgldem
masy analogowej. Tutaj rwnie jest
potrzebne staranne filtrowanie i blokowanie. Do zcza ZL2 trzeba podczy symetryczne napicie przemienne o wartoci ok. 12 V.

Monta, konfiguracja
i uruchomienie ukadu

Na rys. 5 pokazano schemat montaowy przetwornika. Niestety staje si norm umieszczanie ukadw
scalonych w obudowach do montau
powierzchniowego z nkami o rozstawie 0,50,65 mm. Tak te jest i
tutaj. Std najwicej problemw moe
dostarczy przylutowanie ukadu U11.
Dlatego na pytce drukowanej pola
lutownicze s w wikszej odlegoci
ni ma ukad. Przed przylutowaniem
nki trzeba lekko odgi; przylutowanie jest wtedy atwiejsze mniejsze jest ryzyko zwar. Jeeli uporamy
si ze zmontowaniem caej pytki,
cao trzeba skonfigurowa. Przed
Tab. 6. Wybr mnonika zegara
systemowego DIT4096
CLK1
0
0
1
1

38

CLK0
0
1
0
1

Monik
Nie uywana
256 fs
384 fs
512 fs

wykonaniem tej czynnoci musimy

si zastanowi, z jak czstotliwoci
prbkowania fs bdzie pracowa przetwornik. Jest to do istotna decyzja,
bo od niej zaley wybr czstotliwoci zegara systemowego, ale nie tylko.
Jeeli sygna z przetwornika ma by
miksowany z innymi sygnaami, to
czstotliwoci fs wszystkich miksowanych rde powinny by takie same.
W modelowym rozwizaniu przyjem, e czstotliwo prbkowania
bdzie miaa warto 44,1 kHz, czyli
tak sam jak w standardowym zapisie na pytach Compact Disc. Pozostaje teraz tylko wybra mnonik dla
zegara systemowego i z tab. 4 wybra czstotliwo generatora bdcego rdem zegara systemowego, kiedy
przetwornik pracuje w trybie Master.
Dla mnonika 256 fs ta czstotliwo
wynosi 11,2896 MHz. Z tab. 4 wybieramy teraz czstotliwo nadprbkowania przetwornika PCM1804 - zworka
J6 jest rozwarta (OSR2=0), a zworki
J4 i J5 s zwarte (OSR0 =OSR1=1).
Poniewa jeden z ukadw musi by
Masterem, to przyjmijmy, e bdzie to
przetwornik. Rozwarcie zworki J3 powoduje wymuszenie stanu niskiego na
wyprowadzeniu S/M i prac ukadu
w trybie Master. Linie zegarowe LRCK
i BCK s wtedy wyjciami, na ktrych
pojawiaj si przebiegi powstae po
podzieleniu systemowego sygnau zegarowego podanego na wejcie SCKI.
W kolejnym kroku trzeba okreli format danych wyjciowych interfejsu
PCM. Format jest w zasadzie obojtny (poza DSD), ale trzeba pamita,
eby format wejciowy nadajnika DIT4096 by taki sam. Zwarcie zworki
J1 i rozwarcie J2 ustawia 24-bitowy
format I2S. Ustawienie trybu Bypass
(wyczenie, lub wczenie filtru HPF)
zwork J7 koczy czynnoci konfigura-

WYKAZ ELEMENTW
Rezystory
R5, R8, R13, R16: 51 V
R40, R41: 150 V
RD: 300 V
R4, R7, R12, R15: 900 V
R38: 1 kV
R39: 1,6 kV
R3, R6, R11, R14: 3 kV
R33, R34: 4,7 kV
R1, R2, R9, R10: 5 kV
R17...R21, R24...R32: 10 kV
R35, R36: 22 kV
R45: 1 MV
Kondensatory
C53, C54: 33 pF
C3...C6, C11...C14: 100 pF
C52: 10 nF
C7, C15: 22 nF
C50, C51: 1 F MKSE
C26, C27: 1 F/35 V tantal
C30, C31: 2,2 F/16 V
C1, C2, C9, C10, C20...C23, C39...
C41, C48 C49: 10 F/25 V
C16...C19, C24, C25, C32...C37,
C42...C45: 100 nF blokujce ceramiczne
C8, C28: 100 nF MKSE
C46, C47: 2200 F/25 V
C38: 4700 F/25 V
Pprzewodniki
U1: PCM1804
U2...U4: OPA2134
U5: DIT4096
U6, U7: 7805
U8: LM317
U9: 7809
U10: 7909
U11: 74LVC1GX04
T1, T2: BC237
M1, M2: 1 A/100 V
Inne
X: oscylator 11,2896 MHz lub generator 11.2896 MHz
WE_L, WE_P, Z1: zcza CINCH
(S/PDIF)
Transformator separujcy 78253/55
lub DA101
ZL1, ZL2: Zcza rubowe
Pytka drukowana

cyjne przetwornika PCM1804.

Konfiguracj nadajnika DIT4096
mona zacz od ustawienia trybu
Master/Slave portu wejciowego PCM.
Skoro PCM1804 zosta ustawiony jako
Master, to nadajnik musi by ustawiony jako Slave, przez zwarcie zworki
J12. Ustawienie formatu wejciowego
PCM na 24 bitowy I2S realizowane
jest przez zwarcie zworki J11 i rozwarcie J10. W przetworniku ustalimy, e mnonik zegara systemowego wynosi 256 fs. Taki sam mnonik
musi by ustawiony w nadajniku
przez zwarcie zworki J8 i rozwarcie

Elektronika Praktyczna 4/2005

Przetwornik audio A/C z wyjciem S/PDIF

Rys. 5. Schemat montaowy przetwornika

J9 patrz tab. 6.
Tak skonfigurowany przetwornik
nadajnik s w zasadzie gotowe do
przeprowadzenia testw poprawnego
dziaania. Zworki J15J23 su do
ustalania stanw bitw kanau statusowego i bitw V, U i C przesyanych w ramce danych.
Do uruchamiania urzdzenia bdzie niezbdny przestrajany generator
przebiegu sinusoidalnego o czstotliwoci 10 Hz30 kHz i regulowanej
amplitudzie 010 V, oscyloskop i
przetwornik audio cyfrowo analogowy
z wejciem S/PDIF. Po podczeniu
zasilania i sprawdzeniu poprawnoci
wszystkich napi trzeba sprawdzi
oscyloskopem czy jest generowany
przebieg prostoktny generatora zegara systemowego w naszym przypadku o czstotliwoci 11,2896 MHz.
Jeeli przebieg jest prawidowy, to w
punktach pomiarowych BCK, LRCK i
DATA umieszczonych na pytce powinny si pojawi przebiegi. Sygna
identyfikacji kanaw LRCK powinien mie czstotliwo 44,1 kHz. W
tej fazie testw trudno jest okreli,
czy sygna danych jest prawidowy,
ale powinien tam by nieokresowy
przebieg prostoktny. Brak sygnau
danych oznacza nieprawidowe dziaanie przetwornika PCM1804 i trzeba
sprawdzi prawidowo montau.
Na wyjciu wzmacniacza liniowego
(wyprowadzenie Tx+) przy prawidowo dziaajcym nadajniku pojawi si
szeregowy strumie danych modulowany bifazowo. Wyjcie wzmacniacza
jest obcione uzwojeniem pierwotnym
transformatora separujcego TR1. W
dokumentacji ukadu zalecane jest stosowanie transformatorw firmy Scien-

Elektronika Praktyczna 4/2005

tific Conversion. Po nawizaniu kontaktu mailowego z wacicielem firmy

okazao si, e mog kupi 2..3 prbki,
ale na wiksze iloci nie ma co liczy.
Dlatego po duszych poszukiwaniach
znalazem odpowiednie transformatory
w firmie C-D Technologies. Odpowiedni typ (78253/55) o przekadni 1:2 dla
niesymetrycznego wyjcia o impedancji
75 V zosta wybrany przez konsultanta
pomocy technicznej firmy. Dla wyjcia
symetrycznego o impedancji 110 V
mona zastosowa specjalnie dla tego
celu produkowany transformator DA101, ktry ma przekadni 1:1.
Drugi etap uruchamiania urzdzenia
trzeba rozpocz od podczenia sygnau audio na jedno z wej WE_L, lub
WE_P. Do wyjcia Z1 (S/PDIF) podczamy kablem koncentrycznym wejcie
przetwornika cyfrowo-analogowego z
wejciem S/PDIF. Ja do tego celu uyem przetwornika z odbiornikiem DIR1703 i ukadem DSD1793. Jeeli przetwornik analogowo-cyfrowy zosta prawidowo skonfigurowany i jest sprawny, to na wyjciu przetwornika cyfrowo analogowego powinien si pojawi
przebieg sinusoidalny w kanale, w
ktrym zosta podczony sygna z generatora. Analogowy sygna na wyjciu
takiego zestawu powinien by nieznieksztacony. Zwikszamy teraz amplitud
sygnau na wejciu. Po osigniciu poziomu ok. 8,3 V sygna wyjciowy bdzie obcinany i jednoczenie powinna
si zapali dioda D1, lub D2 (zalenie
od tego, w ktrym kanale wykonujemy
prb). Po sprawdzeniu kanau analogicznie sprawdzamy drugi. Po wykonaniu tych czynnoci mona uzna, ze
przetwornik zosta prawidowo skonfigurowany i uruchomiony. Zestaw testo-

wy dwu przetwornikw
poczonych zczem
S/PDIF mona rwnie
wykorzysta do przeprowadzenia kilku eksperymentw. Pierwszy,
ktry przyszed mi do
gowy, to sprawdzenie
czy rzeczywicie taki
ukad przenosi pasmo
rwne poowie czstotliwoci prbkowania.
Zwikszaem czstotliwo sygnau wejciowego i obserwowaem
na oscyloskopie sygna
wyjciowy. Tak otrzymana charakterystyka
czstotliwociowa bya
w przyblieniu zgodna
z charakterystyk filtru
decymatora przetwornika PCM1804 dla
czstotliwoci prbkowania 44,1 kHz.
W okolicach 22 kHz amplituda na
wyjciu zacza szybko male, ale dalej pojawiy si zafalowania, ktre do
szybko zniky. Pozostae eksperymenty
mog polega na ustawianiu bitw kanau statusowego i bitw V,U,C. Jeeli
odbiornik ma moliwo sygnalizowania stanu bitw kanau kontrolnego,
to mona sprawdzi, czy rzeczywicie
ustawiane bity s przenoszone przez
zcze S/PDIF. W ten sposb sprawdziem midzy innymi zmiany bitu AUDIO, ktry moe by odczytany jako
bit ADFLG w odbiorniku DIR1703.
Na koniec pozostaje postawienie sobie pytania, do czego to do
skomplikowane urzdzenie moe si
przyda w praktyce? Obserwujc do
dynamicznie rozwijajcy si rynek
scalonych ukadw cyfrowej obrbki
audio mog stwierdzi, e bardziej
zaawansowani i ambitni elektronicy
mog ju budowa cae tory cyfrowej
transmisji i obrbki sygnaw audio.
Wykorzystujc ten przetwornik i cyfrowy procesor oparty na jednym z
ukadw cyfrowego procesora audio
firmy Texas Instruments (na przykad
TAS3103) mona stworzy kompletny cyfrowy system, ktry umoliwia
przesyanie, miksowanie i przeksztacanie (modyfikacja pasma, efekty
przestrzenne) cyfrowych sygnaw audio na poziomie, ktry jeszcze kilka
lat temu by nie do pomylenia.
Tomasz Jaboski, EP
tomasz.jablonski@ep.com.pl
W ofercie AVT s dostpne:
- [AVT-384A] pytka drukowana

39