UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA

LABORATORIO DE CIRCUITOS DIGITALES
Laboratorio 4: Circuito Sumador, Circuito comparador, circuito generador de paridad con CI-MSI.
Profesor : Ing. Oscar Casimiro Pariasca
I. OBJETIVO:
- Analizar y verificar el funcionamiento de un circuito sumador
- Analizar y verificar el funcionamiento de un comparador
- Analizar y verificar el funcionamiento de un generador de paridad
II.
III.

MATERIALES y EQUIPO :
CI. TTL: 74LS83, 74LS85, 74LS86, 74LS47, 74LS00 y otras puertas bsicas.
8 Diodos LED , 8 Resistencias R=120 ohm, watt; display de nodo comn; microswitch
de 8P8T
Protoboard. Alambre slido AWG No. 22 diferentes colores; pelador de alambre; alicate de
punta
Fuente de Voltaje C.C. regulada de 5 Voltios; Multmetro.
CUESTIONARIO PREVIO

1. Presentar los diagramas esquemticos y las tablas de verdad de los C.I. M.S.I.
concernientes a esta practica (74LS83,74LS85, 74LS86)
2. Explique el funcionamiento de un Sumador binario paralelo de 4 bits
3. Explique el funcionamiento de un comparador de magnitud de 2 bits y de 4 bits
4. Explique el funcionamiento de un circuito generador de paridad. Explique el caso de
paridad par o impar
5. Explique el funcionamiento de un circuito detector de paridad.
6. Presentar sus circuitos de simulacin.
IV.

PROCEDIMIENTO EXPERIMENTAL

A. Circuito sumador
1. Implementar utilizando el CI 7483 el sumador binario de 4 bits tal como se muestra en la
figura. Puede conectar las salidas S del sumador al CI 7447 y a un display y realice 5 sumas
para verificar su funcionamiento.

2. Implementar el circuito sumador-restador de 4 bits mostrado:

SL= 0 es para realizar A + B

SL= 1 es para realizar A - B
Verificar con varios ejemplos.

Sem. 2016-I

Ing. Oscar Casimiro Pariasca

B. Comparador de magnitud
1. Utilizando el CI SN 7485, implemente el comparador de magnitud de 4 bits como se
muestra en la figura. Comprobar su funcionamiento:

C. Generador de Paridad
1. Disear e implementar dos circuitos: un generador de paridad para una palabra de tres
bits (A2A1A0), que genere un bit de paridad P = 1 para paridad par (cantidad de bits 1
transmitidos debe ser par), y un verificador de paridad que genere un bit de error E = 1
en el caso que la palabra transmitida, incluyendo el bit de paridad (A2A1A0P),
contenga un bit errado.}
D. Simulacin:
1. Realice la simulacin de c/u de los circuitos de esta prctica.
V.

CUESTIONARIO FINAL:

1. Explique el funcionamiento de un circuito restador binario utilizando el mtodo de

complemento a uno y complemento a dos.
2. Hasta qu nmero puede contarse empleando un nmero binario de 6 bits?
3. Disear un circuito comparador de dos nmeros de 2 bits
4. Mencione y explique aplicaciones del generador de paridad y del verificador de
paridad.
5. Para el circuito comparador de la figura, dibujar las formas de onda de salida para las
entradas mostradas. Considere que las salidas son ACTIVAS ALTAS:

VI.

CONCLUSIONES Y OBSERVACIONES.

Sem. 2016-I

Ing. Oscar Casimiro Pariasca