Modulador QPSK

Accietto, Decio
Gennaro, Marcos Nicols
Modulador QPSK en
Banda S
Implementacin para
uso Aeroespacial
TRABAJO FINAL DE GRADO.

Ing. en Telecomunicaciones Ing. Electrnica
Pgina 1
Accietto, Decio
NDICE
Introduccin ...................................................................................................... 6
Objetivos del proyecto ....................................................................................... 7
Objetivos especficos ........................................................................................ 7
Destinatarios ..................................................................................................... 7
Beneficios esperados ........................................................................................ 7
Captulo 1: Teora de la modulacin ......................................................................... 8
1.1 Introduccin ................................................................................................ 9
1.2 Tipos de modulacin ................................................................................... 9
1.2.1 Modulacin multinivel por fases .............................................................. 10
1.2.2 Ancho de banda de MPSK ..................................................................... 11
1.2.3 Diagrama de modulacin QPSK ............................................................ 11
Captulo 2: Diseo de modulador a implementar .................................................... 13
2.1 Diagrama de modulador. ........................................................................... 14
2.2 Sintonizador digital directo (DDS).............................................................. 14
2.3 Oscilador Local.......................................................................................... 15
2.4 Mixer ......................................................................................................... 15
2.5 Filtro Pasa-Banda...................................................................................... 15
Captulo 3: Oscilador Local en 1.4GHz................................................................... 16
3.1 PLL (phase-locked loop)............................................................................ 17
3.1.1 Funcionamiento ...................................................................................... 17
3.2 Fujitsu MB15E07SL ................................................................................... 19
3.2.1 Configuracin ......................................................................................... 20
3.2.2 Transmisin serial .................................................................................. 21
3.2.3 Formacin de Registros ......................................................................... 21
3.3 Oscilador en 1400MHz .............................................................................. 24
3.3.1 Rfagas para 1400Mhz .......................................................................... 24
3.4 Oscilador Controlado por Voltaje ............................................................... 25
3.5 Filtro de lazo.............................................................................................. 26
3.5.1 Clculos ................................................................................................. 28
3.5.2 Simulacin y frecuencia de corte ......................................................... 29
3.6 Esquemtico N1 .................................................................................... 31
3.6.1 Implementacin ...................................................................................... 32
3.6.2 Resultados Obtenidos ......................................................................... 33
3.7 Esquemtico N 2 ................................................................................... 36
3.7.1 Implementacin ...................................................................................... 37
3.7.2 Resultados obtenidos ............................................................................. 38
Pgina 2
Accietto, Decio
3.7 Comparacin entre los dos diseos........................................................... 39
3.8 Conclusin ................................................................................................ 39
3.9 Programa controlador ................................................................................ 39
Captulo 4: Oscilador Local en 2.2GHz................................................................... 40
4.1 MAXIM MAX2752 ...................................................................................... 41
4.1 Configuracin para 2.2Ghz........................................................................ 42
4.2 Filtro de lazo.............................................................................................. 43
4.2.1 Clculos ................................................................................................. 43
4.3 Simulacin y frecuencia de corte. .............................................................. 45
4.4 Esquemtico........................................................................................... 46
4.5 Implementacin ......................................................................................... 47
4.6 Programa de puesta a cero y control ......................................................... 48
Captulo 5: Mixer .................................................................................................... 49
5.1 Anlisis matemtico .................................................................................. 50
5.2 Simulacin................................................................................................. 51
5.4 Esquemtico ............................................................................................. 55
5.5 Implementacin ........................................................................................ 56
5.6 Resultados obtenidos ................................................................................ 57
Captulo 6: Oscilador Local Con Mixer ................................................................... 60
6.1 Esquemtico ............................................................................................. 61
6.2 Implementacin ......................................................................................... 63
6.3 Resultados Obtenidos ............................................................................... 64
6.4 Comparacin ............................................................................................. 66
Captulo 7: AD9856 ................................................................................................ 67
7.1 Quadrature Digital Upconverter ................................................................. 68
7.2 Teora de Operacin. Descripcin general del funcionamiento ............... 70
7.3 Modulador Digital en Cuadratura ............................................................... 78
7.4 Funcin Sintetizador Director Digital.......................................................... 79
7.5 Conversor Digital Analgico ................................................................... 79
7.6 Multiplicador de Clock de Referencia ........................................................ 80
7.7 Interface de control.................................................................................... 81
7.8 Registros del AD9856................................................................................ 84
7.9 Perfiles de Registros ................................................................................. 86
7.10 Diagrama en bloques .............................................................................. 87
7.11 AD9856 en 60MHz .................................................................................. 87
7.12 Esquemtico ........................................................................................... 89
7.13 Implementacin. ...................................................................................... 90
7.14 Resultados .............................................................................................. 91
7.13 Filtro ........................................................................................................ 92

Pgina 3
Accietto, Decio
7.14 Modulador QPSK con Filtro. .................................................................... 96
7.15 Modulador QPSK con Filtro. .................................................................... 99
Captulo 8: Filtro 2.26GHz .................................................................................... 100
8.1 Introduccin............................................................................................. 101
8.2 iFilter ....................................................................................................... 102
8.3 Open Loop Resonator V1. ....................................................................... 106
Captulo 9: QPSK en 2.2GHz ............................................................................... 120
9.1 Introduccin............................................................................................. 121
9.2 Mediciones. ............................................................................................. 122
Conclusin ........................................................................................................... 125
Bibliografa ........................................................................................................... 126
APENDICE ........................................................................................................... 128
Placa controladora V1.0 ................................................................................ 129
Placa controladora V2.0 ................................................................................ 129
Programa N1: Oscilador @ 1.4GHz v1.0 ..................................................... 134
Programa N2: Oscilador @ 2.2GHz v2.1 ..................................................... 136
Programa N3: QPSK 60MHz + Datos .......................................................... 139
Programa N4: QPSK 60MHz + Datos + LO 2200MHZ ................................. 145

Pgina 4
Accietto, Decio

Pgina 5
Accietto, Decio
Introduccin
Este trabajo final de grado surge como un requerimiento del proyecto PIDDEF 32/11
con aplicacin aeroespacial y del inters personal de introducirnos en el manejo de
diseos, implementacin y puesta en marcha de circuitos en alta frecuencia.
El desarrollo se limita a la obtencin de una portadora (2,2Ghz) con modulacin
(QPSK) .No trata la obtencin de los datos (a modular) ni su posterior amplificacin
en potencia.
La importancia del proyecto reside en disponer un dispositivo modulador de datos en
un sistema de transmisin en Banda S (UHF). El uso de este canal permite disponer
de un mayor ancho de banda, y por ende una mayor capacidad de transmisin de
datos y una menor interferencia por frecuencias de dispositivos cotidianos de menor
frecuencia.
El procedimiento utilizado en el desarrollo es trabajar por etapas y por bloque
funcional, esto significa disear los circuitos, efectuar la construccin, medir e ir
conectando entre si los diferentes bloques. De esta forma se espera constatar las
diferentes problemticas de los diseos hasta obtener la optimizacin de los
rendimientos.

Pgina 6
Accietto, Decio
Objetivos del proyecto

Diseo e implementacin de un circuito modulador QPSK en banda S (2,2
2.3 GHz) a utilizar en un micro satlite, Proyecto FAS 1400.
Objetivos especficos
Asimilar conceptos del tema
Implementar circuito modulador QPSK
Realizar el upconventer para la seal en banda S
Destinatarios
Fuerza Area Argentina- Proyecto PIDDEF N 0032/11 (Subvencionado por la
Secretaria de Planeamiento-Subsecretaria de Investigacin cientfica y Desarrollo
Tecnolgico - Programa de Investigacin y Desarrollo para la Defensa).
Beneficios esperados
Los beneficios que se pretenden alcanzar con el proyecto son:
Circuito con una confiabilidad de funcionamiento que cumpla con las normas
aeroespaciales en todos aquellos aspectos factibles de cuantificar por los
equipos de ensayos disponibles.
Amplia aplicacin en comunicaciones tcticas y de uso dual (militar y civil).

Pgina 7
Accietto, Decio
Captulo 1: Teora de la
modulacin

Pgina 8
Accietto, Decio
1.1 Introduccin
La modulacin es el conjunto de tcnicas utilizadas para incorporar informacin sobre
una onda portadora (generalmente sinusoidal). Se busca hacer que uno o ms de los
parmetros (amplitud, frecuencia, fase) de la onda portadora cambien de valor de
acuerdo con las variaciones de la seal moduladora, que es la informacin que
queremos transmitir.
De esto surge que hay dos seales a procesar.
Seal Moduladora o Banda Base: Seal de informacin (voz, datos, multimedia) que
se quiere transmitir, ya sea analgica o digital, por el canal comunicacin.
Seal Portadora: Es una onda que es modulada por una seal a transmitir. Esta onda
portadora es de una frecuencia mucho ms alta que la de la seal moduladora (la
seal que contiene la informacin a transmitir).
El valor de la frecuencia se elige de forma tal que sea compatible con las
caractersticas del enlace a utilizar.
1.2 Tipos de modulacin

Existen bsicamente dos tipos de modulacin: la modulacin ANALGICA, que se
realiza a partir de seales analgicas de informacin, por ejemplo la voz humana,
audio y video en su forma elctrica y la modulacin DIGITAL, que se lleva a cabo a
partir de seales generadas por fuentes digitales, por ejemplo una computadora.
Algunas modulaciones analgicas:
Amplitud Modulada (AM). Consiste en hacer variar la amplitud de la onda

portadora de forma que esta cambie de acuerdo con las variaciones de nivel de
la seal moduladora.
Frecuencia Modulada (FM). Es el proceso de codificar informacin en una onda

portadora mediante la variacin de su frecuencia instantnea de acuerdo con la
seal de entrada.
Modulacin por Fase (PM). En este caso el parmetro de la seal portadora

que variar de acuerdo a seal moduladora es la fase.

Pgina 9
Accietto, Decio
Algunas modulaciones digitales:
Frequency Shift Key (FSK). Modulacin por desplazamiento de frecuencia. Es

la modulacin digital por frecuencia, donde los unos o marcas son
representados para una frecuencia y los ceros o espacios por otra.
Amplitude Shift Key (ASK). Modulacin por desplazamiento de amplitud. Los

dos valores binarios se representan mediante dos amplitudes diferentes, es
usual que una de ella sea cero.
Phase Shift Key (PSK). Modulacin por desplazamiento de fase. modulacin

angular que consiste en hacer variar la fase de la portadora entre un nmero
de valores discretos. Dentro de esta ltima existen varios tipos, BPSK, QPSK,
/4QPSK, 8PSK, 16PSK MPSK.
1.2.1 Modulacin multinivel por fases

Las tcnicas multinivel disminuyen el ancho de banda en funcin de agrupar bits en
palabras de modulacin.
PSK de dos niveles BPSK: Conocido como desplazamiento de fase binario. Utiliza
dos seales desfasadas entre s con 180 (2) para representar los dos dgitos
binarios.
PSK de cuatro niveles QPSK: en comparacin con la modulacin anterior, si en vez
de tomar un bit por cambio de fase se eligen dos bits, se logran tener cuatro
combinaciones posibles achicando el ancho de banda de manera considerable.
Adems se consideran cambios de fase 90 (/2).
PSK de M niveles MPSK: Se pueden usar ms de dos bits por palabra (siempre en
cuando sean potencias de dos, por ejemplos 24 =16 niveles). A medida que N es ms
grande, disminuye el ancho de banda. Como consecuencia de N mayor puede surgir el
Jitter1 en el espectro.
N puede alcanzar un valor de 256 niveles.
Ligera desviacin de la exactitud de la seal de Clock.

Pgina 10
Accietto, Decio
1.2.2 Ancho de banda de MPSK

El primer parmetro que se debe considerar es el ancho de banda de la seal
modulada. Este depender de diversos factores, entre otros, de la propia definicin
que se haga de ancho de banda, as como de la tcnica de filtrado que se use para
obtener la seal paso banda.
Calculo de Ancho de banda (BT).
BT =
[1.2.2]
Ejemplo:
Vt = Velocidad de Transmisin.
= Roll-off2 (0< <1).
M= Niveles (2,4,8,16..256).
Comparacin de ancho de banda entre BPSK-QPSK-8PSK.
; = 0.5.
Suponiendo una Vt de 2
BBPSK =
BQPSK =
. )
B8PSK =
. )
=3
= 1,5
. )
=1
Se nota la clara diferente matemtica de la disminucin del ancho de banda a medida

que se aumentan la cantidad de niveles.
1.2.3 Diagrama de modulacin QPSK
QPSK S(t)
-cos(2
+ )
00
+cos(2
+ )
11
-sin(2
+ )
10
+sin(2
+ )
01
Valor de aproximacin de ancho de banda de canal real a canal ideal.

Pgina 11
Accietto, Decio
Representacin vectorial.
La portadora mantiene siempre la misma amplitud, pero hay cuatro cambios de fase.
En el eje horizontal, llamada I, se representan los cosenos, y en el eje vertical,
llamada Q, los senos.
Figura 1: Diagrama de fase y constelacin QPSK
Figura 2: Diagrama de modulador QPSK
En la Figura 2 el flujo binario es dividido dos componentes, denominados canales I (in

phase, en fase) y Q (quadrature, en cuadratura) que modulan independientemente a
dos portadoras ortogonales entre s. Despus, las dos seales se superponen, y a la
seal resultante es la seal QPSK.

Pgina 12
Accietto, Decio
Captulo 2: Diseo de
modulador a
implementar

Pgina 13
Accietto, Decio
2.1 Diagrama de modulador.

El siguiente diagrama en bloques representa como es el sistema de modulacin
implementado, y se diserta una breve introduccin a cada uno de ellos.
Figura 3: Diagrama modulador en QPSK en 2.2GHz
2.2 Sintonizador digital directo (DDS)

EL sintonizador digital directo DDS por sus siglas en ingls es un dispositivo usado
para crear formas de onda arbitrarias a partir de un nico clock de frecuencia fija.
Algunas de las aplicaciones bsicas que implica el DDS son las siguientes:
Generador de seal.
Oscilador local en sistemas de comunicaciones.
Generador de funciones.
Mezclador de seales.
Moduladores.
Sintetizadores de sonido.
Ser parte un PLL digital.
En este trabajo final de grado, el DDS se utiliza como modulador. Le ingresan los
datos I/Q, y a su salida genera una seal modulada en QPSK a 60 MHz conteniendo la
informacin ingresada previamente.

Pgina 14
Accietto, Decio
2.3 Oscilador Local

El bloque siguiente es el Oscilador Local.
Este bloque genera una seal sinusoidal en 2.2GHz que es utilizada como seal
portadora para la modulacin QPSK obtenida en el bloque descripto previamente.
El Oscilador Local es construido mediante un PLL (del ingls Phase-locked loop
espaol Lazo enganchado por Fase).
Es un sistema retroalimentado compuesto por un comparador de fase, un filtro pasabajos y un oscilador controlado por tensin (VCO).
2.4 Mixer
El circuito mezclador mixer es un dispositivo electrnico capaz de combinar dos o
ms seales para generar una sola salida.
Existen dos formas de hacer un mezclador, por la suma de las seales, o por la
multiplicacin de seales. En esta ltima, el mixer acta como multiplicador dando
como resultado la multiplicacin de las dos seales, y como fue usado en nuestro
caso, se multiplica con una seal de oscilador local para llevar en frecuencia cierta
informacin.
2.5 Filtro Pasa-Banda

La ltima etapa de nuestro trabajo, es un filtro pasa-banda. Este es incluido con la
finalidad de eliminar las frecuencias inferiores y superiores creadas a la salida del
proceso de upconverter.

Pgina 15
Accietto, Decio
Captulo 3: Oscilador
Local en 1.4GHz

Pgina 16
Accietto, Decio
Por cuestiones de tiempo, informacin disponible y disponibilidad de los
elementos/accesorios, se empez diseando y fabricando un oscilador a una
frecuencia de 1,4Ghz.
3.1 PLL (Phase-Locked Loop)

Es un sistema retroalimentado compuesto por un comparador de fase, un filtro
pasa-bajos y un oscilador controlado por tensin (VCO).
Figura 4: Diagrama de bloques de PLL
3.1.1 Funcionamiento
Sin ninguna seal de entrada aplicada al sistema, la tensin de error Vd(t) es igual a
cero. El VCO opera a una frecuencia establecida que es conocida como la frecuencia
de operacin libre. Al ingresar una seal al sistema Vi(t), el comparador de fase
compara la fase y la frecuencia de entrada con la frecuencia del VCO y genera una
tensin de error Ve(t) que est relacionada con la fase y la diferencia de frecuencia
entre las dos seales. Este error de tensin es luego filtrado para ser aplicado al
control del VCO. De esta manera se fuerza al VCO a oscilar a cierta frecuencia y as
lograr que la tensin de error Ve(t) sea la mnima.
Mientras la seal de entrada se mantenga fija el sistema mantendr la frecuencia
deseada ante cualquier cambio.
El rango de frecuencias sobre las cuales el PLL puede mantener su enganche con una
seal entrante es definido como el rango de enganche del sistema. La banda de
frecuencias sobre las cuales el PLL puede adquirir enganche con una seal entrante
se conoce como el rango de captura del sistema, y nunca es mayor que el rango de
enganche.

Pgina 17
Accietto, Decio
Efecto del Filtro Pasa Bajo
En la operacin del lazo, el filtro pasa bajo cumple una funcin doble:
1.- Al atenuar las componentes de error de alta frecuencia en la salida del comparador
de fase, mejora las caractersticas de rechazo de interferencias.
2.- Provee una memoria de corto plazo para el PLL y asegura una rpida recaptura de
la seal, si el sistema es sacado del enganche por un ruido transitorio.
El ancho de banda del filtro pasa bajo tiene los siguientes efectos sobre el rendimiento
del sistema:
a) El proceso de captura se vuelve ms lento, y el tiempo de recuperacin aumenta.
b) Disminuye el rango de captura.
c) Las propiedades de rechazo de interferencias del PLL mejoran, dado que la tensin
de error causada por una frecuencia interferente es atenuada ms todava por el filtro
pasa bajo.
d) La respuesta transitoria del lazo (la respuesta del PLL a cambios repentinos en la
frecuencia de entrada dentro del rango de captura) se vuelve subamortiguada.

Pgina 18
Accietto, Decio
3.2 Fujitsu MB15E07SL

Pin N Nombre Funcin
1
OSCin
Oscilador externo (3 a 40Mhz)
2
3
4
5
6
7
OSCout
VP
VCC
Do
GND
XFIN
Oscilador externo (3 a 40Mhz)

Tensin para salida a VCO
Alimentacin
Salido para carga VCO
Masa
Entrada de Prescaler complementario
8
9
10
11
FIN
CLOCK
DATE
LE
Entrada Prescaler
Clock para interfaz serial
Datos para configuracin
Permite la programacin del PLL
12
PS
Modo normal o ahorra de energa.
13
ZS
Salida normal de Do o alta impedancia
14
LD/fout
Detector de enganche o de cambio de fase
15
Salida de comparador de fase para energa

externa
16
Salida de comparador de fase para energa

externa CMOS
Figura 5: Integrado MB15E07SL
Tabla 1: Diagrama de pines.
El MB15E07SL de Fujitsu es un PLL capaz de lograr una frecuencia de oscilacin

mxima de 2,5Ghz. Cuenta con un Prescaler con la posibilidad de eleccin de
funcionamiento de 32/33 o 63/64 dependiendo de la frecuencia que el usuario desea
utilizar.
El acceso a su configuracin, control y puesto en funcionamiento es realizado a travs
de una interfaz serial compuesta por tres entradas3 principales, determinadas de la
siguiente manera:
Clock Reloj sincronizador entre unidad de control y PLL.
Data Input de trama de bits de programacin, funcionamiento y control.
Load Enable Habilita la escritura de registro.
Pines del chip.

Pgina 19
Accietto, Decio
El voltaje de alimentacin admite un rango que comprende desde 2.4V a 3.6V siendo
3.3V el valor optimo recomendable. A su vez permite un voltaje de un mximo de 4V,
para sobre saturar el dispositivo, claramente no es aconsejable su uso.
En funcionamiento permite mantener su normal funcionamiento en los umbrales de
temperatura: -40C a +85C.
3.2.1 Configuracin
Para llevar a cabo la configurar del PLL en una frecuencia deseada, se debe completar
y analizar la siguiente ecuacin. Es importante respetarla ya que es el fundamento de
la configuracin del MB15E07SL.
[( . )
fOSC ; [3.2]
Dnde:
fVCO = Frecuencia deseada.
N = Valor binario de 11 bits para contador programable (3 a 2,047).
A = Valor binario de 7 bits para ingresar datos al contador (0 A 127).
fOSC = Frecuencia de referencia. (Hasta 40Mhz).
R = Valor binario de 14 bits para contador de referencia programable (3 a 16,383).
M = Selector de pre-divisor, 32 para una frecuencia inferior a 2GHz, 64 para una
frecuencia igual o mayor a 2GHz.

Pgina 20
Accietto, Decio
3.2.2 Transmisin serial

La configuracin serial es realizada para configurar la frecuencia de trabajo de trabajo
del PLL, sin sta no existe control sobre el VCO generando que simplemente resulte
como salida su frecuencia de oscilacin libre.
El MB15E07SL cuenta con dos registros por separado que deben ser puestos a cero
para su respectiva configuracin, Divisor Programable y Divisor de Referencia
Programable.
Para escribir los registros, se deben respetar los niveles mximos de tensin en los
bits de control. En la hoja de datos del integrado MB15E07SL, se determina que un
nivel de estado alto corresponde a un mnimo del 70% de la alimentacin, y para
niveles de estado bajo con un mximo del 30% de la alimentacin. Si en los pines de
configuracin se supera el valor de 4 voltios, el dispositivo va a dejar de funcionar
correctamente hacindolo inservible, por ende es muy importante revisar y proteger las
tensiones que proporcionar la unidad de control.
3.2.3 Formacin de Registros

Contador de Referencia Programable
Este, contiene el valor el valor binario de R, y a su vez permite la seleccin del divisor
de prescaler, cantidad de corriente proporcionada a su salida, analizador de
comparador de fase, y salida para otro prescaler o como referencia a PLL
enganchado.
LSB
1
2 3 4
5 6 7
CNT R1 R2 R3 R4 R5 R6
MSB
Datos
8 9 10 11 12 13 14 15 16 17 18
19
R7 R8 R9 R10 R11 R12 R13 R14 SW FC LDS CS
Contador Programable
Esta rfaga, contiene los valores en binario de los datos A y N.
LSB
MSB
1
2 3 4 5 6 7
CNT A1 A2 A3 A4 A5 A6
Datos
8 9 10 11
A7 N1 N2 N3
12
N4
13
N5
14
N6

15
N7
16
N8
17
N9
18
N10
19
N11
Pgina 21
Accietto, Decio
El primer bit, es el bit de control (CNT) que hace diferencia de cual de los dos
contadores se refiere la rfaga armada.
A continuacin se muestran las tablas de los bits descriptos previamente.
Tabla 1. Bit de Control
Bit de Control (CNT)

Alto
Bajo
Registros de datos
Para el divisor de referencia programable.
Para el divisor programable.
Tabla 2. Prescaler
SW
Alto
Bajo
Divisin Prescaler
32/33
63/64
Tabla 3. Corriente de entrega
CS
Alto
Bajo
Valor de Corriente
6mA
1.5mA
Tabla 4. Salida LD/Fout
LDS
Alto
Bajo
Seal de Salida LD/Fout

Fout
LD
Tabla 5. it FC (LDS = H)
fr > fP
fr < fP
fr = fP
DO
H
L
Z
FC = ALTO
R
P
LD/Fout
L
L
H
Z
Fout = Fr
L
Z
DO
L
H
Z
FC = BAJO
R
P
H
Z
L
L
L
Z
LD/Fout
Fout = FP
Z = alta impedancia.
La trasmisin de cada contador de registro debe ser realizarse enviando desde el bit
ms significativo al menos significativo.

Pgina 22
Accietto, Decio
Duracin de bits de control
Figura 6: Diagrama de tiempos.
Analizando el grafico de los tiempos de bits para configuracin y control, se deduce

que antes del flanco ascendiente del reloj, el bit de dato ya debi ser enviado, y que al
flanco descendiente el bit de dato todava debe permanecer en estado de envo.
A continuacin, se detallan los tiempos mnimos y mximos admitidos para la
transmisin serial correspondiente al grafico anterior. A continuacin, los tiempos
mnimos y mximos admitidos para la transmisin serial correspondiente al grafico
anterior.
Tiempo
t1
t2
t3
t4
t5
t6
t7
Mnimo
20
20
30
30
100
20
100
Unidad
ns
ns
ns
ns
ns
ns
ns
Tabla 7: Lmite de tiempo de bit.

Pgina 23
Accietto, Decio
3.3 Oscilador en 1400MHz

Para realizar un oscilador de una frecuencia de 1400Mhz utilizando el MB15E07SL se
aplica la ecuacin 3.2 y se obtienen siguientes valores:
N = 43
A= 24
fOSC = 10Mhz.
R = 10
M = 32 (fVCO < 2000Mhz)
Remplazando, se demuestra como la ecuacin 3.2 cumple con la frecuencia que se
desea obtener.
= 1400
[(
10
3.3.1 Rfagas para 1400Mhz

Con los valores obtenidos de la frmula 3.2, los valores de A,N y R en sistema binario
son los siguientes:
A = d24 = b11000;
N= d43 = b101011;
R= d10 = b1010;
Configuracin de bits:
Bit N 1 (CNT): estado alto, lo que indica que es la rfaga perteneciente al Contador
de Referencia Programable.
Bit N 16 (SW): estado alto, para tener el Prescaler en 32.
Bit N 17 (FC): estado alto, para la comparacin de fase.
Bit N 18 (LDS): estado bajo, para aviso de PLL enganchado.
Bit N 19 (CS): estado bajo, para tener una corriente de 1.5mA (no era necesaria
ms).

Pgina 24
Accietto, Decio
Con la disposicin de todos los bits, con su orden desde el bit menos significativo al
ms significativo, se forman as las rfagas.

Bit N
Valor
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
1 0 1 0 1 0 0 0 0 0
0
0
0
0
0
1
1
0
0
El primer bit (CNT) tiene un estado bajo identificando la rfaga de Contador
Programable.
Bit N
Valor
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
0 0 0 0 1 1 0 0 1 1
0
1
0
1
0
0
0
0
0
3.4 Oscilador Controlado por Voltaje

POS2000A, es un oscilador controlado por voltaje que puede generar una respuesta
oscilatoria de una frecuencia entre 1320Mhz y 2000Mhz.
Cuenta con una resolucin de 27.14Mhz/v a 60.22Mhz/v.
El POS2000A permite un rango de alimentacin que va desde 1V hasta 20V inclusive.
La tensin de alimentacin limita frecuencia que se desea la oscilacin.
Ejemplo: con una tensin de alimentacin de 5 voltios, la frecuencia podr tener un
valor de entre 1298.69MHz a 1461.15MHz. Por ms que la tensin de configuracin
sea superior, la frecuencia solo podr ser 1461.15MHz.
Pin Nro
1
2
3
4
5
6
7
8
Nombre
VCC
RF-OUT
GND
GND
GND
GND
GND
V-Tune
Descripcin
Alimentacin
Salida Oscilatoria
Tierra
Tierra
Tierra
Tierra
Tierra
Voltaje de Seteo
Tabla 8: Descripcin de Pins.

Pgina 25
Accietto, Decio
La siguiente tabla, obtenida de la hoja de datos del VCO, muestra la frecuencia que se
obtendra en funcin del voltaje de configuracin y de la temperatura de trabajo que se
encuentre en el medio.
V
Sintona.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
Tuning
Sens.
Mhz/V
60.22
45.61
40.69
38.28
37.88
38.21
38.97
40.98
44.58
46.93
48.90
49.42
48.15
45.61
42.30
38.45
35.00
31.99
29.29
27.14
Frecuencia [Mhz]
-55C
1315.76
1360.30
1400.13
1438.08
1475.67
1513.49
1552.21
1593.01
1639.49
1686.88
1735.04
1784.37
1831.94
1877.13
1919.10
1957.47
1992.45
2024.60
2054.18
1081.17
25C
1298.69
1344.30
1384.99
1423.27
1461.15
1499.36
1538.36
1579.31
1623.89
1670.81
1719.71
1769.13
1817.28
1862.89
1905.19
1943.64
1978.64
2010.62
2039.91
2067.06
85C
1282.39
1329.07
1370.50
1409.23
1447.41
1485.93
1525.27
1566.39
1610.31
1656.97
1705.77
1755.29
1803.71
1849.52
1891.96
1930.96
1965.61
1997.48
2026.75
2053.70
Tabla 9: Datos de performance.
Figura 8: Datos de performance.

Pgina 26
Accietto, Decio
3.5 Filtro de lazo

La empresa Fujitsu recomienda utilizar un filtro de bucle pasa-bajo para hacer uso
aprovechado del bajo ruido, y costo. Se puede ver el esquema en la siguiente imagen.
Figura 9: Filtro de Loop.
Figura 10: Filtro Tpico.
Analizando se obtiene lo siguiente:
Los componentes pasivos forman un filtro de tercer orden. A su vez la salida

del VCO genera otro polo, por lo tanto el sistema completo es un filtro pasabajo de cuarto orden.
Los componentes principales son R1 y C2, los dems, simplemente agregan

mayor orden de atenuacin.

Pgina 27
Accietto, Decio
3.5.1 Clculos
Relacin mxima de divisin.

=
; [3.5.1]
4
= 1460
Frecuencia natural.
fsetp = 1460Mhz - 1300 MHz = 160MHz
5
ln
; [3.5.2]
ln
= 5395.028Hz
Calculo de capacitor C2.
=
.
= 40.23nF
Calculo de resistencia R1
=2* *
=2*0.707*
; [3.5.3]
; [3.5.4]
=1.036k
Calculo de capacitor C1
C1=
C1=
= 4.023nF
Para el capacitor C3 y la resistencia R2, se considera que:

C3*R2
Por lo que se puede considerar, C3 = 2.2nF, R2 = 1K quedando:
4
5
Frecuencia ante voltaje mximo.

Empezar con un factor de amortiguamiento de 0.7 y ts menor a 0.002 seg.
Pgina 28
Accietto, Decio
1K*2.2n = 2.2 4.023 =
Resumiendo, los valores para formar el filtro son:

C1 = 4.023nF; C2 = 40.23nF; C3 = 2.2nF; R1 = 1.036K; R2 = 1K
3.5.2 Simulacin y frecuencia de corte

Utilizando el software NI Multisim 10.1 se puede simular el circuito planteado (y
posteriormente implementado) obteniendo lo siguiente.
Figura 11: Filtro de Loop
En el grfico de bode, se puede ver en los -3dB la frecuencia de corte es igual a

71.295Khz.
Figura 12: Diagrama de magnitud de Bode.

Pgina 29
Accietto, Decio
Figura 13: Diagrama de fase de Bode.
Se destaca que los valores de los componentes calculados no existen en el mercado.

A su vez el uso de componentes de valores variables en frecuencias altas genera
complicaciones.
La solucin a esto fue utilizar los valores e los componentes ms cercanos a los
valores deseados. Por consiguiente se utiliza.
C1 = 3.9nF; C2 = 39nF; C3 = 2.2nF; R1 = 1K; R2 = 1K.
Como resultado, no existe cambio en la frecuencia de corte.

Pgina 30
Accietto, Decio
3.6 Esquemtico N1
La imagen a continuacin muestra el diagrama esquemtico del oscilador para
portadora en 1.4GHz, el mismo esta compuesto por lo siguiente:
Dos reguladores de tensin, 3.3V y 5V. (U1 & U2)
PLL Fujitsu MB15E07SL. (U3)
POS2000A (u4).Se agreg una luz led para detectar el enganche del PLL en la
frecuencia deseada.
Esquemtico N1: Diseo PLL en 1.4GHz

Pgina 31
Accietto, Decio
3.6.1 Implementacin
En las siguientes imgenes se ve a la izquierda la placa de control, a la derecha el
oscilador en 1.4GHz.
Figura 14: PCB 1 PLL en 1.4GHz con PCB de control Vista inferior.
Figura 15: PCB 1 PLL en 1.4GHz Vista superior.

Pgina 32
Accietto, Decio
3.6.2 Resultados Obtenidos

Las siguientes imgenes son los resultados obtenidos en dos analizadores de
espectro diferentes.
Figura 16: Analizador de Espectro Tektronic Analgico - 1.4GHz - Span 30MHz
Figura 17: Analizador de Espectro Agilent Digital - 1.4GHz Span 100MHz

Pgina 33
Accietto, Decio

Pgina 34
Accietto, Decio
Figura 21: Analizador de Espectro Agilent Digital - 1.4GHz Span 500KHz

Pgina 35
Accietto, Decio
3.7 Esquemtico N 2
Este diseo, conserva las mismas caractersticas que el anterior, salvo que ste
agrega en el mismo PCB un microprocesador para realizar la carga de los registros del
PLL y su posterior control. Tambin se le agregan capacitores de desacople en la
alimentacin para suprimir ruidos provenientes de la fuente.
Esto fue construido con el propsito de poder comparar el ruido que se genera al
realizar el control en otra placa independiente, conllevando el ruido agregado por los
conectores, cables y dems.
El microprocesador utilizado es el 16F648A.
A continuacin el Esquemtico 2.
Esquemtico N2: Diseo PLL en 1.4GHz con unidad de control

Pgina 36
Accietto, Decio
3.7.1 Implementacin
Para su realizacin se mantuvieron los mismos criterios de diseo en el PCB. Se
mantuvo el mismo programa para cargar los registros y control 6
Figura 22: PCB 2 PLL en 1.4GHz con control Vista inferior.
Se adecuo para el PIC 16F648A.

Pgina 37
Accietto, Decio
3.7.2 Resultados obtenidos

Pgina 38
Accietto, Decio
3.7 Comparacin entre los dos diseos
En niveles de potencia se destaca lo siguiente, la primera implementacin

presenta una mejor respuesta, con - 6.14dBm contra la segunda
implementacin con -10.49dBm.
En proximidades a la frecuencia de 1.4GHz (donde oscila el PLL), el primer

diseo tiene menos picos de ruidos.
3.8 Conclusin
Luego de haber realizado el primer diseo y tomar las mediciones correspondientes,
se prosigui, buscando un mejor resultado, sin embargo los resultados obtenidos no
fueron satisfactorios como los esperados.
El incluir la unidad de configuracin de registro y control (microcontrolador) en la
misma placa se introdujo una prdida de +4dBm de potencia, y a la seal generada le
sum ruido.
Se destaca que en el desarrollo y fabricacin del PCB, se consideraron las
consideraciones necesarias que se deben tener en circuitos con alta frecuencia. As se
agregaron capacitores de desacople y vas para mejor continuidad entre planos de
masa. Pese a estas consideraciones no fue satisfactoria la segunda placa.
3.9 Programa controlador

Se utiliza una placa encargada de puesta a cero y control del PLL, que est
compuesta por un PIC 16F870.
Se realizaron varios cdigos, y se fueron probando hasta llegar a la versin ms
eficiente. (VER PROGRAMA N1 EN APENDICE).

Pgina 39
Accietto, Decio
Local en 2.2GHz

Pgina 40
Accietto, Decio
4.1 MAXIM MAX2752

El nuevo VCO, MAX2752, tiene un rango de frecuencia de 1850Mhz a 2350Mhz, que
se logra con una variacin de 0 a 3v en la configuracin del circuito PLL. Se logra una
resolucin de 105Mhz/V.
La tensin de alimentacin: +2.7V a +5.5V.
Umbrales de temperatura: -40C a 85C. La temperatura de operacin es muy
importante ya que al ser utilizado para aplicacin satelital debe soportar umbrales
entre -20C y 70C. Segn la hoja de datos, el circuito VCO MAX2752 soporta este
rango de temperaturas.
En el grfico de la curva de sintonizacin del VCO, se puede apreciar en el eje de las
abscisas al voltaje de sintonizacin y en el eje de las ordenadas la frecuencia a la cual
sintoniza. Por lo tanto para obtener una frecuencia de oscilacin de 2200Mhz, el
voltaje para sintonizacin del VCO requiere un valor aproximado a 2.1V.
En el grfico, se aprecia que en la zona de mayor linealidad, las curvas
correspondiente a las tres temperaturas de trabajo (-40C; 25C; 85C) presentan una
diferencia de brecha entre ellas casi despreciable, lo cual indica que el Oscilador
controlado por voltaje, no cambiara su frecuencia de oscilacin por causa de las
variaciones de temperatura.
Figura 25: Diagrama de bloques MAX2752

Figura 26: Curva de tuning

Pgina 41
Accietto, Decio
Pin N
Nombre
Funcin
BYP
Bypass del VCO
TUNE
Entrada de voltaje de frecuencia de oscilacin
GND
Tierra.
SHDN
Apagado digital.
VCC1
Alimentacin 1.
VCC2
Alimentacin 2.
OUT
Salida retroalimentada al PLL.
GND
Tierra.
Tabla 10: Configuracin de Pins.
4.1 Configuracin para 2.2Ghz

Rfagas para 2200Mhz
Al volver a utilizar el circuito PLL Fujitsu MB15E07SL se mantuvo la misma
configuracin que la usada con el oscilador anterior (de 1.4GHz) en cuanto a los
valores de tensin, corriente y forma de trabajo.
Simplemente se cambiaron las rfagas de puesta a cero para el valor de frecuencia (a
2.2Ghz) y el bit SW en bajo nivel para usar M = 63.
Por lo tanto, los valores para M,N,A y R son 64, 34, 24 y 10 respectivamente,
formndose las siguientes rfagas.

Bit N 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
Valor
1 0 1 0 1 0 0 0 0
Bit N 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
Valor
0 0 0 0 1 1 0 0 0 1

Pgina 42
Accietto, Decio
4.2 Filtro de lazo

Basndonos en los mismos parmetros de clculos del generador de 1.4Ghz el nuevo
filtro de PLL para generar el oscilador local de 2.2Ghz es el siguiente.
4.2.1 Clculos
Relacin mxima de divisin.
N=
N=
= 2300
Frecuencia natural.
fsetp = 2300Mhz - 2000 MHz = 300MHz
f =
f =
1
f
ln
2 ts
f
ln
Calculo de capacitor C2.

I K
N (2 f )
C =
C =
= 5678,04Hz
/
,
= 53.80nF
Calculo de resistencia R1
R =2* *
R =2*0.707*
=736.67

Pgina 43
Accietto, Decio
Calculo de capacitor C1
C1=
C1=
= 5.380nF
Para el capacitor C3 y la resistencia R2, se considera que:
C3*R2
Por lo que se puede considerar, C3 = 2.2nF, R2 = 1.2K quedando:
1.2K*2.2n = 2.64 3.96 =
Se puede concluir con los siguientes valores:

C1 = 5.38nF; C2 = 53.80nF; C3 = 2.2nF; R1 = 736.67; R2 = 1.2K

Pgina 44
Accietto, Decio
4.3 Simulacin y frecuencia de corte.
Figura 27: Diagrama de magnitud de

Bode.
Figura 28: Diagrama de fase de Bode.
En el grfico de bode, se puede ver en los -3dB la frecuencia de corte es igual a

61.913KHz.

Pgina 45
Accietto, Decio
4.4 Esquemtico.
A continuacin se muestra el diagrama esquemtico del oscilador para oscilador local
en 2,2GHz, el mismo esta compuesto por lo siguiente7:
PLL Fujitsu MB15E07SL. (U1)
VCO MAX2752. (U2)
Regulador de tensin. (U3)
Se agreg una luz led para detectar el enganche del PLL en la frecuencia deseada. Y
adems otro led como salida del bit de control.
Adems cuenta con capacitores de desacople en el regulador de tensin y diodo de
proteccin con la finalidad de evitar la circulacin en el sentido inverso de la corriente.
EsquemticoN3: PLL en 2.2GHz
No se mencionan capacitores, resistencias y conectores.

Pgina 46
Accietto, Decio
4.5 Implementacin
Figura 29: PCB PLL en 2.2GHz Vista inferior.
Figura 30: PCB PLL en 2.2GHz Vista superior.

Pgina 47
Accietto, Decio
4.6 Programa de puesta a cero y control

Para la cargar los registros de PLL y su posterior mantenimiento en frecuencia se
utiliza la misma placa multipropsito que en el caso anterior del oscilador de 1.4Ghz.
Se debe realizar un nuevo programa (tambin en lenguaje C). La diferencia con el
esquema anterior, es que el nuevo software de control, pone a cero por primera vez el
PLL, y luego espera que el bit LD del mismo PLL, entre en un estado bajo, (significa
que el mismo est desenganchado) lo cual significa que debe ser reprogramado.
EL circuito PLL Fujitsu MB15E07SL no cuenta con una memoria interna ROM8 ,por lo
que antes la presencia de una interrupcin en su alimentacin, y retornar, los
registros permanecen vacos y por lo tanto oscila en su frecuencia de oscilacin libre.
Como se mencion anteriormente el programa es capaz detectar el no-funcionamiento
desenganche y ante esto, carga automticamente sus registros.
(VER PROGRAMA N2 EN APENDICE.)
Read-only-memory.
Pgina 48
Accietto, Decio
Captulo 5: Mixer

Pgina 49
Accietto, Decio
En esta etapa se realiza el upconverter de la seal de banda base obtenida en a la
salida del DDS.
Un mezclador (mixer) es un circuito no lineal variante con el tiempo o un dispositivo
capaz de mezclar dos seales de entrada, vs(t) y v0(t), a frecuencias diferentes,
produciendo a su salida una mezcla de seales vi(t) de diferentes frecuencias igual a
una combinacin lineal de las dos frecuencias de entrada, obteniendo:
1.-La suma de las frecuencias de las seales de entrada
2.-La diferencia entre las frecuencias de las seales de entrada
3.-Las dos seales originales, habitualmente consideradas como parsitas que se
eliminan mediante filtros de frecuencia.
Figura 31: Diagrama de multiplicacin
5.1 Anlisis matemtico

Suponemos dos seales.
Vs(t) = A cos( t),
V0(t) = B cos( t),
Y a su vez, la seal vi(t) se la multiplicacin entre ambas.
Vi(t) = vs(t).v0(t);
Vi(t) = A cos( t). B cos( t)
Usando la siguiente identidad trigonomtrica.
cos( t). cos( t) = {cos( )t + cos( + )t}
Remplazando.
Pgina 50
Accietto, Decio
Vi(t) = A cos( t). B cos( t) =
{cos( )t + cos( + )t}
Bsicamente realiza una modulacin por producto, con doble banda lateral y portadora
suprimida.
5.2 Simulacin
En la siguiente simulacin se suponen dos seales ideales, una con una frecuencia de
100KHz y otra de 10KHz9, las cuales sern multiplicadas por un mezclador ideal.
Figura 32: Seal ideal de 10KHz
Figura 33: Seal ideal de 100KHz
f 0 es 10 veces mayor que f 1

Pgina 51
Accietto, Decio
Figura 34: Resultado de multiplicar las dos seales.
En la anterior imagen se pueden ver las dos bandas producidas al realizar la operacin
de multiplicacin de una seal ideal con una frecuencia de 10KHz con otra seal ideal
tambin de 100KHz.
Como resultado, son dos bandas, una en la frecuencia de 90KHz y otra en 110KHz tal
cual como se demuestra en el proceso matemtico.10
10
No se tienen en cuenta las amplitudes de las resultantes.

Pgina 52
Accietto, Decio
5.3 Mixer MAX2660

Este integrado es pequeo, de poco ruido, activo (por ende aumenta la ganancia a la
salida) y por su bajo consumo es ideal para ser usado con equipos porttiles.
Este upconverter mixer, cuenta con tres puertos (adems de alimentacin y tierra) que
son:
Entrada IFIN (Intermediate Frequency), permite un rango de entre 40Mhz y 500Mhz,
con una tensin nominal de 1.3V.
Entrada LO (Local Oscilator), permite un rango entre 600Mhz y 2500Mhz. Con un
umbral de potencia de -10dBm a +5dBm.
Salida RF, resultado de la multiplicacin de los dos puertos anteriores, con un rango
de salida de 400Mhz a 2500Mhz.
Figura 35: Diagrama de Pins.
Pin N
Nombre
Funcin
LO.
Entrada de Oscilador Local.
GND.
Tierra.
IFIN.
Entrada de Frecuencia Intermedia.
RFOUT.
Salida de radio frecuencia.
VCC.
Alimentacin.
SHDN.
Apagado digital.
Tabla 11: Funciones de Pins.
Los puertos de entrada IFIN y LO, estn adaptados a una impedancia real de 50ohms.
Todo el sistema esta normalizado a 50ohms, por lo tanto no se presenta inconveniente
a la hora de conectar los diferentes bloques entre si, obteniendo el mximo
rendimiento posible y libre de R.O.E.
El puerto de salida RF, tiene una salida de impedancia compleja, adquiriendo
diferentes valores en funcin de las entradas. El siguiente grfico muestra el valor de
impedancia para la frecuencia de salida requerida.

Pgina 53
Accietto, Decio
Figura 36: Impedancia de salida vs frecuencia

de salida
La adopcin, se lleva a cabo siguiente el datasheet, que establece un circuito tpico de

conexin, y a su vez los valores de componentes para ciertas frecuencias.
Alimentacin: +2.7V a +5.5V
Este dispositivo carece de configuracin alguna. Simplemente es necesario su
alimentacin de corriente.
Figura 37: Diagrama esquemtico tpico.

Pgina 54
Accietto, Decio
5.4 Esquemtico
El siguiente esquemtico representa al diseo del mixer con el integrado MAX2660.
El mismo consta de:
Un reguladora de tensin a 3.3V (U3) con capacitores de desacople y un diodo de
proteccin en la entrada de corriente.
Mixer Max2660 (U2). Con sus respectivos inductores de para adaptacin.
P2 es el puerto de entrada del Oscilador Local (2.2GHHz).
P3 es la entrada de la banda base (60MHz).
P RF es la salida de la operacin de multiplicacin entre las dos entradas anteriores.
Esquemtico N4: Mixer

Pgina 55
Accietto, Decio
5.5 Implementacin
Figura 38: PCB Mixer - vista inferior.
Figura 39: PCB Mixer - vista inferior.

Pgina 56
Accietto, Decio
5.6 Resultados obtenidos

La puesta en funcionamiento fue realizado de la siguiente manera.
Para la entrada IF se uso un generador de seales con 60MHz y 0dBm de potencia (la
cual se fue variando para probar la entrada correspondiente).
En la entrada de OL se uso el oscilador de 2.2GHz descripto en el capitulo anterior.
Figura 40: Salida de Mixer centrada en 2.260GHz Span 500MHz
En la anterior imagen se observa como la seal de 2.2GHz queda disminuida en

amplitud frente a las bandas laterales (en 2.14GHz y 2.26GHz). Otro punto a destacar
es la no supresin en forma completa de la portadora, debido a ser un mixer real.
Por ltimo, se aprecia la presencia de ms bandas laterales, con un espaciamiento
idntico cada 30MHz, disminuyendo desde las bandas laterales a los exteriores.

Pgina 57
Accietto, Decio
Figura 41: Salida de Mixer centrada en 2.260GHz Span 150MHz
En esta imagen, se puede observar que la seal en 2.26GHz tiene una potencia de 38.45dBm (cerca de 20dBm de la portadora).
Figura 42: Salida de Mixer centrada en 2.260GHz Span 1MHz Max Hold

Pgina 58
Accietto, Decio
Figura 43: Salida de Mixer centrada en 2.260GHz Span 500KHz Max Hold
Figura 44: Salida de Mixer centrada en 2.260GHz Span 500KHz

Pgina 59
Accietto, Decio
Local Con Mixer

Pgina 60
Accietto, Decio
6.1 Esquemtico
El siguiente esquemtico, fue diseado incorporando el oscilador local en 2.2GHz con
el mezclado de seales. De esta manera se evitan prdidas de conexin entre placas
generadas por los conectores, cables y medios de transmisin.
La salida del oscilador local se conecta a travs de una va de un largo mnimo y un
ancho mximo a la entrada del mezclador.
El esquemtico est compuesto por lo siguiente:
PLL Fujitsu MB15E07SL (U1).
Mixer max2660 (U2) con sus inductores para adaptar (L1 & L2).
Regulador de tensin a 3.3V, con capacitores de desacople y diodo protector de
corriente invertida (U3).
Led identificador de enganche.
Conector de alta frecuencia para entrada de banda base (P_FI).
Conector de alta frecuencia para salida del mezclador (P_RF).
Capacitores y resistencias simples para corriente y desacople.

Pgina 61
Accietto, Decio
Esquemtico N5: Oscilador Local con Mixer.

Pgina 62
Accietto, Decio
6.2 Implementacin
Figura 45: LO con Mixer - Vista inferior.
Figura 46: LO con Mixer - Vista superior.

Pgina 63
Accietto, Decio
6.3 Resultados Obtenidos

Para registrar los resultados se utiliz un generador de funciones Agilent, con una
seal sinusoidal con una frecuencia de 60 MHz, y una amplitud de -1dBm.
Figura 47: LO con Mixer Span 200MHz.

Pgina 64
Accietto, Decio
Figura 50: LO con Mixer Span 500KHz.

Pgina 65
Accietto, Decio
6.4 Comparacin
En modo de comparacin, se compara los resultados obtenidos al final del capitulo 5 y
los datos resultantes del capitulo 6.
Se aprecia un incremento de potencia en la banda lateral deseada (2.26GHz), como
as tambin una notable disminucin de ruido en la onda generada de la banda
deseada.
Para realizar esto, tambin se utilizo un generador de funciones con 0dBm de potencia
y 60MHz.
Sintetizando, el hecho interconectar todos los dispositivos de alta frecuencia en una
misma placa, genera una mejor performance en comparacin a tener cada dispositivo
en forma separada. Es importante tener en cuenta las vas a masa para separar las
seales y no lograr interferencia.

Pgina 66
Accietto, Decio
Captulo 7: AD9856

Pgina 67
Accietto, Decio
7.1 Quadrature Digital Upconverter

Modulador universal de bajo costo para soluciones de comunicaciones. Integra un
DDS11 de alta velocidad, un conversor digital-analgico de alta velocidad, circuito
multiplicador de clock, filtros digitales, y otras funciones de DSP12 en un solo chip
para completar el upconverter de la modulacin en cuadratura.
El AD9856 es de bajo volumen en un encapsulado pequeo ideado para trabajar en el
tango industrial de temperatura de -40C a +85C.
Figura 51: Diagrama de Pins
11
12
Direct Digital Synthesizer.

Digital Signal Process
Pgina 68
Accietto, Decio
Pin N
Nombre
Funcin
TxENABLE
Habilita la entrada de datos.
2,3
D1113, D10
Datos.
4,10,21,44 DVDD
Alimentacin digital.
5,11,20,43 DGND
Tierra digital.
6a9
D9 a D6
Datos.
12 a 17
D5 a D014
Datos.
18,19,22
NC
Sin conexin.
23,28,31
AGND
Tierra analgica.
24
BG REF BYPASS
Sin conexin.
25
DAC RSET
RSET Conexin de resistencia.
26
DAC REF BYPASS
Sin conexin.
27
AVDD
Alimentacin analgica.
29
IOUTB
Salida DAC (invertida)
30
IOUTA
Salida DAC.
32
PLL GND
PLL Tierra.
33
PLL FILTER
Filtro de Loop PLL.
34
PLL SUPPLY
Alimentacin PLL.
35
CA ENABLE
Cable Driver Amp Enable.
36
CA DATA
Cable Driver Amp Data.
37
CA CLK
Cable Driver Amp Clock.
38
CS
Chip Select.
39
SDO
Serial Data Output.
40
SDIO
Serial Port I/O.
41
SCLK
Serial Port Clock.
45
PS0
Perfil Selector 0.
46
PS1
Perfil Selector 1.
47
REFCLK
Clock de referencia.
48
RESET
Master Reset.
Tabla 11: Nombres de Pins.
13
14
Entrada de datos ms significativa.

Entrada de datos menos significativa.
Pgina 69
Accietto, Decio
Bloque Funcional.
Modo de Operacin.
Descripcin.
1. Salida modo cuadratura.
2. Salida tono simple.
Formato de entrada.
Programable: 12 bits, 6 bits o 3 bits de entrada de datos en paralelo.
Muestreo.
Ms de 50 Mmuestras/segundo a 200MHz del SYSCLK.
Referencia de entrada
Frecuencia de Clock.
De 10 a 50MHz programable, multiplicando hasta 200MHz.
Referencia Interna.
Multiplicador interno programable desde x4 a x20 aplicado
Multiplicador de Clock.
directamente al DDS y DAC
Selector de Perfil.
Cuatro perfiles de seleccin con 2 pines.
Rango de
Interpolacin.
Filtro de media banda.
TxENABLE Busrt.
Admite un rango de 2x a 63x.

Provee la interpolacin y reduce el Roll-Off del CIC.
El pulso de clock debe coincidir con la entrada de datos para la
sincronizacin.
TxENABLE Continious. Cuando TxENABLE es 1 entran Datos I, cuando es 0 entran Datos Q.

Filtro SINC.
Precompesa con Sin (x)/x el Roll-off del DAC.
I/Q Channerl Invert.
Seleccin de [I Cos(t) + Q Sin(t)] o [I Cos(t) Q Sin(t)]
Modo bajo consumo.
Cuando se activa consume menos de 6mW.

Tabla 12: Funciones de Pins.
7.2 Teora de Operacin. Descripcin general del

funcionamiento
El AD9856 acepta una palabra de 12bits en paralelo que son introducidos al
ensamblador de datos a travs del clock. La entrada TxENABLE es un selector, el
cual admite la entrada de datos al ensamblador no la permite. El usuario tiene la
opcin de ingresar 12bits, 6bits o 3 bits. Esto le permite al usuario usar menos pines
del DDS y un menor cableado si lo desea.
La tasa del ensamblador de 12bits es referida como la tasa de muestro de entrada fIN,
esta tasa de entrada no es la misma que la banda base del usuario (los 12,6 o 3bits),
sta debe ser muestreada por lo menos en un factor de dos veces antes de ingresar al
AD8956.
Pgina 70
Accietto, Decio
Los datos del ensamblador se dividen en pares para formar los respectivos datos I/Q
en forma separada. La tasa por lo cual estos salen del ensamblador se conoce como
tasa de muestreo I/Q (FIQ). Porque los 12bits de entrada de datos son usados para
construir en forma individual las rfagas I/Q, siendo el doble de la entrada de tasa de
muestreo, sea fIN = 2xfIQ
Posterior a la salida del ensamblador de datos, lo datos I/Q son alimentados a travs
de dos filtros pasa-bajos. La combinacin de estos dos filtros resulta un incremento de
cuatro veces de la tasa de muestreo. As a la salida del segundo filtro, la tasa de
muestreo es 4xfIQ. Adems de incrementar la tasa de muestreo, los filtros pasa-bajos
son necesarios para suprimir las imgenes espectrales por el proceso de sobremuestreo. Existe adems un tercer filtro, que puede ser elegido por el usuario, con lo
cual la tasa de muestreo aumenta en un factor de 8, por lo tanto la saluda es 8x fIQ.
Luego de pasa a travs de los estados de filtros, los datos I/Q son alimentados a un
Filtro de peine integrador en cascada (CIC15). Este filtro es configurado como un filtro
de interpolacin, el cual permite adems de aumentar la tasa de muestreo de cualquier
valor integrador entre 3 y 63 inclusive. El filtro CIC, como los filtros anteriores, son
construidos en caractersticas de pasa-bajo, al igual que los anteriores esto suprime
las imgenes espectrales por el proceso de aumentar la tasa de muestreo.
El estado de modulacin digital es cuadratura es lo siguiente al filtro CIC, el cual es
usado para un desplazamiento de frecuencia a la frecuencia de portadora deseada (en
nuestro caso 60MHz.) La frecuencia es controlada numricamente por el DDS.
El DDS usa su clock de referencia (SYSCLK) para generar la frecuencia deseada con
una alta precisin.
La portadora es aplicada al multiplicador I-Q para el desfasaje de 90 y sumada para
entregar la portadora modulada.
La portadora muestreada se aplica a la entrada de un conversor digital a analgico
integrado en el mismo chip AD9856. La distorsin generada por el mismo DAC esta
familiarizada con un SINC16 ya que as puede ser predecible para su posterior
correccin. Este es un filtro tipo FIR, donde su funcin de transferencia es
inversamente proporcional a la de la funcin SINC, con lo cual la distorsin provocada
es virtualmente eliminada.
15
16
Cascaded Integrator Comb.

SINC = Sin (X) / X.
Pgina 71
Accietto, Decio
Como se menciono previamente, los datos de salida estn muestreados la tasa del
SYSCLK. Como el AD9856 esta diseado para operar a la frecuencia de SYSCLK
arriba de 200MHz, existe dificultad potencial de tener y usar un clock estable. Adems,
un clock a tan alta frecuencia es comercialmente econmicamente costoso. Para
aliviar este problema, el AD9856 cuenta en su interior con un circuito multiplicador de
clock programable (lo cual es menos econmicamente costoso). Esto permite al
usuario a usar un oscilador en una frecuencia relativamente baja para generar la seal
REFCLK. La seal de baja frecuencia REFCLK puede ser luego multiplicada en
frecuencia con un valor de factor integrador entre 4 y 20 inclusive para as generar la
SYSCLK.
7.2.1 Salida de Tono Simple. (Single Tone)

El AD9856 puede ser configurado para aplicaciones que requieran sintetizadores de
frecuencias tan solo modificando un bit de su registro. En el modo de tono simple, el
AD9856 desengancha el modulador y genera una salida de seno pura a la frecuencia
deseada. El dispositivo cuenta con un registro de 32bits17 resultando con una
resolucin de 0.046Hz a el SYSCLK con una tasa de 200 MHz.
Cuando se usa el AD9856 como sintonizador de frecuencia, una regla general es
limitar la salida de frecuencia fundamental a un 40% del SYSCLK. Esto evita la
generacin de aliasing muy cerca de la salida de frecuencia fundamental deseada, y
tambin minimiza el costo de filtrar la misma.
Todas las aplicaciones y caractersticas del AD9856 prevalecen al usarlo como Single
Tone, incluso las siguientes:
Saltos de frecuencia haciendo uso de los selectores de perfiles asociadas a la Tuning
Word, esto permite modular en FSK.
Habilitar a realizar un bypass18 al multiplicador REFCLK, resultando as un menor
ruido de fase y reduce el Jitter a la salida.
Habilitar a realizar un bypass al filtro compensador SIN(X)/X.
Modo de bajo consumo.
17
18
Tuning Word.
Obviar, pasar por alto.
Pgina 72
Accietto, Decio
7.2.3 Tasa de las palabras de entrada (FW) vs. Relacin REFCLK
Existe una relacin fundamental entre la tasa de las palabras de entrada (FW) y la
frecuencia de clock que sirve como fuente de tiempo para el AD9856 (REFCLK). La fw
esta definida como la tasa a la cual K-bits19 en datos de palabras (banda base del
usuario) son presentados al AD9856.
Los siguientes factores son los encargados de esta relacin:
Factor de interpolacin del filtro CIC.
Bypass en el tercer filtro.
El valor del multiplicador REFCLK (si es utilizado).
12, 6 o 3 bits en la palabra de datos.
La relacin se puede sintetizar con la siguiente ecuacin.
REFCLK =
; [7.2]
Donde H, N, I y M son enteros determinados con lo siguiente:
1: Tercer Filtro Desactivado.
2: Tercer Filtro Activado.
1: Multiplicado REFCLK desactivado.

4 M 20 : Multiplicado activado.
1: Palabra de entrada entera (12bits)
2: Mitad de palabra de entrada (6bits)

4: Cuarto de palabra de entrada (3bits)
N Tasa de interpolacin CIC (2 N 63)

Tabla 13: Valores de H, M, I, N.
Estas condiciones muestran que REFCLK y fW tienen una relacin entera, por lo tanto
es muy importante que el usuario elija un valor de REFCLK asegurndose que la
relacin se mantenga.
19
K = 3,6 o 12.
Pgina 73
Accietto, Decio
7.2.4 Sincronizacin de los Datos I/Q
Como se menciono previamente el AD9856 acepta pares de datos I/Q y un sistema
de complemento numrico de tres diferentes modos para largo de las palabras. El
modo completo acepta un total de doce bits datos I/Q en paralelo. El modo mitad
acepta dos pares de seis bits de datos I/Q para formas una palabra de doce bits. Y
ultimo, es el modo en el cual acepta tres bits en paralelo e internamente forma
palabras de doce bits.
Para los tres modos mencionados el AD9856 ensambla los datos de doce bits I/Q en
paralelo para una alineacin en tiempo. Adems del formato de largo de palabra,
existen dos modos de entrada de tiempo, programables a travs del puerto serial,
modo rfaga y modo contino.
Para el modo por rfaga no es necesario un clock externo, ya que los datos entrantes
a travs de los pines D0 al D11 son sobre-muestreados usando el sistema de clock
interno (SYSLCK). El pin TxENABLE es requerido para encuadrar la rfaga de datos,
porque el flanco ascendiente del TxENABLE es usado para sincronizar el AD9856 con
la tasa de velocidad.
Para el modo continuo, el pin TxENABLE puede ser usado como clock de entrada de
datos corriendo a la mitad de la velocidad de muestreo (fW/2). Adems para
sincronizar la entrada TxENABLE es la que indica si son los datos I Q los que se
presentan en los pines D<11:0>. Esto esta pensado para presentar los datos en forma
alternada, los datos I seguidos por los Q. Dicho de otra manera, el pin de TxENABLE
puede mantener aproximadamente 50/50 del duty cycle. Al igual que el modo rfaga,
el flanco ascendiente del TxENABLE sincroniza el AD9856 con la tasa de velocidad y
los datos de entrada.
7.2.5 Sincronizacin en modo de entrada Rfaga.

La velocidad de muestreo de la entrada de datos para el modo de palabra completa
(12bits) y para modo mitad, con tercer filtro est activado es:
; [7.2.5]
Donde N es la tasa de Interpolacin CIC.

Pgina 74
Accietto, Decio
La velocidad de muestreo de la entrada de datos para el modo de palabra completa
(12bits) y para modo mitad, con tercer filtro esta desactivado es:
; [7.2.6]
La velocidad de muestreo para tres bits esta dada por:
; [7.2.7]
Cuando se usan tres bits debe tener siempre activado el tercer filtro CIC.
La siguiente imagen muestra la entrada clsica de datos en modo rfaga para la

palabra completa, en el cual el TxENABLE admite la entrada de datos I/Q, que lo
hacen en forma alternada.
Figura 52: 12 Bits entrada clsica en modo Rfaga.
La siguiente figura muestra un mtodo alternativo para el TxENABLE cuando el

AD8956 esta configurado con palabra completa y rfaga.
La beneficio de este tipo de entrada es que el AD9856 re-sincroniza el muestreo cada
vez que un flanco ascendiente del TxENABLE es detectado. El tiempo minimo del
TxENABLE es limitado por el periodo de muestreo y debe ser menor que la duracin
de los datos Q. El tiempo mximo es ilimitado.
Figura 53: 12 bits entrada alternativa del TxENABLE en modo Rfaga.

Pgina 75
Accietto, Decio
En el modo de mitad de palabra, la entrada de datos es a travs de los pines D<11:6>.
Los dems pines (D<5:0>) debern tener como entrada 0 lgico (GND) 1 lgico
(VDD).
El AD9856 espera los datos de entrada de la siguiente manera: I<11:6>, I<5:0>,
Q<11:6>, Q<5:0>. Los datos son en complemento a dos donde el bit de signo es
D<11> en notacin I<11:0>, Q<11:0>.
La siguiente figura muestra los datos de entrada I/Q y el TxENABLE en modo mitad
de palabra en modo Rfaga.
Figura 54: 6 bits en modo Rfaga.
El modo de tres bits, (cuarto de palabra). La entrada de datos es a travs de los pines
D<11:9>. Los dems D<8:0> son entradas no usadas, y debern ser como entrada 0
lgico (GND) 1 lgico (VDD). El AD9856 espera los datos de entrada de la siguiente
manera: I<11:9>, I<8:6>, I<5:3>, I<2:0>, Q<11:9>, Q<8:6>, Q<5:3>, Q<2:0>. Al igual
que en el modo de mitad de palabra, los datos son en complemento a dos donde el
bit de signo es D<11> en notacin I<11:0>, Q<11:0>.
La siguiente figura muestra los datos de entrada I/Q y el TxENABLE en modo cuarto
de palabra en modo Rfaga.
Figura 55: 3 bits en modo Rfaga.

Pgina 76
Accietto, Decio
7.2.6 Sincronizacin en modo de entrada Continuo.
El AD9856 debe estar configurado en modo de palabra completa (12 bits) cuando se lo
va a utilizar en modo de entrada Continuo. La velocidad de la entrada de datos es la
misma que la que se utiliza para modo Rfaga con datos de entrada de palabra
completa.
El ingreso de datos en este modo, es igual al modo tipo Rfaga con palabra completa,
(ver imagen previa).
En las siguientes figuras se muestra como el ensamblador interno presenta los datos
al procesador de seal cuando el TxENABLE tiene un estado mayor al tiempo de
muestreo de los datos Q o I. Simplificando cada vez que l TxENABLE cambia de
estado el ensamblador prepara los datos Q I de la palabra. Y es all donde radica la
diferencia entre el modo Rfaga (en12 bits) y el modo Continuo, en el ultimo el
TxENABLE indica si es Q o I lo que se comienza a muestrear.
Se aclara que es solo forma ilustrativa, para entender la re-sincronizacin que tiene
despus de detectar un cambio en el TxENABLE.
Figura 56: Modo Continuo. TxENABLE quedando en estado alto.
Figura 57: Modo Continuo. TxENABLE quedando en estado bajo.

Pgina 77
Accietto, Decio
Cuando el AD9856 est configurado con el modo Contino, la funcin multiplicado
REFCLK debe estar desactivada. Esto puede corromper el filtro de interpolacin CIC,
forzando a un irrecobrable estancamiento matemtico que solo podra solucionarse
aplicando el comando RESET. El problema es debido al PLL, que en se
desenganchara y buscara como referencia al clock, pero este, podra estar en cero.
Una solucin a esto, es hacer una secuencia donde primero se ponga en
funcionamiento el REFCLK, dejarlo correr un loop de por lo menos 1ms para as
estabilizarlo y luego, por software activar el modo Continuo.
7.3 Modulador Digital en Cuadratura

Siguiendo de la cadena de filtros de los dato I y Q se produce el mezclado en el
modulador para general una portadora digital modulada. La frecuencia de portadora
es seleccionada programando el sintetizador digital directo, con la apropiada tuning
Word de 32 bits a travs del control de registro del AD9856. EL DDS simultneamente
genera una onda seno digital y una onda coseno digital (muestreados) en la frecuencia
de portadora programada. El seno y coseno digital son multiplicados por los datos I/Q
respectivamente para crear los componentes en cuadratura de los datos originales que
son llevados a la frecuencia de portadora.
Los componentes en cuadratura son digitalmente sumados y pasan a los prximos
estados.
El punto clave es que la modulacin es hecha en su totalidad de forma digital, con lo
cual elimina los desequilibrios de fase y ganancia y los errores de difona tpicamente
asociados a los moduladores analgicos. La seal modulada es actualmente
muestreada a la velocidad de SYSCLK, la cual es la misma tasa que se usa como
clock para el conversor digital a analgico.
La arquitectura del modulador en cuadratura resulta a 3 dB de prdida del nivel de
seal. Para ver esto, se asume que tantos los datos I como Q son establecidos al
mximo valor digital posible de x, generando una salida salida y del modulador es:
y = xcos () + xsin () = x [cos() + sin()].
De esta ecuacin, y asume un valor mximo de x2 (una ganancia de 3dB). De todas

formas, si el mismo numero de bits que se usa para representar los valores y, tambin
Pgina 78
Accietto, Decio
es usado para representar valores x, puede ocurrir un desbordamiento. Para prevenir
esto, una efectiva divisin por dos es implementada en los valores y, lo cual reduce el
valor mximo de y en un factor por dos. Esto se hace porque la divisin por dos
produce 6dB de prdida, por lo tanto el modulador rinde en una prdida de 3dB. (3dB
6dB = -3dB).
7.4 Funcin Sintetizador Director Digital

El bloque DDS genera una seal portadora de referencia seno/coseno que es
digitalmente modulada con los datos I/Q. La frecuencia de la funcin DDS es seteada
a travs del puerto serie de control con la tuning Word de 32bits. Esto permite que la
frecuencia de portadora de salida del AD9856 sea muy precisa.
La ecuacin para relacionar la frecuencia de salida del modulador digital a la
frecuencia de la tuning Word y el sistema de clock (SYSCLK) esta dada por:
; [7.4]
Donde,
AOUT y SYSCLK estn en Hz.
FTWORD es un numero decimal entre 0 y 4.294.967.296 (2 ).
7.5 Conversor Digital Analgico

Un conversor digital a analgico de doce bits es usado para convertir la forma de
onda digital procesada en una seal analgica. Lo peor que puede ocurrir debido al
conversor son las armnicas de la seal fundamental y su aliasing.
El proceso de conversin produce componentes de aliasing de la seal fundamental
en n X SYSCLK FCARRIER (n = 1,2,3). Estos son tpicamente filtrados con un filtro RLC
a la salida del DAC. Es importante que el filtro tenga una ganancia plana y una fase
lineal que responda a lo largo del ancho de banda necesario para evitar desfasamiento
en la modulacin. Esto se puede hacer con un simple filtro elptico de orden siete.
El AD9856 tiene dos salidas, una de las cuales es complemento, los cuales son los
pins 29 y 30 respectivamente. La corriente de salida IOUT es determinada a travs de la
resistencia RSET, la cual se calcula de forma siguiente:
Pgina 79
Accietto, Decio
RSET =
; [7.5 ]
El rango de corriente mximo que puede tener de salida el AD9856 es de 5mA a

20mA.
La carga de salida debe estar localizada lo ms cerca posible del integrado para
minimizar arcos capacitivos o inductivos que se puedan formar.
La carga puede ser una simple resistencia a masa, un amplificador operacional
conversor de corriente a voltaje, o un circuito de transformador acoplado.
No se recomienda bajo ningn punto conectar cargas reactivas (como filtro LC). En el
caso de conectar un filtro LC sin un transformador requiere que el filtro tenga
performance de terminacin en ambos sentidos, ambos deben ser resistivos y de
apropiados valores (para mantener la impedancia).
7.6 Multiplicador de Clock de Referencia

Ya que el AD9856 es la base para un DDS- Modulador, un sistema clock relativo de
alta frecuencia es necesario. Para aplicaciones de DDS, la portadora es tpicamente
limitada a un 40% del SYSCLK. Para una portadora de 65MHz, el sistema de clock
requiero al menos 160MHz. Para evitar el costo asociado con una referencia de alta
frecuencia y el ruido que este puede acoplar asociado con las operaciones de alta
frecuencia realizadas en la PC de abordo, el AD9856 provee un chip programable de
clock multiplicador (REFCLK multiplier). El clock multiplicador posee el rango de
multiplicacin de x4 a x20, en pasos integrados. Con el REFCLK habilitado, la entrada
de referencia requerida por el AD9856 puede ser con tan solo entre 10MHz y 50MHz
para generar un rango de operacin final mximo de 200MHz.
Los componentes filtro de loop externo son necesarios para la compensacin de cero
para PLL de loop del multiplicador REFCLK. Los valores optimizados son un
resistencia en seria de 1.3K con un capacitor de 0.01F.

Pgina 80
Accietto, Decio
7.7 Interface de control

La flexible sincronizacin del puerto de comunicaciones serial del AD9856 permite una
fcil interface con muchos de los microcontroladores y microprocesadores que existen
en el mercado. El puerto serie I/O es compatible con la mayora de los formatos de
transferencia, incluso los protocolos Motorola 6905/11 SPI y Intel 8051 SSR.
7.7.1 Operacin general de interfaz serial.

Existen dos fases en un ciclo de comunicacin con el AD9856. La primera fase es el
ciclo de instruccin, el cual escribe un byte de instrucciones en el AD9856,
coincidiendo con los primeros ocho pulsos del SCLK. El byte de instruccin provee al
AD9856 que informacin le proviene luego en el ciclo de transferencia de datos, el
cuales es la segunda fase de comunicacin. La primera fase define si los datos
provenientes son para leer o para escribir, el nmero de bytes de datos (1 a 4), y el
primer registro que se comienza a escribir.
Los primeros ocho pulsos del SCLK de cada comunicacin son usados para escribir el
byte de instruccin en el AD9856. Los dems pulsos del SCLK son la segunda fase de
comunicacin. La segunda fase del ciclo de comunicacin puede transferir 1,2,3 o 4
bytes, determinados previo en el byte de instruccin.
Al terminar cualquier ciclo de comunicacin, el controlador del puerto serie del AD9856
espera los prximos ocho pulsos del SCLK para ser el byte de instruccin del prximo
ciclo de comunicacin.
7.7.2 Byte de Instruccin.

El byte de instruccin contiene la siguiente informacin.
MSB
D6
D5
D4
D3
D2
D1
LSB
R/W
N1
N0
A4
A3
A2
A1
A0
Tabla 14: Instruccin de informacin de byte
R/
: Bit 7, determina si se va a leer o escribir luego del byte de informacin.
Un uno lgico indica que se va a leer, un cero lgico indica que se va a escribir.

Pgina 81
Accietto, Decio
N1, N0: Bits 5 y 6 del byte de instruccin determina el nmero de byte que van
a ser transferidos durante el ciclo de comunicacin.
N1
N0
Descripcin
1 Byte.
2 Bytes.
3 Bytes.
4 Bytes.
Tabla 15: Decodificacin de bits.
A4, A3, A2, A1, A0: Bits 4, 3, 2, 1, 0 del byte de instruccin, determina cual
registro es que se quiere acceder durante el ciclo de comunicacin.
Figura 58: Tiempos en escritura
7.7.3 Descripcin de pines de puerto serie
SCLK Serial Clock : el pin de clock es usado para sincronizar los datos
desde-hacia el AD9856 y correr lo estados internos. La mxima frecuencia es
10MHz.
Chip Select: Activado con bajo nivel permite que mas de un dispositivo
sean conectados a la misma interfaz serial. Los pines SDO y SDIO se colocan
a alta impedancia cuando esta en alto. Si durante un ciclo de comunicacin se
pone en estado alto, la transmisin se suspende hasta que el CS vuelvo a
estado bajo.
SDIO Serial Data I/O: Los datos son ingresado al AD9856 a travs de este
pin siempre. De todas formas puede ser usado en forma bidireccional para leer
desde el AD9856.
SDO Serial Data Out: Es pin es usando para leer desde el AD9856. En caso
de usar solo el SDIO, este queda libre.

Pgina 82
Accietto, Decio
SYNC I/O: Sincroniza el puerto I/O sin afectar la direccin de registro. Un

estado en alto causa que el ciclo de comunicacin se aborte. Una vez que el
SYNC I/O vuelvo a estado bajo, se espera un nuevo ciclo de comunicacin.
CA CLK: Clock de salida para sincronizar con AD8329/AD8321.
CA DATA: Salida de datos para controlar AD8329/AD8321.
CA ENABLE: Salida para habilitar AD8329/AD8321.
Figura 59: Diagrama de tiempo de bits para escritura.
Los integrados AD8329/AD8321 son dos amplificadores controladores digitalmente

que usados para aumentar el nivel de potencia a la salida del AD9856. Es por esto,
que el mismo AD9856 los controla para mantener los niveles en funcin de su salida.
No siempre son necesarios su uso. En tal caso, los pines CA CLK, CA DATA y CA
ENABLE, no son utilizados, por lo tanto se los puede conectar a masa, o simplemente
dejarlos libres.

Pgina 83
Accietto, Decio
7.8 Registros del AD9856.
Tabla 16: Tabla de Registros

Pgina 84
Accietto, Decio
7.8.1 Definicin de bits de registro
SDO Active: Direccin de Registro 00h, bit 7. En estado alto indica que puerto
serie es usado con SDIO y SDO. En estado bajo significa que slo se usa SDO
(default).
LSB First: Direccin de Registro 00h, Bit 6. En estado alto indica al acceso en
el puerto serie del bit menos significativo al mas significativo. En estado bajo
indica del bit mas significativo al mas significativo (default).
REFCLK Multiplicador: Direccin de Registros 00h, bits 5,4,3,2,1 forma la

referencia del clock multiplicador.
Bit de reserva: Direccin de Registros 00h, bit 0. Siempre en estado alto.
Ganancia CIC: Direccin de Registros 01h, bit 7. Activando este bit multiplica
la salida de CIC por dos. En nivel bajo, desactiva esta funcin (default).
Modo Continuo: Direccin de Registros 01h, bit 6. En estado alto configura el

AD9856 para aceptar tiempos en modo continuo en la entrada TxENABLE.
Cuando esta en estado bajo activa el modo rfaga. (default).
Full Sleep mode: Direccin de Registros 01h, bit 5. Cuando esta en estado
alto, indica que el AD9856 se apaga entrando en modo stand-by y
consumiendo menos de 2mA. En estado bajo no se activa este modo (default).
Modo Tono Simple: Direccin de Registros 01h, bit 4. En estado alto configura
el AD9856 para aplicaciones de tono simple. En estado bajo no se activa esta
funcin (default).
Bypass Filtro Inverso SINC: Direccin de Registros 01h, bit 3. En estado alto
configura el AD9856 con bypass el filtro de compensacin de SIN(x)/x. En
estado bajo esta habilitado. (default).
Bypass multiplicador REFCLK: Direccin de Registros 01h, bit 2. En estado

alto evita que el clock sea multiplicado.
Selector de formato de entrada: Direccin de Registros 01h, bits 1 y 0. Elije el

formato de entrada de datos.
10b = 12 bits (palabra completa).
01b = 6 bits (mitad de palabra).
00b = 3 bits (cuarto de palabra).

Pgina 85
Accietto, Decio
7.9 Perfiles de Registros

El AD9856 posee cuatro perfiles, una vez que el usuario a cargado en forma apropiada
los valores deseados a los registros puede seleccionar que perfil desea utilizar
seleccionado atreves de los pines 45 y 46, PS0 y PS1 respectivamente.
PS1
PS0
Perfil
Tabla 17: Perfiles.
Con excepcin de cuando el AD9856 esta configurado como tono simple, es

recomendable que los usuarios no ingresen datos al DDS mientras se realiza un
cambio de perfil.
7.9.1 Registros de Perfil N1
Palabra de Frecuencia de sintonizacin (FTW): La FTW para el perfil N1 es

formado atreves de la concatenacin de la direccin 05h, 04h, 03h y 02h del
Registro. El bit 7 de la direccin 05h del Registro es el bit mas significativo de
la FTW. El bit 0 de la direccin 02h del Registro es el menos significativo de la
FTW en el Perfil N1. La ecuacin es dada por fOUT = (FTW SYSCLK)/232
Velocidad de interpolacin: En la direccin 06h del Registro, del bit 7 al bit 2

forma el valor de la velocidad de interpolacin del Perfil N1. Permitiendo del 2
al 63 (en decimal).
Inversin Espectral: Bit 1 en la direccin 06h del Registro. Cuando esta

activado realiza la inversin espectral de salida para el Perfil N1.
Bypass Tercer Filtro: Bit 0 en la direccin 06h del Registro. Cuando esta en
estado alto, el filtro seguido del filtro de interpolacin CIC se desactiva. En
estado bajo el tercer filtro esta activo.
Control de Ganancia de AD8329/AD8321: Desde el bit 7 al bit 0 en la

direccin 06h del Registro.

Pgina 86
Accietto, Decio
Los perfiles restantes (2,3 y 4), tienen los mismos bits, y se cargan los valores de la
misma manera y significando lo mismo que en el Perfil N1. Salvo por la direccin de
Registro que posee cada uno.
7.10 Diagrama en bloques
Figura 60: Diagrama en bloques de AD9856.
7.11 AD9856 en 60MHz

Con la finalidad de utilizar el AD9856 como modulador QPSK se tomaron la siguientes
caractersticas.
Entrada de datos de 6bits en paralelo (sea media palabra).
REFCLK de 10MHz.
Todos los filtros activos.
Interpolacin de 63 (la mayor posible.)

Pgina 87
Accietto, Decio
7.11.1 Clculos
Partiendo de AOUT = 60MHz y REFCLK = 10MHz.
Aplicando la ecuacin 7.2 con los siguiente parmetros para obtener fw
REFCLK =
H = 2, 3er filtro activado.

M = 16, Multiplicador.
I = 2, Modo de mitad de palabra.
N = 63 Interpolacin.
Despejando y remplazando:
. .
= 1,26MHz.
fW = 1,26MHz
Por otro lado, podemos calcular el valor de la FTWORD
AOUT < 0.4 SYSCLK;
SYSCLK = Multiplicador x REFCLK,

Con Multiplicador = 16;
SYSCLK = 16 x 10MHz;
SYSLCK = 160MHz.
60MHz < 64Mhz.
Volviendo a la ecuacin 7.4 y remplazando los valores, podemos obtener la FTWORD.
A
60MHz =
FTWORD SYSCLK
2
FTWORD 160MHz
2
FTWORD =
60MHz 2
160MHz
FTWORD = 1610612736

Pgina 88
Accietto, Decio
7.12 Esquemtico
En el diseo del esquemtico esta conformado por los siguientes componentes20:
AD9856 (U0).
Dos reguladores de tensin 3,3V y 5V, (U1&U2 respectivamente).
Oscilador de 10MHz (U3).
Jumper para desconexin de alimentacin.
Led indicador de energa.
Dos jumper selectores entre 0V y 3.3V conectados en forma independiente a los pines
PS0 y PS1 para seleccin de uno de los cuatro perfiles posibles.
Esquemtico N6: QPSK en 60MHz
20
No se mencionan capacitores, inductores, resistencias y conectores.

Pgina 89
Accietto, Decio
7.13 Implementacin.
Figura 61: PCB QPSK 60MHz Vista superior
Figura 62: PCB QPSK 60MHz Vista Inferior

Pgina 90
Accietto, Decio
7.14 Resultados
Figura 63: Seal generada - Full Span
Figura 64: Seal generada Span 10MHz

Pgina 91
Accietto, Decio

Pgina 92
Accietto, Decio
7.13 Filtro
En la salida de la resistencia de 50 de carga del AD9856, se conecta a un filtro pasa
bajo para eliminar las frecuencias espurias producidas por el DAC.
El filtro, es un pasa bajos tipo elptico con una frecuencia de corte en 63MHz
recomendando por el datasheet del AD9856.
Figura 67: Diagrama de filtro 63MHz
7.13.1 Esquemtico.
Esquemtico N7: Filtro de 63MHz
7.13.2 Implementacin.
Figura 68: Filtro 63MHz - Vista superior

Pgina 93
Accietto, Decio
Figura 69: Filtro 63MHz Vista inferior
7.13.2 Respuesta en frecuencia.

El analizador de espectro digital Agilent, esta complementado con una funcin que es
capaz de generar un seal que barre el espectro en frecuencia (de 9KHz a 3GHz)
Las siguientes son las capturas producidas con el filtro de 63MHz.
Figura 70: Respuesta en frecuencia.

Pgina 94
Accietto, Decio
Figura 71: Respuesta en frecuencia.
Observando las imgenes anteriores correspondientes a la respuesta en frecuencia

del filtro post modulador QPSK, se puede notar la sorprendente cada de potencia de
casi 4dBm en tan solo 4MHz. Otro cuestin a destacar es la linealidad de ganancia
para las frecuencias anteriores a las de corte.

Pgina 95
Accietto, Decio
7.14 Modulador QPSK con Filtro.

Por las cuestiones planteadas anteriormente por la cuales se necesita un filtro a la
salida del AD9856, se precedi a la conexin entre ambos.
Figura 72: Modulador con filtro Vista
Figura 73: Modulador con filtro Vista inferior

Pgina 96
Accietto, Decio
7.14.1 Resultados.
Figura 74: Salida QPSK con filtro Full Span
Figura 75: Salida QPSK con filtro Span 100MHz

Pgina 97
Accietto, Decio

Pgina 98
Accietto, Decio
7.15 Modulador QPSK con Filtro.

Para la obtencin de los resultados anteriores, los registros del AD9856 se cargaron a
travs de un programa que se corra en el microcontrolador de la placa multipropsito.
El programa en lenguaje C, realiza las siguientes acciones:
1. Enciende el led N1 indicando la inicializacin del programa.
2. Apaga el led N1, enciende el led N2 enva a travs de la interfaz serial los bits
para ser cargados en el registro del AD9856.
3. Apaga el led N2 denotando la finalizacin del envo de la trama de datos.
4. Enciende el led N3 sealando que se esta despachando, seis bits en formal
paralela, datos aleatorios pero contando con una misma y nica secuencia de
repeticin.
El software se mantiene en la ltima accin (tem N4) hasta aplicar el reset de la
placa multipropsito retirando la alimentacin del mismo.
El AD9856 no almacena los registros cargados en una memoria tipo ROM21, por lo
cual, cada vez que ste sea desconectado de su alimentacin para retomar su
funcionamiento deber volverse a cargar sus registros. El software,
momentneamente, no es capaz de volver a reiniciarse en forma automtica ante el
reseteo del AD9856. (VER PROGRAMA N3 EN APENDICE).
21
Read-only memory
Pgina 99
Accietto, Decio
Captulo 8: Filtro
2.26GHz

Pgina 100
Accietto, Decio
8.1 Introduccin
Se desarrollaron cuatro tipos de filtros utilizando micro- tiras, uno Edge Coupled (borde
acoplado), y los otros tres Open Loop Resonator ( Bucle abierto resonante).
El primero nombrado fue lo diseo el software AWR Microwave Office con una
herramienta que posee llamada iFilter . Esta herramienta permite cargar los
parmetros deseados en ala fabricacin del filtro, como el ancho de banda, frecuencia
central , entre otros.
Dentro de sus parmetros se configura tambin el tipo de PCB que se desee utilizar y
las caractersticas que posee.
Al usar un PCB estndar, se consideraron las caractersticas de las tipo FR-4 (al ser
las ms comunes en el mercado.)
Las caractersticas de FR-4 son las siguientes:
Height = 1,6mm
Thickness = 35um
Impedance = 50
Dielectric Constant = 4,7
Conductivity 5,88E+07
El nico dato faltante es la de Loss Tangent (tangente de prdida), lo que llevo a usar
un valor estimado de 0.005.

Pgina 101
Accietto, Decio
8.2 iFilter
Figura 78: iFilter desing
Figura 79: Especificaciones PCB

Pgina 102
Accietto, Decio
Adems de los datos cargados de las caractersticas del PCB FR-4, los datos para
nuestro filtro fueron los siguientes:
Ancho de banda = 10MHz.
Ripple = 0,5dB.
Frecuencia central = 2260MHz Con cual el filtro actuara para permitir 5MHz
en cada lado de esa frecuencia.
4 grados.
8.2.1 Esquemtico.
Con las especificaciones anteriores cargadas en el iFilter, se genera el siguiente filtro
pasa-banda edge coupled.
Esquemtico N8: Filtro Edge Coupled.

Pgina 103
Accietto, Decio
8.2.2 Simulacin.
En la siguiente imagen se muestra como es la respuesta del filtro creado por el iFilter
con las especificaciones cargadas previamente.
Son pertenecientes al grafico los parmetros S11 y S21.
Figura 80: Simulacin filtro edge coupled.
Desde el momento de la simulacin, se detona fallas en la creacin. La respuesta

obtenida no es la misma que la planteada en la herramienta iFilter, y que debera ser.
El ancho de banda es mayor a 10MHz, adquiere una gran perdida de potencia (-3dB).
Si se mantiene la frecuencia central.

Pgina 104
Accietto, Decio
8.2.3 Implementacin
Figura 81: Filter 2.26GHz Edge Coupled Vista inferior.
Figura 82: Filter 2.26GHz Edge Coupled Vista superior.

Pgina 105
Accietto, Decio
8.2.4 Resultados.
Las mediciones a travs de la funcin del analizador de espectro para barrer en
frecuencia y ver la respuesta, fue negativa.
No cumpli ninguna de las caractersticas establecidas, tampoco coincidiendo con la
simulacin anterior.
Como conclusin se opt por dejar no usar la herramienta iFilter para la creacin y
puesta en funcionamiento de filtros a ser construidos con micro-tiras. Para filtros a ser
realizados con elementos comunes (capacitores e inductores), la herramienta iFilter
presenta mucha precisin.
8.3 Open Loop Resonator V1.

Debido a la insatisfaccin de la herramienta iFilter, decidimos utilizar otro tipo de filtro,
construidos por nosotros.
Se procedi a ser desarrollado en el mismo software que el anterior filtro.
Los filtros de bucle abierto resonante son de la siguiente manera,
Figura 83: Filtro Open Loop Resonator
Donde las distancias A, B, C, D y E, definen el tipo de filtro, la frecuencia de corte, la

frecuencia central, el ancho de banda y dems.

Pgina 106
Accietto, Decio
El misma PCB, con las mismas caractersticas fue utilizado.

Antes de empezar se us la herramienta TxLine provista por el AWR Microwave Office
para lograr el ancho correspondiente de la lnea en si.
Figura 84: TxLINE
Con el ancho determinado que debe ser la pista, (W= 2.872mm) se sigui con la
generacin del esquemtico.
8.3.1 Esquemtico.
La primera medida en el desarrollo del esquemtico es establecer el sustrato que ser
usado, indicando sus caractersticas.
Figura 85: Definicin de sustrato.

Pgina 107
Accietto, Decio
Esquemtico N9: Filtro Open Loop Resonator - TG 0.005

Pgina 108
Accietto, Decio
8.3.2 Simulacin.
Figura 86: Simulacin 1 de filtro Open Loop Resonator.
Figura 87: Simulacin 2 de filtro Open Loop Resonator.

Pgina 109
Accietto, Decio
Figura 88: Filter 2.26GHz Open Loop Resonator
8.3.4 Resultado.
En las mediciones del filtro, tampoco se encontr una respuesta favorable.
El mismo tenia haba aumentado su ancho de banda por sobre el doble de lo
establecido y se desplazo en frecuencia cerca de 1GHz para abajo, (sea muy
prximo a tener un frecuencia central de 1.26GHz).
Un descubrimiento muy importante durante las simulaciones fue que al cambiar el
valor de la tangente de prdida se genera en la respuesta del filtro un cambio abrupto,
no es as con los dems parmetros que tan slo puede variar algunos de megas en la
frecuencia central o modificar el ancho de banda.

Pgina 110
Accietto, Decio

Con la nueva informacin recolectada, de que el cambio de tangente de prdida causa
variacin en el diseo del filtro. Se desarrollo otro filtro de las mimas caractersticas y
especificaciones, salvo por la tangente de prdida.
Como los PCB utilizados carecan de las especificaciones, y valindonos slo de los
estndares de las FR-4, se cambio nicamente la tangente de prdida para ver que
variacin presentaba en las mediciones, y con cual valor era mas acertada.
La nueva tangente de prdida tiene un valor de 0.001
8.4.1 Esquemtico 2
Esquemtico N10: Filtro Open Loop Resonator - TG 0.001

Pgina 111
Accietto, Decio
8.4.2 Simulacin.
Figura 89: Simulacin 1 de filtro Open Loop Resonator V2.
Figura 90: Simulacin 2 de filtro Open Loop Resonator V2

Pgina 112
Accietto, Decio
Las simulaciones para el cambio de tangente de prdida fue muy favorable.

Se ajusto mejor al ancho de banda necesitado, las prdidas de potencia son
considerablemente mejores (tan slo 1,6dB). A dems el tamao fsico del filtro es
menor que el anterior.
Figura 90: Filter 2.26GHz Open Loop Resonator V2

Pgina 113
Accietto, Decio
8.4.4 Resultado.
El resultado, al igual que los filtros anteriores, no fue satisfactorio.
Se aproxim a la frecuencia deseada, pero no lo suficiente. Genero tambin otro filtro
pasa banda centrada en 800KHz.

Como ltima medida, se realiza un ltimo filtro utilizando una placa PCB ROGERS
5870, con la cual se cuenta con las especificaciones exactas.
Esta placa cuenta con las siguientes especificaciones:
Height = 0.787mm.
Thickness = 70um.
Impedance = 50 .
Dielectric Constant = 2,33.
Conductivity 5,5E+07.
Tangente de prdida = 0.0005.
La herramienta TxLINE calcula, con los datos anteriores el ancho de pista

correspondiente para el diseo pertinente.
Figura 91: TxLINE ROGER 5870

Pgina 114
Accietto, Decio
8.5.1 Esquemtico 3
Esquemtico N11: Filtro 2.26GHz ROGERS 5870

Pgina 115
Accietto, Decio
8.5.2 Simulacin
Las simulaciones con esta placa, y este tipo de filtro, no es lo ms ptimo. Realiza un
grafico aproximado a la necesidad, pero no lo ms satisfactorio.
As mismo, el programa, AWR Microwave Office, permite agregar optimizaciones a los
parmetros deseados. Esto fue utilizado y se logr lo siguiente.
Figura 92: Simulacin de filtro Open Loop Resonator Rogers 5870

Pgina 116
Accietto, Decio
Figura 93: Filter 2.26GHz Open Loop Resonator Roger 5870 Vista Superior
Figura 94: Filter 2.26GHz Open Loop Resonator Roger 5870 Vista inferior

Pgina 117
Accietto, Decio
8.5.4 Resultado.
Las mediciones del filtro desarrollado en la placa ROGERS, fueron muy similares a las
simulaciones.
Mantuvo la frecuencia central en 2260MHz, pero como contra partida se agrando en
casi 10 veces el ancho de banda (entre 90MHz y 100MHz), presenta una diminucin
de 4dBm para la frecuencia central.
Como ltimo agregado, genera a dems una filtro pasa banda en 1.128GHz.
Figura 95: Respuesta en frecuencia de filtro en 2.26GHz - Rogers - Full Span

Pgina 118
Accietto, Decio
Figura 96: Respuesta en frecuencia de filtro en 2.26GHz - Rogers - Full Span
Figura 97: Respuesta en frecuencia de filtro en 2.26GHz - Rogers Span 1.64GHz

Pgina 119
Accietto, Decio
Captulo 9: QPSK en
2.2GHz

Pgina 120
Accietto, Decio
9.1 Introduccin
Con todos los bloques desarrollados y medidos, que son descriptos en el captulo N
1, se procedi a la conexin de los mismos con la finalidad de generar una seal
modulada en QPSK en 2.2GHz.
Se escribi un nuevo programa en lenguaje C para la placa multipropsito V2 con la
finalidad de que sta misma sea la encargada de programar todos los bloques
necesarios con la siguiente secuencia.
1. Enva la rfaga con los valores de datos necesarios para los registros del PLL,
enciende el led N1 indicando la finalizacin del envo.
2. Apaga el led N1, enciende el N2, enva la rfaga con los datos necesarios
para los registros del AD9856.
3. Apaga el led N1, enciende el N3 enviando por seis pines en paralelos, datos
aleatorios, pero con una secuencia especifica, simulando la informacin a ser
modulada. El led N3 queda encendido durante la placa multipropsito este
alimentada (o hasta ser reseteada).
Este programa, carece de reprogramacin automtica ante el desenganche del PLL
reseteo del AD9856.

Pgina 121
Accietto, Decio
9.2 Mediciones.
A continuacin se muestran dos imgenes en comparacin del resultado de QPSK en
2.26GHz sin filtro pasa banda y con el mismo.
Figura 98: QPSK en 2.26GHz - Sin Filtro - Full Span
Figura 99: QPSK en 2.26GHz - Con Filtro - Full Span

Pgina 122
Accietto, Decio
Figura 100: QPSK en 2.26GHz - Con Filtro Span 100MHz

Pgina 123
Accietto, Decio

Pgina 124
Accietto, Decio
Conclusin
Los resultados de este Trabajo Final de Grado permiten corroborar la validez de las
tcnicas de diseo planteadas en el desarrollo terico.
De esta manera, queda demostrado que es posible materializar circuitos
basndose en clculos tericos y utilizando un software especializado solo para la
simulacin y como herramienta para la fabricacin. Sin embargo la respuesta del filtro
pasa-banda de salida, no se asemeja a la simulacin por software.
El proceso de diseo se ve limitado a medida que aumenta la complejidad del
circuito debido a que los clculos requieren de mayor exactitud, siendo necesario
utilizar herramientas ms precisas provistas por software.
El conocimiento de las bases tericas para el diseo de un sistema es
fundamental al momento de reconocer problemas y plantear soluciones en las
etapas previas a la implementacin.

Pgina 125
Accietto, Decio
Bibliografa
[1] William Stallings (2004). Comunicaciones y Redes de Computadoras.
Pearson 7a Edicin
[2] Pedro E. Danizo (2003). Sistema de Comunicaciones.
[3] Jouko Vankka. Direct Digital Synthesizers: Theory, Design and Applications
[4] Fujitsu Microelectronics (2002). Super PLL: Application guide.
[5] Analog Devices. Fundamentals of Phase Locked Loops (PLLs)
[6] Jia-Sheng Hong (2001). Microstrip Filters for RF/Microwave Applications

[7] James A. Crawford. Advanced Phase-Lock Techniques. - PLL BasicsLoop
Filter Design
[8] Deitel & Deitel (1999). C++: Como Programar. Pretince Hall, 2da Ed.
[9] Luis Miguel Delgado (2011). Diseo e implementacin de un mdem con
modulacin QPSK
[10] Datasheet. Mini-Circ uits Voltage Controlled Oscillator POS-2000A.
[11] Datasheet. Fujitsu Single Serial Input PLL Frequency Synthesizer On-chip 2.5
GHz Prescaler MB15E07SL.
[12] Datasheet. Analog Devices CMOS 200 MHz Quadrature Digital Upconverter
AD9856.
[13] Datasheet. Maxim 2.4GHz Monolithic Voltage-Controlled Oscillators.
[14] Datasheet. CTS MXO45/MXO45HS Metal DIP Clock Oscillator

Pgina 126
Accietto, Decio
[15] Modulacion QPSK, Codificacion de Viterbi, Filtrado con Roll-Off. Extrado el

27 de Mayo de 2013 desde http://wikipena85.wikispaces.com
[16] QPSK Modulation Demystified. Extraido el 16 de Junio de 2013 desde
http://www.maximintegrated.com/app-notes/
[17] QPSK (Quadrature Phase Shift Keying). Extraido el 3 de Marzo de 2013
desde http://www.tech-faq.com/qpsk.html

Pgina 127
Accietto, Decio
APENDICE

Pgina 128
Accietto, Decio
Placa controladora V1.0

Para realizar las diferentes configuraciones de PLL, tanto en 1.4Ghz y 2.2Ghz, se
utilizo una placa controladora. La misma estaba compuesta por un microcontrolador
pic Microchip 16F870, tres led de diferentes color, puerto para programacin in-circuit.
La programacin se llevaba a cabo en lenguaje C, compilado con el software propio de
microchip, MPlab. Vinculado, a dems, con el programador y debuger Pickit2.
Figura 104: Multipropsito V1.0
Placa controladora V2.0

Esta segundo diseo es usando el mismo microcontrolador que la V1.0, y
manteniendo las mismas caractersticas.
Se agregan dos regulares de tensin (3.3V y 5V), dos pulsadores para reset por
software o reset por tensin (desconexin de la alimentacin). La posibilidad de utilizar
mejor los puertos del microcontrolador y un mejor acceso para su programacin va incircuit.
Figura 105: Multipropsito V2.0

Pgina 129
Accietto, Decio
Figura 106: PCB Oscilador 1.4GHz - Esquemtico N1
Figura 107: PCB Oscilador 1.4GHz con microcontrolador Esquemtico N2

Pgina 130
Accietto, Decio
Figura 108: PCB Oscilador 2.2GHz Esquemtico N3
Figura 109: PCB Mixer Esquemtico N4
Figura 110: PCB Mixer + LO Esquemtico N5

Pgina 131
Accietto, Decio
Figura 111: PCB AD9856 Esquemtico N6
Figura 112: PCB Filtro 60MHz Esquemtico N7
Figura 113: PCB Filtro Edge Coupled 2.26GHz Esquemtico N8

Pgina 132
Accietto, Decio
Figura 114: PCB Filtro Open Loop Resonator V1 2.26GHz Esquemtico N9
Figura 115: PCB Filtro Open Loop Resonator V2 2.26GHz Esquemtico N10
Figura 116: PCB Filtro Open Loop Resonator ROGERS 2.26GHz Esquemtico N11

Pgina 133
Accietto, Decio
Programa N1: Oscilador @ 1.4GHz v1.0

//////////////////////////////////////////////////
//
// PROGRAMA FINAL: PROYECTO OSCILADOR @ 1400MHz
//
//
//////////////////////////////////////////////////
#include <htc.h>
#include <pic.h>
#include <pic16f870.h>
#define
#define
#define
#define
#define
#define
#define
#define
#define
_XTAL_FREQ
LED1
LED2
LED3
CLOCK_PIN
DATA_PIN
LOAD_PIN
ZC_PIN
PS_PIN
10000000
RA2
RA3
RA4
RC7
RB0
RC4
RC6
RC5
// Defino la frecuencia del cristal 10MHz
//----------SI NO SE USA ESTA CONFIG USART NO FUNCIONA!!!-----------//

__CONFIG( WDTE_OFF & FOSC_HS & PWRTE_OFF & BOREN_OFF & LVP_OFF);
int DATA1[19] = {0,0,1,0,0,0,0,0,0,0,0,0,0,0,1,0,1,0,1};
int DATA2[19] = {0,0,0,0,0,1,0,0,0,1,0,0,0,1,1,0,0,0,0};
void main()
{
int i;
TRISA
PORTA
TRISB
PORTB
TRISC
PORTC
=
=
=
=
=
=
0;
0;
0;
0;
0;
0;
// Configuracin de Puertos
//
// Puertos A, B y C como salida
//
//
//
PS_PIN = 1;
ZC_PIN = 1;
LED1 = 1;
__delay_ms(2000);
LED1 = 0;
// PS y ZC siempre en 'H'
i=0;
while(i<=18)
{
DATA_PIN = DATA1[i];
CLOCK_PIN = 1;
CLOCK_PIN = 0;
i = i + 1;
}
LOAD_PIN = 1;
LOAD_PIN = 0;
i = 0;
while(i<=18)
{
DATA_PIN = DATA2[i];
CLOCK_PIN = 1;
CLOCK_PIN = 0;
// Mando el dato
// Clock en alto (Leo el dato enviado)
// Clock en bajo
// Mando el dato
// Clock en bajo

Pgina 134
Accietto, Decio
i = i + 1;
}
LOAD_PIN = 1;
LOAD_PIN = 0;
LED2 = 1;
// Enciendo LED al terminar la programacin
while(1);
}
El siguiente programa es el encargado de generar y enviar la trama de programacin

para que el PLL oscile a una frecuencia de 1400MHz.
La informacin es almacenada en dos arreglos de bits (vectores DATA1 y DATA2) y
luego enviada al PLL a travs del pin RB0.
Los datos son enviados por nica vez dos segundos despus de haber empezado a
correr el programa.
Channel A: DATA_PIN, Channel B: CLOCK_PIN, Channel C: LOAD_PIN

Pgina 135
Accietto, Decio
Programa N2: Oscilador @ 2.2GHz v2.1

//////////////////////////////////////////////////
//
// PROYECTO OSCILADOR @ 2200MHz v2.0
//
//////////////////////////////////////////////////
#include <htc.h>
#include <pic.h>
#include <pic16f870.h>
#define
#define
#define
#define
#define
#define
#define
_XTAL_FREQ
LED_R
LED_A
LED_V
LE
DATA
CLOCK
10000000
RA2
RA3
RA4
RC4
RC5
RC6
// Defino la frecuencia del cristal 10MHz
// Pin 11 en PLL
// Pin 10 en PLL
// Pin 9 en PLL

int LOCK_LOST;
int DATA1[19] = {0,0,1,0,0,0,0,0,0,0,0,0,0,0,1,0,1,0,1};
int DATA2[19] = {0,0,0,0,0,1,0,0,0,1,0,0,0,1,1,0,0,0,0};
// FUNCION INTERRUPCION
////////////////////////
void interrupt LockDetect()
{
if( INTF == 1)
{
INTF = 0;
LOCK_LOST = 1; // Cuando se desengancha, LOCK_LOST = 1
}
}
// PROGRAMA PRINCIPAL
//////////////////////
void main()
{
int i;
TRISA = 0x00;
PORTA = 0x00;
TRISB = 0x01;
PORTB = 0x00;
TRISC = 0x00;
PORTC = 0x00;
LED_R = 1;
__delay_ms(1000);
GIE = 1;
PEIE = 1;
INTE = 1;
INTEDG = 0;
LED_R = 0;
LOCK_LOST = 1;
while(1)
{
// Configuracion de Puertos:
// Puerto A y C como salida
// Puerto B como salida, excepto RB0 (interrupcion)
// Enciendo LED rojo al iniciar el programa

// Interrupciones globales habilitadas
// Interrupcioens por perifericos habilitadas
// Interrupcion por flanco de bajada en GP2/INT

Pgina 136
Accietto, Decio
if(LOCK_LOST==1)
{
INTE = 0;
LOCK_LOST = 0;
LED_A = 1;
// Enciendo LED amariilo cada vez que programa
i=0;
while(i<=18)
{
DATA = DATA1[i];
CLOCK = 1;
CLOCK = 0;
i = i + 1;
}
LE = 1;
LE = 0;
i = 0;
while(i<=18)
{
DATA = DATA2[i];
CLOCK = 1;
CLOCK = 0;
i = i + 1;
}
// Mando el dato
// Clock en alto
// Clock en bajo
// Mando el dato
// Clock en alto
// Clock en bajo
LE = 1;
LE = 0;
__delay_ms(1000);
LED_A = 0;
INTE = 1;
}
}
}
Se utiliza el mismo principio que en el programa descripto anteriormente. En este caso

los vectores poseen la informacin necesaria para programarle al PLL una frecuencia
de oscilacin de 2200MHz.
Se agreg realimentacin del estado de programacin del PLL
(programado/desprogramado) al microcontrolador. De esta manera se posibilita que
ante la desprogramacin del dispositivo, se enve la rfaga automticamente
asegurando una oscilacin continua.

Pgina 137
Accietto, Decio
Channel B: CLOCK, Channel C: LE, Channel D: DATA

Pgina 138
Accietto, Decio
Programa N3: QPSK 60MHz + Datos

///////////////////////////////////////
//
//
PROGRAMA AD9856
//
Modo Modulacion QPSK @ 60MHz CON DATOS I/Q
//
v3.1 (Optimizado)
///////////////////////////////////////
#include <htc.h>
#define _XTAL_FREQ
#define LED_A
#define LED_V
#define LED_R
#define CS
#define SDIO
#define SCLK
#define SYNC
20000000
RC0
RC1
RC2
RC7
RC6
RC5
RC4
//
//
//
//
//
//
//
//
#define TXENABLE
RA0
// Pin 01 AD9856
Frecuencia cristal 20MHz

Pin 11
Pin 12
Pin 13
Pin 38 AD9856
Pin 40 AD9856
Pin 41 AD9856
Pin 42 AD9856

//DIRECCINOES DE
int address_00 =
int address_01 =
int address_02 =
int address_03 =
int address_04 =
int address_05 =
int address_06 =
//DATOS
int data_00
int data_01
int data_02
int data_03
int data_04
int data_05
int data_06
//I/Q
iq_00
iq_01
iq_02
iq_03
iq_04
iq_05
iq_06
iq_07
iq_08
iq_09
iq_10
iq_11
iq_12
iq_13
iq_14
iq_15
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
MEMORIA
0x00;
0x01;
0x02;
0x03;
0x04;
0x05;
0x06;
0b00100001;
0b00000001;
0b00000000;
0b00000000;
0b00000000;
0b01100000;
0b11111100;
//
//
//
//
//
//
//
REFCLK Multiplier X16

6-bit mode
Frequency Tuning Word
DEFAULT
<7:0>
<15:8>
<23:16>
<31:24>
0b00000000;
0b00000001;
0b00000010;
0b00000111;
0b00001100;
0b00011101;
0b00111010;
0b00111011;
0b00110000;
0b00110101;
0b00100110;
0b00100111;
0b00001000;
0b00001001;
0b00011010;
0b00011111;

Pgina 139
Accietto, Decio
void CLOCK(void);
void SYNC_IO(void);
int VECTORIZO(int entero, int i);
int BYTE[8] = {128,64,32,16,8,4,2,1};
// Declaro funcion CLOCK

// Declaro funcion SYNC_IO
// Declaro funcion VECTORIZO
void main()
{
int i;
ADCON1 = 0;
TRISA = 0;
PORTA = 0;
TRISC = 0;
PORTC = 0;
TRISB = 0;
PORTB= 0;
while(1)
{
TXENABLE = 0;
CS = 1;
LED_R = 1;
__delay_ms(2000);
LED_R = 0;
CS = 0;
// Desactiva la programacin
// Enciendo LED Rojo por 2
// Activa la programacin
///////////////////////////////////////
// Instruccin y Datos para Address 00h
///////////////////////////////////////
i = 0;
SYNC_IO();
while(i<8)
{
SDIO = VECTORIZO(address_00,i);
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
SDIO = VECTORIZO(data_00,i);
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
// Instruccion y Datos para Address 01h
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
// Envio cadena Address 01h
while(i<8)
{
SDIO = VECTORIZO(data_01,i); // Envio datos para Address 01h
CLOCK();
i = i + 1;
}
i = 0;

Pgina 140
Accietto, Decio
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();

Pgina 141
Accietto, Decio
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
/////////////////////////////////////
CS=1;
LED_V = 1;
__delay_ms(2000);
LED_V = 0;
// Desactivo la programacion
// Enciendo LED verde
////////////////////////////////////
// ENVIO DE DATOS I/Q
////////////////////////////////////
TXENABLE = 1;
LED_A = 1;
while(1)
{
PORTB = iq_00;
PORTB = iq_01;
PORTB = iq_02;
PORTB = iq_03;
PORTB = iq_04;
PORTB = iq_05;
PORTB = iq_06;
PORTB = iq_07;
PORTB = iq_08;
PORTB = iq_09;
PORTB = iq_10;
PORTB = iq_11;
PORTB = iq_12;
PORTB = iq_13;
PORTB = iq_14;
PORTB = iq_15;
}
}
}

Pgina 142
Accietto, Decio
///////////////////
//FUNCION VECTORIZO
//Descompone al numero entero en sus bits uno a uno
int VECTORIZO(int entero, int i)
{
int bit_entero;
bit_entero = (int)(entero/BYTE[i]);
entero = entero - BYTE[i];
if(entero<0)
entero = entero + BYTE[i];
return bit_entero;
}
////////////////
//FUNCION CLOCK
//Envia un pulso de clock por SCLK cada vez que se llama
void CLOCK(void)
{
__delay_us(30);
SCLK = 1;
SCLK = 0;
}
///////////////////
//FUNCION SYNC I/O
//Da un pulso de clock por el pin SYNC
void SYNC_IO (void)
{
SYNC = 1;
SYNC = 0;
}
Rutina encargada de programar el dispositivo modulador QPSK. La informacin de las

direcciones de memoria es almacenada en las variables address_xx, la informacin
correspondiente a la configuracin en data_xx y la informacin a modular en iq_xx.
A diferencia de los programas anteriores, se almacenaron los valores requeridos en
variables y no en vectores por una cuestin de memoria disponible del
microcontrolador. Por tal motivo fue necesario crear una funcin encargada de
descomponer esa variable en bits, para poder enviar la programacin como se hizo en
los programas anteriores.
Terminada con la secuencia de configuracin, el programa enva una secuencia de
datos escogidos al azar (iq_xx) para corroborar el funcionamiento del dispositivo
modulador.

Pgina 143
Accietto, Decio
Channel A: SYNC, Channel B: SCLK, Channel C: DATA, Channel D: CS

Pgina 144
Accietto, Decio
Programa N4: QPSK 60MHz + Datos + LO 2200MHZ

///////////////////////////////////////
//
//
PROGRAMA FINAL v1.0
//
-Oscilador PLL @ 2200MHz
//
-Modo Modulacion QPSK @ 60MHz CON DATOS I/Q
//
///////////////////////////////////////
#include <htc.h>
#define _XTAL_FREQ
20000000
// Frecuencia cristal 20MHz
#define LED_A
#define LED_V
#define LED_R
RC0
RC1
RC2
// Pin 11
// Pin 12
// Pin 13
#define
#define
#define
#define
#define
RC4
RC5
RC6
RC7
RA0
//
//
//
//
//
RA3
RA2
RA1
// MB15E07SL (Pin 11)

// MB15E07SL (Pin 10)
// MB15E07SL (Pin 09)
SYNC
SCLK
SDIO
CS
TXENABLE
#define PLL_LE
#define PLL_DATA
#define PLL_CLOCK
AD9856
AD9856
AD9856
AD9856
AD9856
(Pin
(Pin
(Pin
(Pin
(Pin
41)
41)
40)
38)
01)

//DATOS DE CONFIGURACION MB15E07SL
int pll_data1 = 0b0010000000000010101;
int pll_data2 = 0b0000010001000110000;
//DIRECCIONES DE
int address_00 =
int address_01 =
int address_02 =
int address_03 =
int address_04 =
int address_05 =
int address_06 =
MEMORIA AD9856
0x00;
0x01;
0x02;
0x03;
0x04;
0x05;
0x06;
//DATOS DE CONFIGURACION AD9856

int data_00 = 0b00100001;
int data_01 = 0b00000001;
int data_02 = 0b00000000;
int data_03 = 0b00000000;
int data_04 = 0b00000000;
int data_05 = 0b01100000;
int data_06 = 0b11111100;
//I/Q
iq_00
iq_01
iq_02
iq_03
iq_04
iq_05
iq_06
iq_07
iq_08
iq_09
iq_10
=
=
=
=
=
=
=
=
=
=
=
//
//
//
//
//
//
//
REFCLK Multiplier X16

6-bit mode
DEFAULT
<7:0>
<15:8>
<23:16>
<31:24>
0b00000000;
0b00000001;
0b00000010;
0b00000111;
0b00001100;
0b00011101;
0b00111010;
0b00111011;
0b00110000;
0b00110101;
0b00100110;

Pgina 145
Accietto, Decio
iq_11
iq_12
iq_13
iq_14
iq_15
=
=
=
=
=
0b00100111;
0b00001000;
0b00001001;
0b00011010;
0b00011111;
void CLOCK(void);
void SYNC_IO(void);
int VECTORIZO(int entero, int i);
int BYTE[8] = {128,64,32,16,8,4,2,1};
void main()
{
int i;
ADCON1 = 0;
PCFG3 = 0;
PCFG2 = 1;
PCFG1 = 1;
// Declaro funcin CLOCK

// Declaro funcin SYNC_IO
// Declaro funcin VECTORIZO
// Configuracin Puerto A como I/O Digital

//
//
//
TRISA = 0;
PORTA = 0;
TRISC = 0;
PORTC = 0;
TRISB = 0;
PORTB= 0;
__delay_ms(1000);
LED_R = 1;
//**************************
//
// PROGRAMACION DE MB15E07SL
//
//**************************
i = 0;
while(i<=18)
{
PLL_DATA = VECTORIZO(pll_data1,i); // Mando el dato
PLL_CLOCK = 1;
PLL_CLOCK = 0;
// Clock en bajo
i = i + 1;
}
PLL_LE = 1;
PLL_LE = 0;
i = 0;
while(i<=18)
{
PLL_DATA = VECTORIZO(pll_data2,i); // Mando el dato
PLL_CLOCK = 1;
PLL_CLOCK = 0;
// Clock en bajo
i = i + 1;
}
PLL_LE = 1;
PLL_LE = 0;
i = 0;
__delay_ms(1000);
LED_V = 1;
//***********************

Pgina 146
Accietto, Decio
//
// PROGRAMACION DE AD9856
//
//***********************
TXENABLE = 0;
CS = 1;
LED_R = 1;
__delay_ms(2000);
LED_R = 0;
CS = 0;
// Desactiva la programacin
// Enciendo LED Rojo por 2 antes de iniciar
// Activa la programacin
///////////////////////////////////////
///////////////////////////////////////
i = 0;
SYNC_IO();
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
// Envio cadena Address 01h
while(i<8)
{
SDIO = VECTORIZO(data_01,i); // Envio datos para Address 01h
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}

Pgina 147
Accietto, Decio
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;

Pgina 148
Accietto, Decio
///////////////////////////////////////
///////////////////////////////////////
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
while(i<8)
{
CLOCK();
i = i + 1;
}
i = 0;
/////////////////////////////////////
CS=1;
// Desactivo la programacion
LED_V = 1;
// Enciendo LED verde al finalizar la
programacion__delay_ms(2000);
LED_V = 0;
////////////////////////////////////
// ENVIO DE DATOS I/Q
////////////////////////////////////
TXENABLE = 1;
LED_A = 1;
while(1)
{
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
PORTB
}
}
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
=
iq_00;
iq_01;
iq_02;
iq_03;
iq_04;
iq_05;
iq_06;
iq_07;
iq_08;
iq_09;
iq_10;
iq_11;
iq_12;
iq_13;
iq_14;
iq_15;
////////////////////
//FUNCION VECTORIZO
//Descompone al nmero entero en sus bits uno a uno
int VECTORIZO(int entero, int i)
{
int bit_entero;
bit_entero = (int)(entero/BYTE[i]);
entero = entero - BYTE[i];
if(entero<0)
entero = entero + BYTE[i];
return bit_entero;
}

Pgina 149
Accietto, Decio
///////////////////////
//FUNCION CLOCK (AD9856)
//Envia un pulso de clock por SCLK cada vez que se llama
void CLOCK(void)
{
__delay_us(30);
SCLK = 1;
SCLK = 0;
}
///////////////////////////
//FUNCION SYNC I/O (AD9856)
//Da un pulso de clock por el pin SYNC
void SYNC_IO (void)
{
SYNC = 1;
SYNC = 0;
}
Bsicamente la fusin de los programas anteriores. Se enva la configuracin

correspondiente a 2200MHz para el PLL al inicio. Luego se procede a enviar la
configuracin para el modulador y finalmente se envan los datos aleatorios.

Pgina 150

Modulador QPSK

Transféré par

Informations du document

Description originale:

Copyright

Formats disponibles

Partager ce document

Partager ou intégrer le document

Options de partage

Avez-vous trouvé ce document utile ?

Ce contenu est-il inapproprié ?

Droits d'auteur :

Formats disponibles

Modulador QPSK

Transféré par

Droits d'auteur :

Formats disponibles

Accietto, Decio

Gennaro, Marcos Nicols

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

Objetivos del proyecto

Asimilar conceptos del tema

Implementar circuito modulador QPSK

Realizar el upconventer para la seal en banda S

Amplia aplicacin en comunicaciones tcticas y de uso dual (militar y civil).

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

1.2 Tipos de modulacin

Amplitud Modulada (AM). Consiste en hacer variar la amplitud de la onda

Frecuencia Modulada (FM). Es el proceso de codificar informacin en una onda

Modulacin por Fase (PM). En este caso el parmetro de la seal portadora

TRABAJO FINAL DE GRADO.

Frequency Shift Key (FSK). Modulacin por desplazamiento de frecuencia. Es

Amplitude Shift Key (ASK). Modulacin por desplazamiento de amplitud. Los

Phase Shift Key (PSK). Modulacin por desplazamiento de fase. modulacin

1.2.1 Modulacin multinivel por fases

Ligera desviacin de la exactitud de la seal de Clock.

1.2.2 Ancho de banda de MPSK

Se nota la clara diferente matemtica de la disminucin del ancho de banda a medida

1.2.3 Diagrama de modulacin QPSK

Valor de aproximacin de ancho de banda de canal real a canal ideal.

Figura 1: Diagrama de fase y constelacin QPSK

Figura 2: Diagrama de modulador QPSK

En la Figura 2 el flujo binario es dividido dos componentes, denominados canales I (in

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

2.1 Diagrama de modulador.

Figura 3: Diagrama modulador en QPSK en 2.2GHz

2.2 Sintonizador digital directo (DDS)

Oscilador local en sistemas de comunicaciones.

Ser parte un PLL digital.

TRABAJO FINAL DE GRADO.

2.3 Oscilador Local

2.5 Filtro Pasa-Banda

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

3.1 PLL (Phase-Locked Loop)

Figura 4: Diagrama de bloques de PLL

TRABAJO FINAL DE GRADO.

TRABAJO FINAL DE GRADO.

3.2 Fujitsu MB15E07SL

Oscilador externo (3 a 40Mhz)

Oscilador externo (3 a 40Mhz)

Modo normal o ahorra de energa.

Salida normal de Do o alta impedancia

Detector de enganche o de cambio de fase

Salida de comparador de fase para energa

Salida de comparador de fase para energa

Figura 5: Integrado MB15E07SL

Tabla 1: Diagrama de pines.

El MB15E07SL de Fujitsu es un PLL capaz de lograr una frecuencia de oscilacin

Pines del chip.

TRABAJO FINAL DE GRADO.

3.2.2 Transmisin serial

3.2.3 Formacin de Registros

TRABAJO FINAL DE GRADO.