Circuitos Logicos y Conversion de AD y DA

SERIE DE CIRCUITOS INTEGRADOS
CIRCUITOS LGICOS
y CONVERSIN
DE A/D y D/A
Traduccin:
Alexis Mndez Chamorro
Ingeniero Mecnico Electricista, U. Anhuac
Investigador
Laboratorio de Aplicaciones Electrnicas
Escuela de ingeniera,
Universidad Anhuac
Revisin tcnica:
Gerardo Quiroz Vieyra
Ingeniero en Comunicaciones y Electrnica
ESIME, IPN
Profesor UAM-X.
Gerente de Informtica
Aplicaciones Farmacuticas, S.A. de C.V.
Carlos Gonzlez Ochoa
Ingeniero en Comunicaciones y Electrnica
ESIME, IPN;
Profesor
Universidad Anhuac
SERIE DE CIRCUITOS INTEGRADOS
CIRCUITOS LGICOS
Y CONVERSIN
DE A/D y D/A
Arthur B. Williams, Editor in chief
Vice President of Engineering,
Research, and Development
Coherent Communications Systems Corp.
Hauppauge, N.Y.
McGRAW-HILL
MXICO BOGOT BUENOS AIRES CARACAS GUATEMALA LISBOA
MADRID NUEVA YORK PANAM SAN JUAN SANTIAGO SO PAULO
AUCKLAND HAMBURGO LONDRES MILN MONTREAL NUEVA DELHI
PARS SAN FRA NCISCO SINGAPUR ST. LOUI S
SIDNE Y TOKIO TORO NTO
Fotografa de los forros:

RICHARD BRUMMETT
1983
CIRCUIT OS LGICOS Y CONVERSI N DE A/ D Y D/A

Prohibida la reproduccin total o parcial de esta obra,
por cualquier medio, sin autorizacin escrita del editor.
DERECHOS RESERVADOS 1989, respecto a la primera edicin en espaol por
McGR AW- HILL/INT ERAMERICANA DE MXICO, S. A. DE C. V.
Atlacomulco 499-501, Fracc. Industrial San Andrs Atoto
53500 Naucalpan de Jurez, Edo. de Mxico
Miem bro de la Cm ara Nacional de la Industria Editorial, Reg. Nm. 1890
ISBN 968-422-449-4
Traducido, de la primera edicin en ingls de
DESIGNER'S HANDBOOK OF JNTEGRATED CIRCUITS
Copyright MCMLXXXIV, by McGraw-HHI, Inc., U. S. A.
ISBN 007-070435-X
1234567890
P.E.-88
Impreso en Mxico
8123456798
Printed in Mxico
Esta obra se termin de

imprimir en noviembre de 1988.
en Programas Educativos, S. A. de C. V.
Cal*. Chabacano No. 65-A
Col. Asturias
Delegacin Cuauhtmoc
06850 Mxico, D. F.
Se tiraron 3 000 ejem plares
A mi esposa Ellen
y a mis hijos Howard,
Bonnie y Robn
Lista de colaboradores
Hamil Aldridge, Paradyne Corp., Largo, Fla. (Circuitos lgicos de SSI)
Peter Alfke, Director, applicatons Engineering, advanced Micro Devices Inc., Sunnyvale
Calif. (Circuitos lgicos de integracin a mediana escala)
Don Birkley, Tektronix Corp., Beaverton, Oreg. (Microprocesadores)
Peter D. Bradshaw, Director of Advanced Applications, Array Technology Inc., San Jos
Calif. (Conversin A/D y DA)
Eric G. Breeze, Atari Corp., Sunnyvale, Calif. (Optoelectrnica)
Brian Cayton, Marketing Manager, Standard Microsystems Corp., Hauppauge, N.Y. (Dispositivos perifricos de integracin a gran escala)
Earl V. col, Atari Corp., Sunnyvale, Calif. (Optoelectrnia)
Robert C. Frostholm, Account Manager, Automotive Marketing, National Semiconductor
Corp., Santa Clara, Calif. (Circuitos integrados para manejo de potencia)
Sid Ghosh, TRW Vidar Corp., Mountainview, Calif. (Lazos con amarre por fase)
Randall J. Hipp, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicacin)
Robert C. Jones, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicacin)
Darin L. Kincaid, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicacin)
Dave Kohlmeier, Tektronix Corp., Beaverton, Oreg. (Microprocesadores)
Glen M. Masker, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicacin)
William M. Otsuka, President, Optomicronix, Cupertino, Calif. (Optoelectrnica)
H. Unan Refioglu, Exar Integrated Systems Inc., Sunnyvale, Calif. (Circuitos
de temporizaran)
Joel Silverman, Marketing Manager, Siliconix Inc., Santa Clara, Calif. (Circuitos de funciones)
Michael R. Sims, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicacin)
Carroll Smith, Applications Engineer, Texas Instruments Corp., Dallas, Tex. (Circuitos
de interfaz)
Jerri L. Smith, Mostek Corp., Carrollton, Tex. (Circuitos de Telecomunicacin)
Dr. William R. Warner, Tektronix Corp., Beaverton, Oreg. (Microprocesadores)
Arthur B. Williams, Vice President of Engineering, Research, and Development, Coherent Communications Systems Corp., Hauppauge, N.Y. (Amplificadores operacionales
y Diseo de filtros activos mediante amplificadores operacionales)
Acrnimos usados en el libro

ADC
Analog-Digital Converter
Convertidor Analgico/Digital
BCD
Binary-Coded Decimal
Decimal Codificado en Binario
BRM
Binary Rate Multiplier

Multiplicador de Relacin Binaria
CC
Direct Current (DC)

Corriente Continua
CEP
Count Enable Paralell

Habilitar Conteo Paralelo
CET
Count Enable Trickle

Habilitar Conteo Disminuido
CI
Integrated Circuit (IC)

Circuito Integrado
CMOS
Complementary Metal-Oxide Semiconductor

Semiconductor Complementario de xido-Metal
DAC
Digital-Analog Converter
Convertidor Digital/Analgico
DMM
Digital Multimeter
Multmetro Digital
EEPROM Electrically Erasable Programmable Read-Only Memory

Memoria Programable y Borrable Elctricamente de Slo Lectura
EPROM
Erasable Programable Read-Only Memory

Memoria Programable y Borrable de Slo Lectura
LSB
Least Significant Bit

Bit Menos Significativo
x ACRNIMOS USADOS EN EL LIBRO
LSD
Least Significant Digit

Dgito Menos Significativo
LSI
Large-Scale Integration
Integracin a Gran Escala
MOS
Metal-Oxide Semiconductor
Semiconductor de xido-Metal
MOSFET Metal-Oxide Semiconductor Field-Effect Transistor,

Transistor de Efecto de Campo, Semiconductor de xido-Metal
MSB
More Significant Bit

Bit Ms Significativo
MSD
More Significant Digit

Dgito Ms Significativo
MSI
Medium-Scale Integration
Integracin a Mediana Escala
PROM
Programmable Read-Only Memory

Memoria Programable de Slo Lectura
SAR
Successive Aproximations Register

Registro de Aproximaciones Sucesivas
SSI
Small-Scale Integration
Integracin a Pequea Escala
TC
Terminal Count
Conteo Terminal (Conteo Lmite)
TTL
Transistor-Transistor Logic
Lgica de Transistor a Transistor
VIH
Mnimum Input Voltaje

Voltaje de Entrada Mnimo
VIL
Mximum Input Voltage

Voltaje de Entrada Mximo
VLSI
Very-Large-Scale Integration
Integracin a Muy Grande Escala
ACRNIMOS USADOS EN EL LIBRO
VNIH
Input High Noise Margin

Margen de Ruido a Entrada Alta
VNIL
Input Low Noise Margin

Margen de Ruido a Entrada Baja
VOH
Mnimum High Voltage

Mnimo Voltaje de Nivel Alto a la Salida
VOL
Maximum Low Voltage

Mximo Voltaje de Nivel Bajo a la Salida
xi
Contenido
Prefacio
1. CONVERSIN A/D y D/A
1-1
Introduccin
1-2 Principios de conversin D/A

l-2a DAC por conmutacin de corriente
l-2b DAC por conmutacin de voltajes
l-2c Otros tipos de DAC
l-2d Salida de corriente versus salida de voltaje en los DAC
l-2e Convertidores multiplicadores versus convertidores completos
l-2f Algunos ejemplos prcticos de DAC
3
4
7
9
12
13
15
1-3 Especificaciones importantes en los DAC
18
1-4
1-5
l-3a Glosario
21
Principios de la conversin Analgico/Digital (A/D)
22
l-4a Conversin en rfaga (flash)

l-4b Convertidores de aproximaciones sucesivas
l-4c Convertidor de integracin
l-4d Otros tipos de convertidores A 'D
l-4e Ejemplos prcticos de convertidores A/D
23
25
28
31
33
Especificaciones importantes de los convertidores A/D

l-5a Glosario
40
42
1-6 Otros circuitos utilizados en conversin D/A y A/D
1-7
48
51
Sistemas completos de adquisicin de datos
53
2. CIRCUITOS LGICOS DE SSI

2-1
43
l-6a Preamplificadores para transductores

l-6b Conmutadores y mutiplexores analgicos
l-6c Amplificadores de muestreo y retencin (sample-and-hold
o trak-and-hold)
l-6d Amplificadores de ganancia programable
Introduccin
2-2 Tipos de familias lgicas

2-2a Tecnologa TTL
43
44
57
57
58
58
xiv
CONTENIDO
2-3
2-2b Tecnologa CMOS

2-2c Tecnologa ECL
58
59
Caractersticas de las familias lgicas

2-3a Estructura tpica de una compuerta
2-3b Caractersticas de transferencia de voltaje
2-3c Velocidad o tiempo de propagacin
2-3d Disipacin de potencia
2-3e Inmunidad al ruido
2-3f Carga del circuito
2-3g Costo / disponibilidad
60
60
60
63
63
65
67
67
2-4 Definicin de los parmetros generales
2-4a Valores mximos absolutos

2-4b Caractersticas elctricas
2-5
2-6
68
68
Compuertas
69
2-5a Compuerta AND

2-5b Compuerta NAND
2-5c Compuerta OR
2-5d Compuerta NOR
2-5e Compuerta EXCLUSIVE OR (XOR)
2-5f Compuerta EXCLUSIVE NOR (XNOR)
2-5g Compuerta inversora (NOT)
2-5h Compuerta AND/OR
2-5i Compuerta AND/OR/NOT
69
69
70
71
72
72
72
73
73
Seguros o basculadores (latches) y Flip-FIops

2-6a Flip-Flop tipo D
2-6b Flip-Flop tipo JK disparado por flanco
79
82
82
2-7 Monoestables
2-8
68
89
2-7a No redisparables
2-7b Redisparables
89
90
Circuitos de aplicacin
93
2-8a Disparadores Schmitt

2-8b Manejadores de lnea
2-8c Cambiadores de nivel
93
94
95
2-9 Tablas de seleccin de circuitos

tabla 2-4 Circuitos TTL de SSI ms comunes
tabla 2-5 Circuitos CMOS de SSI ms comunes
tabla 2-6 Circuitos ECI de SSI ms comunes
97
97
98
100
CONTENIDO xv
3. CIRCUITOS LGICOS DE INTEGRACIN
A MEDIANA ESCALA (MSI)
3-1
Introduccin a los MSI
3-la Historia de los MSI

3-lb Tecnologas MSI
3-le Nomenclatura y notacin
3-2
103
103
103
103
105
Funciones combinatorias
108
3-2a Multiplexores
108
Direccionamiento de datos
Bus de datos multipalabras
Multiplexin de tiempo
Multiplexor como generador de funciones
Comparador de posiciones
Detector de un patrn X de Y
Conversin de siete segmentos a BCD
3-2b Decodifcadores
Direccionamiento de memorias
Decodificador 1 de 64
Generador de reloj de cuatro fases
Generador de funciones
Conmutador codificador
Demultiplexin de datos
Demultiplexin de reloj
3-2c Codificadores
Codificador con prioridad lineal
Conversin digital/analgica mediante multiplicadores
de relacin
Codificadores de teclado
3-2d Operadores
Confusin de terminales
Funciones de sumadores
Propagacin de acarreo en sumador binario paralelo
Bsqueda de acarreo anticipada
Representacin numrica
Suma y resta de nmeros binarios >
Suma binaria en serie
Suma y resta binaria en serie
El 7483 como sumador/restador BCD
La unidad aritmtica y lgica 74181
El 74182 como generador de bsqueda de acarreo
Circuito de bsqueda de acarreo
Multiplicador binario de 8 X 8 bits
Multiplicadores combinatorios
Comparadores
108
110
110
Deteccin y correccin de errores

Conversin de cdigo
111
113
114
114
117
117
119
119
119
120
123
123
123
124
124
127
133
137
137
138
138
140
140
141
141
143
144
145
145
148
151
151
155
159
xvi
CONTENIDO
3-3 Circuitos secuenciales
3-4
169
171
172
172
172
173
174
174
Diseo con circuitos MSI
193
3-4a El impacto de los circuitos MSI en el diseo lgico

3-4b Reglas generales del diseo de sistemas
3-4c Tablas de seleccin de MSI
Tabla 3-5 Multiplexores
Tabla 3-6 Decodifcadores
Tabla 3-7 Operadores
Tabla 3-8 Seguros
Tabla 3-9 Registros
Tabla 3-10 Contadores
ndice
169
3-3a Seguros
Ampliacin de la capacidad de salida del microprocesador
3-3b Registros
Flip-flop tipo D cudruple o registro de 2 bits doble
Registro de corrimiento a la izquierda y a la derecha
Contador con registros de corrimiento
Contador reversible de anillo torcido
Detector rpido de direccin
Trampa de datos asncronos con transferencia
independiente de datos
Generador de secuencia seudoaleatoria simple
Generador largo de secuencia seudoaleatoria
3-3c Contadores
Contador multietapas asncrono
Contador multietapas programable
Contador con factor de servicio del 30% en la salida
74192/74193 como contadores de subida/bajada
3-3d Diseo de un controlador lgico programado simple
175
177
178
178
179
180
183
184
188
193
194
195
195
196
196
197
197
198
199
Presentacin de la serie de
circuitos integrados
Seleccionar o disear un circuito integrado implica una ardua investigacin bibliogrfica, con mucho tiempo de por medio y la frustracin muchas veces de no
encontrar el dato buscado.
Dada esta necesidad nos dimos a la tarea de publicar una serie de CIRCUITOS
INTEGRADOS, que incluyera la coleccin ms completa de los circuitos integrados
ms conocidos y tiles.
Gracias a los diagramas prcticos de seleccin de dispositivos, el lector podr
comparar diferentes circuitos integrados pertenecientes a la misma familia para
escoger el ms adecuado.
Las configuraciones recomendadas llevan a las soluciones ms prcticas y rentables para los problemas de diseo con que nos encontramos ms a menudo.
La serie est formada por cuatro libros; en cada uno se trata una familia diferente de circuitos integrados; as la informacin referente a un circuito podr encontrarse con rapidez y facilidad.
Escrita por reconocidos expertos en las diversas familias de circuitos, esta serie
se orienta a las aplicaciones y abarca los siguientes temas:
Libro 1:
Amplificadores operacionales, circuitos de funcin y diseo de filtros

activos mediante amplificadores operacionales.
Libro 2: Circuitos de telecomunicacin, lazos con amarre por fase, circuitos de
temporizacin, circuitos integrados para el manejo de potencia.
Libro 3: Conversin de A/D y D/A, circuitos lgicos SSI, circuitos lgicos MSI.
Libro 4: Microprocesadores, optoelectrnica, dispositivos perifricos LSI y circuitos de interfaz.
Nos esforzamos mucho para solucionar esta urgente necesidad y no dudamos

que el ingeniero, tcnico, estudiante o aficionado encontrarn en esta SERIE DE
CIRCUITOS INTEGRADOS, un til auxiliar para su trabajo diario.
El editor
Prefacio
Los circuitos integrados (CI) han simplificado muchsimo el diseo de los complejos circuitos analgicos y digitales. En la dcada pasada numerosos fabricantes
produjeron una extraordinaria variedad de ellos.
El ingeniero o tcnico, cuando afrontan la tarea de seleccionar los circuitos
integrados y su diseo, deben consultar un gran nmero de catlogos de los fabricantes y un reducido nmero de notas de aplicaciones, a n de ensayar y determinar
la configuracin ptima de los circuitos integrados y del circuito que se requieren.
Las hojas de datos de los catlogos sirven para definir los parmetros de operacin y del peor caso de un dispositivo en particular, pero no pueden utilizarse como
una gua de seleccin, puesto que los circuitos integrados no se evalan a partir de
comparaciones. Por lo dems, estos catlogos y notas de aplicacin se limitan a los
circuitos integrados de un fabricante y estn organizados segn el tipo de circuito
integrado, no segn la aplicacin.
Este libro se propone cumplir un doble propsito. Se da igual importancia a las
aplicaciones de los circuitos integrados que a la seleccin de dispositivos. Los expertos proporcionan las configuraciones preferidas de los circuitos integrados, de modo
que es fcil obtener soluciones prcticas y probadas a los problemas de diseo que
se presentan frecuentemente. Este libro no pretende sustituir los catlogos de circuitos integrados, puesto que resultara totalmente imprctico incluir parmetros detallados acerca de todos los circuitos aqu explicados. La seleccin de dispositivos
junto con las exposiciones pormenorizadas y los ejemplos de diseo, ayudarn a
escoger la mejor configuracin de circuito y diseo para una aplicacin determinada.
Los principios de la conversin analgica a digital y de digital a analgica se
examinan en el captulo 1. Se explican varios tipos de configuraciones de circuitos y
las estructuras preferidas de stos se presentan junto con las pautas para seleccionar
los dispositivos.
El captulo 2 trata de los circuitos lgicos SSL Se describen en forma pormenorizada las familias lgicas y sus limitaciones.
En el captulo 3 se estudian los circuitos lgicos MSI. Las aplicaciones lgicas
de tipo combinatorio y secuencial se presentan junto con las guas para seleccionar
los dispositivos.
Me gustara agradecer a los colaboradores tan numerosos y a sus compaas
por los esfuerzos que hicieron para lograr que este libro fuera lo ms completo
posible desde el punto de vista tcnico y, al mismo tiempo, para darle suficiente
importancia a las aplicaciones ordinarias de los circuitos integrados.
Arthur B. Williams
Editor
Captulo
CONVERSIN A/D Y D/A
Peter D. Bradshaw
Director of Advanced Applications
Array Technology Inc.

San Jos, California
El autor trabajaba en Intersil Inc. cuando escribi este capitulo
1-1 INTRODUCCIN
La "conversin A/D" es la transformacin de seales analgicas en forma digital,
mientras que la "conversin D/A" es la obtencin de seales analgicas a partir de
datos digitales. Las seales analgicas pueden tener la forma de voltajes o corrientes, en tanto que las seales digitales sern generalmente binarias, codificadas en
binario normal o en forma de dgitos BCD (binary coded decimal), tara aplicaciones de visualizacin, en especial cuando se utiliza conversin A/D, las seales digitales se suelen codificar en un formato adecuado para operar directamente el visualizador; por ejemplo, un cdigo de siete segmentos o una estructura para grfica de
barras. Por supuesto existen otros formatos, entre ellos el de matriz de puntos, mas
por lo general no estn disponibles con la misma facilidad. La relacin entre los
valores analgicos y los digitales puede ser lineal, aunque en algunos casos se busca
intencionalmente una relacin no lineal determinada.
Estas conversiones analgico-digitales se incluyen frecuentemente en sistemas
complejos de medicin y control. El grado de complejidad de estos sistemas es muy
variable. Uno de los ms sencillos es quiz el multmetro digital (DMM) cuyo diagrama de bloques puede verse en la figura 1-1. Consta bsicamente de un convert-
Figura 1-1 Voltmetro digital.
Figura 1-2 Sistema de control de procesos.
Figura 1-3 Evolucin del sistema telefnico: (a) sistema tradicional (totalmente analgico);
(b) sistema moderno (digital entre las centrales); (c) sistema del futuro (totalmente digital).
CONVERSIN A/D Y D/A
dor A/D adecuado al caso, unos cuantos resistores y conmutadores para ajustar las
diferentes escalas de medida y un visualizador de salida, adems de la fuente de
alimentacin o bateras. La figura 1-2, en cambio, representa un sistema mucho
mayor: un control de procesos como los que se utilizan en las refineras de petrleo,
en las fbricas de papel o en las plantas generadoras de energa elctrica.
Las notables propiedades y el bajo costo de la transmisin digital de datos
estn provocando cambios en los sistemas tradicionalmente analgicos. As, el
campo de la "hi-fi" (alta fidelidad) est a punto de verse transformado por la introduccin de equipos digitales para la grabacin y reproduccin de audio a nivel de
mercado de consumo y a un precio mnimo comparado con el de los sistemas profesionales y de estudio introducidos hace slo unos pocos aos. El procesamiento
digital de seales se utiliza profusamente en los estudios de televisin para todo tipo
de manipulaciones con las seales de video. La misma tendencia se manifiesta
tambin en los sistemas telefnicos, cuya evolucin se indica brevemente en la
figura 1-3.
En todos los casos anteriores, los convertidores A/D y D/A, aunque son partes
fundamentales, estn incorporados en otros componentes, como computadoras,
redes de transmisin y de conmutacin, elementos de almacenamiento, tanto temporal como permanente, y muchos otros. La cantidad y el tamao de estos componentes puede sobrepasar con mucho los de la parte de conversin A/D/A y en
ocasiones opacarla por completo. Sin embargo, la eficacia y utilidad de la informacin que maneja el resto del sistema, y en especial cuando se trata de un sistema
bsicamente digital, dependen de la precisin y las caractersticas de la.etapa convertidora A/D/A.
Aunque reconocemos que este libro no es para leerse como una novela policaca, hemos procurado organizar el estudio de las partes que componen estos sistemas en la forma ms lgica posible, de modo que las partes "clave" de un subsistema se estudien antes de pasar el subsistema en cuestin, mientras que las partes
restantes (las de diseo ms fcil o, en general, las que son menos esenciales para
determinar los parmetros del funcionamiento del sistema completo) se ven despus. Cuando este "plan" no es aplicable, el orden de descripcin se basa en el
orden en que se encuentran normalmente los elementos en los diagramas de flujo de
seal de los sistemas comerciales.
1-2 PRINCIPIOS DE LA CONVERSIN D/A
La conversin de una seal digital en su correspondiente (voltaje o corriente) analgica puede lograrse por diferentes mtodos. En forma poco ortodoxa podramos
clasificarlos en dos grupos: mtodos "estticos" y mtodos "de divisin de tiempo".
En los estticos, la seal digital cerrar una serie de interruptores de acuerdo con
un patrn constante (mientras la entrada digital lo sea) para controlar corrientes o
voltajes. Por el contraro, en la conmutacin mediante divisin de tiempo se cierra y
abre un interruptor de acuerdo con un patrn dinmico de modo que el valor
medio del voltaje o la corriente correspondan al valor deseado. Ambas tcnicas tie-
CIRCUITOS LGICOS Y CONVERSIN DE A/D Y D/A
nen sus propias ventajas e inconvenientes como veremos al estudiarlas por separado. Pueden establecerse subclasiflcaciones segn que la constante del proceso de
conmutacin sea un voltaje o una corriente, que la seal de salida sea de voltaje o
de corriente, y tambin segn que el nivel de referencia sea interno ("DAC completo") o deba aplicarse mediante una seal externa ("DAC multiplicador").
1-2a DAC por conmutacin de corriente
Este tipo de convertidor se caracteriza por un conjunto de fuentes de corriente que

se conmutan sobre un modo de salida. Cada una de ellas corresponde a un bit de la
entrada digital. En la figura 1-4 puede verse un convertidor digital-analgico (DAC)
sencillo de 4 bits de este tipo. Existen varias tcnicas para ajustar los pesos relativos
de las fuentes de corriente que corresponden a los diferentes bits. En la figura 1-4 se
emplea una serie de resistores individuales cuyo valor ha sido calculado de modo
que se establezcan corrientes proporcionales a los pesos binarios respectivos para
Figura 1-4 Convertidor D/A simple de 4 bits por conmutacin de corriente.
CONVERSIN A/D Y D/A
los colectores de los transistores Q7Ql0. Estas corrientes se conmutan luego sobre
la salida o sobre la lnea de alimentacin mediante el control lgico de entrada y los
transitores Q1-Q4. La quinta fuente de corriente, el transistor Q6, se emplea para
crear un nivel de referencia adecuado mediante el operacional A1 el resistor Rs y la
referencia externa Vre. El operacional controla la lnea de polarizacin de bases
logrndose el equilibrio necesario de entradas cuando se cumple (teniendo en cuenta
la Vos de A1) que
(1-1)
La corriente por Q7, tiene que ser igual ya que los voltajes resistores, etc. de los
circuitos del emisor son idnticos. El transistor Q8, por su parte, tiene doble rea de
emisor que los anteriores, como se indica en la figura, mientras que su resistencia
de emisor es la mitad de la que tienen Q6 y Q7. Podemos considerar Q8 y su resisor de emisor compuestos por dos secciones, cada una de las cuales sera idntica a
las de Q6 y Q7, de modo que el conjunto conducira una corriente doble. El total no
se ver afectado al unir las dos partes; as que el colector de Q8 conduce exactamente
una corriente doble de la calculada en la ecuacin (1-1), esto es
(1-2)
Esta igualdad de las cadas Vbe en transistores que conducen corrientes proporcionales
mediante la asignacin de reas tambin proporcionales es algo extremadamente
importante en los circuitos analgicos de precisin, como es el caso del presente
DAC. En forma similar, Q9 tiene cuatro veces el rea de emisor de Q7 y su resistencia
de emisor es un cuarto de la de aqul, lo que nos a exactamente para IQ9 cuatro veces
la corriente de colector de Ql0. Esta proporcin, acorde con los pesos binarios, contina con Q10, que tiene un rea de emisor ocho veces mayor y una resistencia de
emisor que es un octavo de la de Qlo, de modo que IQ10 es ocho veces IQ7. Desde
luego, estos clculos estn basados en la suposicin de que las entradas digitales estn
todas a nivel bajo, con lo que Q1Q4 estn bloqueados. Si alguna de las entradas digitales pasa a nivel alto, el transistor correspondiente (dentro del grupo Q1Q4) derivar
la corriente del resistor de la fuente a V+ a travs de Q5. La corriente de salida en Isal
estar dada por la suma de las distintas corrientes seleccionadas:
(1-3)
donde Dn representa la entrada digital. La ecuacin anterior puede tambin
escribirse en trminos de la corriente de referencia IQ6.
(1-4)
Y sustituyendo IQ6 de acuerdo con la expresin (1-1)

(1-5)
Figura 1-5 Red de escalera R-2R.

donde hemos ignorado el error debido al voltaje de desbalance de A1, VosA1. Ntese
que la corriente mxima de salida es precisamente (24l) IQ6 cuando todas las entradas digitales estn a nivel bajo.
Otra forma de ajustar los pesos binarios relativos de las corrientes es usar una
red en escalera "R-2R". El principio en que se inspira est indicado en la figura 1-5.
Ntese que todas las ramas de la red, como se indica en la figura, deben terminar
sobre un mismo voltaje. Si se mantiene esta relacin, la corriente se dividir exactamente a la mitad en cada nodo de la escalera, ya que basta una simple observacin para notar que el resto de la escalera representa una resistencia 2R en cada
nodo, valor igual al de la rama de la escalera. Esta red de escalera puede tener la
longitud que se desee, con un nodo por cada bit. En el extremo correspondiente al
bit menos significativo se necesita un resistor de terminacin. La corriente de esa
rama, sumada al total (2n1)ILSB de las ramas activas nos da un total de 2nILSB para la
corriente consumida por la red/, como era de esperar, donde n es el nmero de
bits e ILSB la corriente correspondiente al bit menos significativo. Una de las principales ventajas de este sistema de escalera, en comparacin con la red de resistores
ponderados de la figura 1-4, es la pequea gama de valores de resistencia que se
requieren (slo 2:1 en vez de 2n:1), lo cual es muy ventajoso tanto para la adaptacin de coeficientes trmicos como para el proceso de construccin monoltica.
La necesidad de que todas las ramas tengan el mismo voltaje de terminacin,
con independencia de su estado de conmutacin, impone cierta complejidad adicional en las porciones de ajuste y conmutacin de las fuentes de corriente del circuito.
La figura 1-6 muestra el circuito bsico de un DAC de 8 bits, muy popular, que
Figura 1-6 Convertidor D/A de 8 bits con escalera R-2R.
CONVERSIN A/D Y D/A
Figura 1-7 Red de escalera R-2R con conmutador de corrientes iguales.

utiliza esta tcnica de red R-2R para las fuentes de corriente correspondientes a los
bits ms significativos. Para los bits menos significativos, en los que la precisin
tiene menos importancia, se emplea la tcnica de transistores con reas de emisor
proporcionales. Ntese que con esta disposicin es muy fcil obtener una salida de
corriente complementaria.
En la figura 1-7 podemos ver otra posible tcnica para lograr la ponderacin
binaria en un DAC de conmutacin de corriente. En este caso tenemos una fila de
corrientes iguales que se conmutan sobre los nodos de una red escalera R-2R. El
peso de la corriente o voltaje de salida depende de la distancia que separa de la
salida la correspondiente corriente de bit. Las magnitudes de las corrientes conmutadas son sustanciales para todos los bits, lo qu garantiza un tiempo de conmutacin corto, de forma que los valores de los resistores estn tambin aqu dentro de
un intervalo bastante pequeo. Los principales inconvenientes son la prdida de la
alta complianza de salida (independencia de la corriente de salida respecto del nivel
de voltaje de salida) de los circuitos de las figuras 1-4 y 1-6, y la necesidad de una
segunda red de escalera si se desea tener corrientes de salida complementarias. Por
otro lado, ofrece tambin la ventaja, no muy clara en el esquema, de que todos los
transitores de las fuentes de corriente tienen el mismo tamao.
1-2b DAC por conmutacin de voltajes
Todos los DAC que hemos visto hasta ahora operan conmutando corrientes hacia
uno u otro nodos. El siguiente grupo que veremos trabaja bsicamente mediante la
CIRCUITOS LGICOS Y CONVERSIN DE A/O Y D/A

10 k 10 k 10 k
10 k
Figura 1-8 Convertidor D/A comn de conmutacin de voltajes (a) escalera y conmutadores;
(b) conmutador y aplicador CMOS tpico.
conmutacin de un nodo entre los voltajes de otros dos. Una disposicin tpica de
este tipo de convertidores es la que se indica en la figura 1-8. Esta estructura puede
construirse muy eficientemente utilizando interruptores MOSFET y lgica CMOS
para los manejadores. Esa combinacin, junto con resistores de pelcula delgada,
resulta ideal para un proceso de fabricacin monoltico. Ntese que tambin en este
caso aparece una red de escalera R-2R. La disposicin especfica de los elementos
es, por lo general, mucho ms flexible en este caso que en los ya vistos. Adems de
la posibilidad directa de conmutar voltajes como en la figura 1-9, la red puede
usarse (y de hecho es lo ms frecuente) para simular el funcionamiento por conmutacin de corriente, como en la figura 1-10. En realidad, las no linealidades inducidas por las resistencias de los interruptores en la conexin de la figura 1-9 limitan
mucho su empleo en precisiones elevadas. La resistencia de un interruptor MOS
depende del voltaje que existe entre compuerta y canal. El voltaje de la compuerta
es fijado por la alimentacin lgica, pero el voltaje del canal es el de los dos nodos
conectados.
La conexin de la fgura 1-10 no presenta este problema en absoluto y es el que
normalmente se utiliza en circuitos de alta precisin. Sin embargo, esta configuracin no presenta una buena flexibilidad de salida, (mxima excursin), ya que cualquier voltaje que se desarrolle entre las ramas de los nodos causar graves errores
CONVERSIN A/D Y D/A
Figura 1-10 Funcionamiento similado de conmutacin de corriente del circuito de la figura 1-8.
en las corrientes de la red de escalera. Por lo general, esto requiere utilizar operacionales bastante precisos o algn otro tipo de carga que acte como "tierra virtual".
Como ya veremos, sta es una situacin bastante comn en aplicaciones de conversin D/A sin importar, cules sean, por lo que no representa un gran inconveniente
en el uso de este tipo de DAC.
1 -2c Otros tipos de DAC
Pueden construirse varios otros tipos de DAC; uno de los ms sencillos es el DAC
de conmutacin de tiempo. Podra considerarse como un DAC de un solo bit de
cualquiera de los tipos antes vistos, pero con la particularidad de que los datos
de entrada se configuran de modo que se genere una salida promedio del nivel
deseado. En la figura 1-11 se muestra un DAC de este tipo en una versin muy
sencilla. El contador y el registro controlan la puesta a uno y la puesta a cero de un
biestable R/S cuya salida permanecer alta durante un nmero de pulsos de reloj
10
igual al contenido del registro y baja durante el resto del ciclo de cuenta completa
del contador. La precisin est limitada slo por los errores asociados al interruptor de salida y a la desviacin del reloj (adems de la entrada de referencia, por
supuesto; vase el apartado l-2e). Sin embargo, el filtro requiere una larga constante de tiempo o bien muchos polos para obtener el nivel requerido de contenido
de rizo, inferior a 1 LSB. Con diseos ms complejos se puede dividir la forma de
onda de salida en partes ms pequeas, de manera que el nmero total de periodos
de reloj durante los cuales se mantiene alta la salida por cuenta total siga siendo el
mismo, pero las componentes de baja frecuencia a la salida son muy pequeas; y se
logra el bajo contenido de rizo con un sencillo filtro cuya constante de tiempo sea
un poco mayor que el tiempo necesario para una cuenta completa. Es obvio que el
tiempo de conversin jams puede ser menor que este tiempo de cuenta completa.
Puede utilizarse otra tcnica de conmutacin de tiempo para obtener un conjunto de corrientes ponderadas en binario mediante la divisin de tiempo de una
sola corriente constante. As, la corriente pasa al MSB durante la mitad del tiempo,
al segundo bit durante un cuarto del tiempo total, al tercero durante un octavo, etc.
Se desprecia el ltimo periodo restante despus del LSB. Las corrientes que circulan
por cada rama resultan, pues, promediadas en el tiempo, como muestra la figura
1-12, antes de conectarse a la salida en forma ordinaria.
Otro esquema divide la corriente en dos mitades aproximadas cuyos destinos se
controlan continuamente (para promediar el error y cancelarlo) en cada etapa binaria. Ambos esquemas sufren el mismo defecto, pues requieren varios circuitos promediadores y cuidadosamente diseados. Por otra parte, ambos tienen la ventaja de
Figura 1-12 Divisin binaria por conmutacin y promedio de corriente.
CONVERSIN A/D Y D/A
11
Figura 1-13 Celdilla de capacitores conmutados.
que el tiempo de conversin de salida no depende en absoluto de la temporizacin

del sistema de conmutacin.
Hay otro tipo de DAC que se basa en las tcnicas de capacitores conmutados,
cada vez ms comunes en los sistemas de filtro. El principio bsico en que se fundan estos circuitos se observa en la figura 1-13 que representa una celdilla tpica de
un sistema de capacitores conmutados. Los voltajes de entrada se suman y aparecen
a la salida con un nivel que depende en esencia de relaciones entre capacitancias,
parmetro ste relativamente fcil de controlar en un circuito integrado. Diseando
un circuito adecuado, se puede utilizar un conjunto de circuitos de este estilo para
generar sucesivamente divisiones ponderadas en binario de un voltaje externo de
referencia y sumar despus las combinaciones pertinentes para obtener la salida
deseada. Este tipo de circuitos actualmente se emplea sobre todo en sistemas telefnicos digitales de baja precisin CODEC y en combinaciones de filtro, pero es de
esperar que pronto aparezcan dispositivos de bajo costo, de velocidad moderada y
de mejor precisin.
Puede construirse un DAC muy sencillo con una cadena de resistores iguales,
como se indica en la figura 1-14. Debido al gran nmero de componentes necesarios, esta solucin slo es factible para resoluciones bajas, hasta un mximo de unos
ocho bits, y se emplea principalmente en convertidores de aproximaciones sucesivas
de los que hablaremos ms adelante.
12
1-2d Salida de corriente versus salida de voltaje en los DAC
La siguiente divisin importante entre los convertidores D/A proviene de si la seal

de salida es voltaje o corriente. Es obvio que el DAC de conmutacin de corriente de
la figura 1-4 tiene bsicamente salida de corriente, mientras que el de la figura
1-9 la tiene de voltaje. Sin embargo no todos los casos son tan simples. Si se deja
abierto el nodo de salida del convertidor de la figura 1-7 tendremos una salida de
voltaje del DAC en tanto que si se "amarra" a una tierra virtual tendremos un
DAC con salida de corriente. De igual manera, el DAC de conmutacin de voltaje
de la figura 1-8 entrega una salida de corriente en la figura 1-10. En general, un
DAC con salida de corriente real que tenga una buena flexibilidad (mxima excursin), por ejemplo, los de las figuras 1-4 o 1-6, puede convertirse en un DAC de
salida de voltaje aadiendo un resistor simple como carga como se indica en la
figura 1-15. Incluso uno que tuviera una flexibilidad pobre de salida (Fig. 1-10)
podra convertirse en DAC de salida de voltaje mediante un circuito como el de la
figura 1-16, con un operacional y un resistor de retroalimentacin.
Figura 1-15 Obtencin de un DAC de salida por voltaje a partir de un convertidor de salida
por corriente.
CONVERSIN A/D Y D/A
13
La tierra virtual en el nodo de entrada inversora del operacional garantiza que

se mantenga la precisin del convertidor. La perfecta adaptacin entre el voltaje de
salida y el de entrada de referencia para la red de resistores puede asegurarse
mediante la inclusin del resistor de retroalimentacin en el conjunto de la red.
Esto se hace en casi todas las unidades disponibles comercialmente. En sistemas de
alta precisin es importante cerciorarse de que los errores inherentes al operacional
sean realmente despreciables. En particular habr que tener en cuenta el voltaje de
desbalance, la variacin del voltaje de desbalance con el tiempo y la temperatura, la
corriente de polarizacin de entrada (y su repercusin sobre la potencialmente
variable impedancia de salida del DAC) y los errores debidos al valor finito de la
ganancia del operacional.
1-2e Convertidores multiplicadores versus convertidores completos
Los circuitos convertidores D/A que hemos visto hasta ahora dependen de un Vref
externo y el voltaje o la corriente de salida depender proporcionalmente de este
Vref .En principio, se podran disear convertidores D/A que operasen con una Iref
pero normalmente, cuando la referencia fundamental es una corriente, real se suele
disponer un resistor, combinado con un operacional, para generarla a partir de un
voltaje como se muestra en la figura 1-17. Los convertidores que incluyen un voltaje
de referencia se llaman a menudo "completos", para distinguirlos de los que no
incluyen esta referencia interna. Estos ltimos se denominan "multiplicadores", ya
que su funcin puede considerarse la de multiplicar una sear externa (la entrada
Vref) por una fraccin digital. Aunque a primera vista esto podra parecer una
disgresin publicitaria, hay muchas aplicaciones de los DAC; en las que debe emplear-
14

+ 15 V
Ajuste
del desbalance
20K
de salida
Figura 1-17 Convertidor D/A de 12 bits construidos a partir de interruptores cudruples.

se conjuntamente una seal externa como "entrada de referencia", por lo que una
referencia fija interna sera en ese caso inconveniente. De hecho, casi todos los
DAC "completos" sacan la referencia interna por una terminal que debe conectarse
con un puente a la terminal de entrada de referencia para permitir utilizar ese tipo
de aplicaciones.
La mayor parte de los circuitos monolticos con especificaciones de precisin
por arriba de 10 bits carecen de la fuente de referencia interna. La razn bsica es
que las necesidades tecnolgicas de un buen DAC y las de un buen voltaje de
referencia son relativamente incompatibles. Hasta la fecha no hay ningn circuito
de referencia tipo CMOS capaz de ofrecer ni remotamente un coeficiente trmico lo
bastante bajo para una precisin de 12 bits en un intervalo razonable de temperaturas, aun suponiendo que se recurriese al hoy usual ajuste por lser del valor inicial
(a temperatura ambiente). Los circuitos actuales bipolares de referencia con buenos
coeficientes trmicos se seleccionan mediante un exhaustivo (y costoso) ensayo trmico (p.ej. los ICL8069, AD58O, etc.) o bien emplean un sustrato que se mantiene a
temperatura constante (los LM199, ICL8075-9, etc). Ninguna de estas tcnicas es
aplicable cuando se trata de incorporar el circuito a un integrado ms grande y
complejo. Si desechamos un porcentaje importante de DAC completos (completos
CONVERSIN A/D Y O/A
15
y terminados) porque no cumplen con el coeficiente trmico, los circuitos que

pasen la seleccin resultarn mucho ms caros y, por otra parte, la disipacin de
potencia y los problemas de confiabilidad que planteara un DAC mantenido constantemente a una temperatura elevada constituyen un inconveniente insalvable. En
ambos casos, la mejor solucin sigue siendo un circuito independiente de referencia,
al menos hasta que se encuentre alguna otra forma ms precisa y reproducible de
disear fuentes de referencia integradas.
1 -2f Algunos ejemplos prcticos de DAC
Varios esquemas bsicos de los que presentamos antes corresponden en realidad a

dispositivos comerciales. As, la figura 1-6 es el diagrama simplificado del DAC-08,
un convertidor de 8 bits, mientras que la figura 1-7 es el esquema de un convertidor
de 12 bits denominado HA572. La figura 1-8 est inspirada en la familia de convertidores AD7520/21/31 y tambin corresponde al AD7541, un circuito convertidor
que emplea la tcnica de ajustes por lser: Sin embargo, existen muchos dispositivos
comerciales que emplean una combinacin de las tcnicas descritas antes; otros aaden al esquema bsico algunas modificaciones especiales de inters
Durante muchos aos los convertidores D/A de 10 a 16 bits, en sus formas
modulares e hbrida se han realizado a partir de un circuito similar al de la figura
1-17, el cual contina siendo hoy da la alternativa adecuada para los dispositivos
ms rpidos de precisin igual o superior a 12 bits. El funcionamiento tal vez pueda
describirse adecuadamente como una combinacin de los circuitos de las figuras 1-4
y 1-7. En efecto, cada grupo de cuatro interruptores opera con corrientes ponderadas
en binario mientras que las salidas de cada grupo se suman mediante una-red de escalera. Unos cambios de menor importancia en los valores de las componentes de la
red en escalera darn lugar a una suma de ponderacin decimal, con lo que obtenemos un convertidor D/A en ddigo BCD. Los integrados necesarios pueden comprarse en paquetes apareados con lo que resulta ms fcil garantizar cierta precisin.
Los resistores pueden adquirirse tambin preajustados para la familia de circuitos
integrados de que se trate, ya que hay fabricantes que ofrecen redes de resistores
destinadas especficamente a este uso.
En los ltimos aos se han logrado dos adelantos que de algn modo han
contribuido a incrementar la precisin de los integrados monolticos en forma significativa. El primero de ellos es la tcnica de ajuste por lser de los valores de las
componentes integradas, en especial de los resistores cuyo valor se ajusta aprovechando el intenso calor generado por un haz lser para provocar la metamorfosis
de una parte del material que compone el resistor de pelcula delgada. Por lo general, esto se hace a nivel de oblea (aunque tambin se utiliza esta tcnica ocasionalmente con el circuito parcialmente ensamblado), combinndolo con el proceso de
seleccin y prueba para ejecutar un algoritmo sucesivo de ajuste y prueba. En algunos dispositivos el lser se emplea para romper ciertas terminales o bien se usan
pulsos de energa para cortocircuitar ciertos diodos de interconexin. El AD7541 es
uno de los ejemplos mejor conocidos de dispositivos construidos mediante este proceso, aunque hay otros ms. El esquema bsico de este convertidor es el mismo del
16
Figura 1-18 Convertidor D/A de 14 bits en tecnologa CMOS, con correccin por PROM.
CONVERSIN A/D Y D/A
17
AD7520/1 que se muestra en la figura 1-8, pero mientras que el dispositivo no

ajustado slo llega a 10 bits el AD7541 mantiene perfectamente la linealidad hasta
12 bits.
El otro adelanto al que nos referimos, marcado por la introduccin del ICL7134,
es la tcnica de emplear un PROM para controlar un sistema de correccin interno
que permite una calibracin individual y corregir los errores del dispositivo ya
ensamblado. El diagrama de bloques de este circuito es el indicado en la figura
1-18. Ntese que, adems del DAC bsico, que es del tipo estndar (CMOS) ilustrado en la figura 1-8, existen dos convertidores D/A pequeos y similares entre s;
uno de ellos se programa para corregir los errores de ganancia y el segundo corrige
la no linealidad del convertidor principal. Almacenando estas correcciones para
cada valor posible de los bits ms significativos, se pueden suprimir los errores de
superposicin debidos a las resistencias internas entre los puntos comunes de suma
y tambin las pequeas no linealidades en los resistores. De este modo se consigue
mantener la linealidad en convertidores monolticos hasta de 14 bits. En principio,
es posible utilizar una EPROM (o EEPROM) para corregir variaciones de las caractersticas a largo plazo mediante reprogramacin. Otro detalle poco comn en
este DAC es la separacin del voltaje de referencia suministrado al MSB y el que
se utiliza en las restantes porciones de la red de escalera. Esto permite generar
una salida bipolar invirtiendo el voltaje para el MSB con un operacional si as
se desea.
Varios dispositivos recientes han utilizado nuevas modificaciones de los esquemas bsicos de conversin DAC para lograr una caracterstica monotnica., aunque
no necesariamente manteniendo la no linealidad en el mismo nivel de precisin. En el
AM6012 esto se logra modificando el circuito de la figura 1-5 como se muestra en la
figura 1-19. Las fuentes de corriente de los tres bits ms significativos han sido
sustituidas por ocho fuentes nominalmente iguales. Los tres bits ms significativos
de la entrada se decodifican directamente para dirigir de 0 a 7 de estas fuentes
hacia la salida y la siguiente en el orden hacia la red de escalera de los bits restantes.
Estos realizan as la interpolacin entre las sumas sucesivas de las ocho fuentes de
corriente asegurando con ello la monotona en 12bts con un proceso o ajuste
de precisin limitada a 9 bits.
En la figura 1-20 incluimos un dispositivo similar, basado en la configuracin
de la figura 1-8. Se trata de un DAC de conmutacin de voltajes cuyas dos entradas
se conectan mediante un juego de conmutadores entre dos puntos de una cadena
divisora resistiva, con lo que los bits de menos peso realizan tambin aqu una
interpolacin entre los valores dados por los bits de mayor peso (en este caso los
cuatro de mayor peso). Este circuito, el AD7546, ofrece resolucin monotnica de
16 bits, aunque la linealidad puede ser mucho menor.
Un tipo de DAC que no hemos visto hasta ahora es el "DAC compresor
expansor" (companding) que se emplea en los sistemas telefnicos digitales. La funcin de salida de estos convertidores, como puede verse en la figura 1-21, ofrece una
resolucin eficaz mucho mayor para los valores bajos que para los altos. Este
mtodo ha demostrado una calidad de voz aceptable, con un flujo digital de datos
18
Figura 1-20 Convertidor D/A monotnico de 16 bits de conmutacin de voltajes.
mucho menor del que se necesitara en un sistema lineal equivalente. La figura 1-22
muestra el esquema de un circuito de este tipo.
1-3 ESPECIFICACIONES IMPORTANTES EN LOS DAC
Los tres parmetros clave para especificar un convertidor D/A son la resolucin, la
linealidad y el tiempo de establecimiento. La "resolucin" se refiere al nmero de
bits de la entrada digital, y por tanto al nmero de salidas analgicas diferentes. El
menor incremento de la salida analgica (en promedio) que puede tenerse es pues,
el voltaje de referencia dividido entre ese nmero, es decir, 2". La "linealidad"
especifica la desviacin de la salida con respecto al valor ideal, y se mide normal-
CONVERSIN A/D Y D/A
19
Salida
analgica ()
Figura 1-21 Caracterstica entrada/salida de un DAC compresor expansor (companding).
Figura 1-22 Circuito de un convertidor D/A compresor expansor (companding).

mente en unidades relativas al bit menos significativos, LSB. Ntese que dicho
valor ideal se refiere normalmente a "la mejor lnea recta" o a una recta que una los
extremos (salida con entrada todo ceros y salida con entrada todo unos). Esta
ltima especificacin es ms difcil de cumplir, y por lo general es preferible, especialmente porque la mayor parte de los DAC se comportan muy bien en el extremo
de salida cero en trminos absolutos (vase la figura 1-23).
Otro parmetro que se confunde frecuentemente con la linealidad es la monotonicidad (o monotona), que indica que la salida aumentar siempre que aumente
la entrada digital
(lo que no siempre es as en los DAC no lineales). Una no lineali1
dad de < 2 LSB garantiza la monotonicidad, pero no la inversa. En teora, debe ser
posible construir un DAC monotnico en el que todos los escalones menos uno
fueran despreciablemente pequeos; en ese caso su no linealidad seria prcticamente de escala completa!. En algunos sistemas de control y otras aplicaciones
similares resulta adecuada una no linealidad razonable con caractersticas monot-
20

TABLA 1-1 Gua de seleccin de convertidores
nicas, pero en la mayor parte de los casos se requiere que la linealidad del convertidor sea al menos cercana y de preferencia, mejor que su resolucin.
El "tiempo de establecimiento" se especifica a menudo tanto para escalones
pequeos como para escalones grandes en los datos de entrada. En ambos casos se
trata de alcanzar el valor estable de salida con aproximacin igual o menor a 1 LSB.
La mayor parte de los DAC dejan pasar alguna seal de la conmutacin digital en
(a)
(b)
Figura 1-23 Linealidad. (a) Mejor lnea recta; (b) extremos.
CONVERSIN A/D Y D/A
21
los elementos de control directamente a la salida por efecto de las capacidades

internas, produciendo "parpadeos" de salida en las transiciones mnimas de entrada.
Incluso las propias seales digitales externas pueden inducirse en la lnea de salida
simplemente por acoplamiento capacitivo a nivel de las terminales del circuito integrado. Estos problemas de interferencias y "parpadeos" se pueden superar empleando un circuito de muestreo y retencin a la salida, a expensas de algunos requerimientos de temporizacin y control de secuencias.
Otras caractersticas, como la salida de voltaje o de corriente, o convertidor
completo o multiplicador, son importantes desde un punto de vista de comodidad o
de economa; pero como ya hemos tenido ocasin de sealar resulta muy fcil convertir un dispositivo "inadecuado" para alguna aplicacin en uno adecuado para
otro. El mismo razonamiento es igualmente vlido para muchas otras especificaciones de las que llenan las hojas de datos, como corriente de alimentacin, niveles
lgicos, etc., as como tambin para las facilidades de interconexin como seguros
(latches) de datos, que en caso de necesitarse compatibilidad con un sistema de
microprocesador resultan muy importantes. Sin embargo, todas stas son especificaciones bien claras por s mismas y muy conocidas, por lo que no creemos necesario explicarlas a fondo aqu.
1-3a Glosario
Salida bipolar Dispositivo, o configuracin, en que la salida puede tomar valores

positivos o negativos segn la entrada digital. La entrada se suele codificar en
binario, a veces con algn desplazamiento, pero tambin es frecuente que se
utilice complemento a doses.
Interferencia digital Error causado por acoplamiento capacitivo directo de la entrada
(o salida) digital a la salida analgica.
Error de interferencia El causado por acoplamiento capacitivo desde Vref a la salida
en un DAC multiplicador con entrada digital nula. No debe de confundirse con
la interferencia digital.
Ganancia Razn del voltaje de salida de un DAC multiplicador al Vref de entrada.
Corresponde, de hecho, a un error de factor de escala. En un DAC completo,
ste queda a menudo incluido en la especificacin del valor de referencia.
Monotonicidad Propiedad que consiste en que la salida aumenta siempre que lo
haga la entrada digital. Est asegurada siempre que la linealidad sea inferior a
1/2 LSB (bit menos significativo), pero no a la inversa. Puede ser una propiedad importante por s misma, pero no hay que confundirla con la linealidad.
No linealidad Error causado por la desviacin de la funcin de transferencia del
DAC con respecto a una lnea recta. Est recta puede especificarse como "ms
aproximada" o "recta entre extremos". En un DAC multiplicador, este parmetro debe mantenerse en todo un intervalo de Vref
Resolucin Valor del bit menos significativo (LSB). En un DAC con resolucin de n
bits, el valor del LSB es de Vref/2n . La resolucin no implica linealidad y no
deben confundirse ambos trminos.
22
Tiempo de establecimiento Tiempo necesario para que la salida del DAC se establezca, de preferencia con error inferior a 1/2 LSB, para cierto cambio en la
entrada digital; por ejemplo, de cero a escala completa.
1-4 PRINCIPIOS DE LA CONVERSIN ANALGICO/DIGITAL (A/D)
Tambin en este caso puede establecerse una divisin entre los convertidores que
operan directamente con el voltaje de entrada y los que aplican tcnicas de divisin
del tiempo para realizar la conversin. Casi todos los convertidores A/D son del
tipo de entrada por voltaje y las excepciones pueden tratarse con las tcnicas ya
indicadas antes, por lo que las distinciones entre tipos de DAC hechas atendiendo a
la clase de entrada carecen aqu de inters. Es ms usual clasificar los convertidores
de acuerdo con los mtodos fundamentales de conversin como lo hacemos a
continuacin.
Los mtodos ms importantes de conversin A/D son los llamados "paralelos" o "flash", "aproximaciones sucesivas" y "por integracin" o "de rampa", los
convertidores se designan generalmente segn la tcnica que utilicen. Describiremos
cada una de estas tcnicas antes de ver rpidamente algunas otras, entre ellas los
mtodos hbridos. Antes de hacerlo, podra ser til repasar algunas caractersticas
tpicas de estas tcnicas de conversin A/D. En la figura 1-24 hemos representado
una grfica tridimensional de precios, precisin (en bits) y velocidad (en muestras
por segundo). Si consideramos la precisin en porcentaje, las tres escalas pueden
Figura 1-24 Grfica comparativa de precios y rendimientos para convertidores analgicodigitales.
CONVERSIN A/D Y D/A
23
tomarse como logartmicas. Es interesante observar que no existe traslape alguno

entre las tres "zonas" correspondientes a los tipos principales de convertidores y
que los precios aumentan bruscamente para altas velocidades. Esta ausencia de
traslape en la grfica se traduce lgicamente en una ausencia de traslape en los
campos de aplicacin respectivos, y es cierto que el mercado de baja velocidad est
dominado por los convertidores integrativos mientras que el procesamiento de
video, los sistemas de radar y televisin emplean casi exclusivamente convertidores
paralelos. Los tipos de aproximaciones sucesivas ocupan la zona intermedia.
1-4a Conversin en rfaga (flash)
Esta tcnica puede considerarse como la solucin de "fuerza bruta" para la conversin A/D. Consiste en disponer un comparador para cada posible nivel de entrada
y codificar la salida adecuadamente en binario (Fig. 1-25). Un comparador analgico ordinario puede considerarse como un convertidor paralelo de 1 bit, y si adems se queda asegurado, podemos incluso decir que tiene asegurada (sujetada)
salida. Por lo general, los convertidores de este tipo utilizan una arquitectura interna
"de tubera" o "canalizada" que permite procesar digitalmente un resultado al
mismo tiempo que efecta la adquisicin de una nueva entrada. Esta tcnica es muy
rpida y permite obtener un nuevo resultado a cada pulso de reloj. Por otro lado, se
requiere gran nmero de comparadores (255 o 256 para un convertidor de 8 bits),
por lo que se trata de dispositivos relativamente costosos. Este tipo de convertidores siempre han sido equipos muy grandes, montados en armarios, pero en los
ltimos aos ya han aparecido algunos circuitos integrados que ofrecen una resolucin de 4 a 9 bits.
Figura 1-25 Convertidor A/D de rfaga (flash).
24
Figura 1-26 Convertidor de rfaga con autocero (ajuste a cero).

Adems de las complicaciones propias de su nmero de elementos, otra limitacin de los convertidores de rfaga multibit es la imprecisin resultante de los voltajes
de desbalance de los comparadores. La diferencia entre niveles adyacentes puede ser
apenas de unos milivolts y, si la "suma de desbalances" de un par de comparadores
adyacentes excede este valor, la red lgica de decodifcacin recibir una seal
inconsistente desde el punto de vista lgico. Aunque la red decodificadora haya
sido diseada teniendo en cuenta esta posibilidad, necesariamente se producir un
error de salida. En los circuitos integrados, el problema se complica an ms
ante la necesidad de mantener la velocidad y la capacidad de integracin, lo que
implica comparadores con un rea muy reducida de pastilla. Recientemente se ha
desarrollado un nuevo tipo de comparador en tecnologa CMOS, el cual puede
resolver este problema utilizando parte del ciclo de conversin para ajustar automticamente el cero de los comparadores. Como puede verse en la figura 1-26, un
capacitor, desde el punto de referencia relevante se conecta a la entrada de cada
comparador, cuya salida se conecta (retroalimenta) a su entrada. De esta manera, el
capacitor se carga a la suma del punto de referencia y el del desbalance del comparador. Durante la otra parte del ciclo de conversin el capacitor se conecta al vol-
CONVERSIN A/D Y O/A
25
taje de entrada y el lazo de retroalimentacin del comparador se abre, permitiendo

que el comparador sea excitado por la diferencia entre la entrada y la referencia.
Los capacitores provocan la circulacin de corrientes de conmutacin de entrada
bastante fuertes, que tienden a cancelarse entre s; aunque el balance no sea perfecto, la baja impedancia efectiva de entrada no suele ser un problema en los sistemas de alta velocidad en que se usan estos dispositivos.
Este convertidor se utiliza principalmente en radares y en procesamiento de
seales de televisin por lo general en combinacin con registros FIFO primero en
entrar, primero en salir (first-in-first-out), sistemas aritmticos de transformacin
rpida de Fourier para anlisis de cortes transversales en radar, etc.
1-4b Convertidores de aproximaciones sucesivas
El convertidor de aproximaciones sucesivas se basa en un DAC utilizado dentro de

un sistema lgico automtico que acta sobre l hasta lograr que su salida corresponda a la entrada. La entrada lgica del DAC es entonces el valor digital de salida
buscado. El diagrama elemental de bloques del sistema podra ser el indicado en la
figura 1-27, donde el "registro de aproximaciones sucesivas" sera la red lgica que
realiza el algo-ritmo requerido. El comparador compara la seal de entrada con la
salida del DAC y devuelve el resultado al registro cuyo contenido al trmino del
ciclo de conversin ser el resultado deseado.
En la figura 1-28 puede verse un diagrama de tiempos que ilustra el funcionamiento del convertidor. Como se ver, el registro de aproximaciones sucesivas
(SAR) empieza con todos sus bits en cero excepto el bit ms significativo (MSB). El
valor analgico correspondiente es el de media escala, y un periodo de reloj despus
el comparador le indicar al registro SAR si la entrada est por encima o por
debajo de ese valor. En el primer caso, el SAR mantendr el bit MSB en uno,
mientras que en el segundo lo pondr en cero. Adems, el SAR pondr ahora en
26
uno el segundo bit ms significativo y el proceso continuar as sucesivamente hasta que

se haya establecido y probado el bit LSB (menos significativo). La figura 1-29 ilustra el
resultado del proceso desde el punto de vista
de la seal analgica, mostrando cmo el valor de prueba converge hacia el valor de la
seal de entrada.
Para completar el cuadro, aadimos a la
representacin de "analizador de estados lgicos" y de "osciloscopio" un diagrama de flujo
en la figura 1-30. Si se traslada este esquema
lgico a un programa adecuado y se aaden
las conexiones externas apropiadas, puede
emplearse una computadora para realizar la
conversin por aproximaciones sucesivas sin
necesidad del registro SAR. De hecho, resulta
muy sencillo montar un sistema de ese tipo
que puede usarse igualmente como convertidor DAC de aproximaciones sucesivas
como convertidor ADC bajo un control de
programa.
En la figura 1-31 puede verse un convertidor ADC de aproximaciones sucesivas. En l
se utiliza el DAC de la figura 1-8 y un SAR
tipo AM2504, as como un montador de tipo
CONVERSIN A/D Y D/A
27
Figura 1-31 Convertidor de aproximaciones sucesivas. Esquema prctico.
comercial. El resistor de "retroalimentacin" utilizado para tener salida por voltaje, de acuerdo con lo descrito en la seccin l-2d, sirve aqu como resistor de entrada. Con ello aseguramos la misma precisin nominal del DAC para este modo de
conexin. Las nicas fuentes adicionales de error son las propias de los trminos
de entrada del comparador, que deben especificarse con mucho cuidado. En la seccin l-4e se describe otro posible circuito cuya precisin y velocidad pueden ser
superiores.
28
1-4c Convertidor de Integracin
Este tipo de convertidor transforma el cociente de

voltajes entre la entrada y la referencia en
una relacin de tiempos. Existen varias formas de convertidores de integracin, pero todas se basan en rampas lineales obtenidas de
un integrador analgico controlado, respectivamente, por una y otra seal. El converti1-32 Convertidor integrativo
dor de integracin ms conocido es el de tipo Figura
bsico.
"doble rampa", cuyo diagrama de bloques
muy simplificado se muestra en la figura 1-32. La entrada del integrador se conecta
alternativamente a tierra, a la seal de entrada o a una seal de referencia mediante
un conmutador; la salida del integrador pasa a un comparador y luego al sistema
lgico y de sincronizacin. Este sistema es el que se encarga tambin de controlar el
conmutador de entrada, los biestables de salida, etc.
La conversin tiene lugar en tres fases, como indica la figura 1-33. La primera
fase es la de "autoajuste". Durante ella se ajusta a cero la salida del integrador y
por lo general tambin se anulan los voltajes de desbalance del sistema, por lo que
se denomina "fase de autocero" o "fase de reposicin". (El circuito que se encarga
de esto no aparece en la figura 1-32.) La segunda es la fase de "integracin de la
entrada" o, simplemente, "fase de integracin". Durante ese periodo, la entrada del
integrador est conmutada a la seal de entrada; por tanto, la variable de entrada
se integra durante un tiempo fijo, determinado por el sistema de control. La tercera
fase recibe el nombre de "integracin de referencia" o "fase de desintegracin";
CONVERSIN A/D Y D/A
29
durante ese periodo la entrada del integrador se conecta a la referencia durante un

tiempo variable, hasta que la salida del integrador regresa a su valor inicial. Y como
resultado el tiempo necesario para lograr esto queda registrado en el sistema de
control lgico.
La ecuacin que describe este proceso es la siguiente:
(1-6)
donde NXX se refiere al nmero de conteos en la fase de conversin correspondiente y
Vint es el voltaje a la salida del integrador. Esto puede escribirse tambin.
(1-7)
Ya que Nde ser el resultado final.
Las nicas fuentes de error en un convertidor de doble rampa bien diseado
slo pueden ser el voltaje de referencia y la posible variacin del reloj. Un ejemplo
prctico, tpico de este convertidor, podra ser el indicado en la figura 1-34, correspondiente a la parte analgica de un muy conocido convertidor A/D de 3 dgitos.
La parte del integrador y del comparador est bastante clara y la del conmutador
de entrada, aunque algo ms compleja, tambin es fcil de identificar. Hay un
amplificador de entrada para que la resistencia de entrada sea mucho ms elevada
de lo que dara el simple resistor de la figura 1-32. El sistema de autoajuste retroalimenta la salida del comparador a la entrada negativa del integrador para corregir
el cero del amplificador seguidor de entrada, del integrador y del propio comparador a la vez.
La seccin digital de este convertidor es la indicada en la figura 1-35. El oscilador y el contador divisor controlan la sincronizacin del conmutador a partir de
entradas auxiliares del biestable de polaridad y el detector de cruce por cero. El
valor registrado en los contadores se almacena en un segundo y se codifica en 7
segementos para operar directamente un visualizador. existen variantes de este
mismo circuito con salidas binarias para interconectar a un microprocesador, con
12 bits de precisin en sistemas de un solo integrado o 16 bits en sistemas de dos
integrados; y tambin hay inversiones que dan hasta 4 dgitos en BCD.
30
CIRCUITOS LGICOS Y CONVERSIN DE A/D Y O/A
Existen tambin variantes de esta tcnica bsica en forma monoltica y en versin de dos integrados. El convertidor de "carga equilibrada" utiliza un diagrama
de bloques muy similar (Fig. 1-36), pero los periodos de integracin y desintegracin se combinan, traslapndose. La operacin de autoajuste se realiza aplicando
una entrada de referencia con un factor de servicio del 50%, mientras que los ciclos
de conversin alternan periodos en los que se aplica la referencia durante la mayor
parte del tiempo y periodos en los que slo se aplica durante algunos pocos pulsos
de reloj. Un ejemplo tpico sera un ciclo de autoajuste con cuatro periodos de "ref"
(referencia) seguidos de cuatro periodos de "no ref, mientras que los ciclos de
conversin podran ser siete "ref seguidos de un "no ref o bien un pulso de "ref
seguido de siete de "no ref'. Por lo tanto, cada ciclo incluye en total ocho periodos
de cuenta con dos transiciones. El periodo de "conversin" utiliza estas dos transiciones en forma tal que la salida del integrador permanezca lo ms cerca posible del
cero. Una vez concluida la conversin principal, el resultado acumulado estar en
unidades de seis periodos de conteo, por lo que se necesita un ciclo de "ajuste fino"
con periodos individuales de "ref y "no ref en ausencia de entrada, para acomodar el residuo de salida del integrador y dar la resolucin de un periodo de cuenta.
La ventaja principal de esta tcnica es que la fluctuacin pico a pico efectiva del
integrador (tal como la ve el comparador) es muchas veces mayor que en un sistema
de doble rampa, lo que facilita enormemente el diseo del comparador.
CONVERSIN A/D Y D/A
31
Figura 1-36 Convertidor de cargas balanceadas, (a) Procesador LD111 analgico; (b) procesador digital LD114.
Existen secciones analgicas separadas, tanto de los sistemas convertidores de
doble rampa como de los de "carga equilibrada", que pueden conectarse con un
microprocesador para que ste se encargue de las funciones de conteo y control.
Hay que tener cuidado y asegurarse de que el microprocesador cumpla estrictamente con los requisitos de temporizacin y, si se emplean ciclos iterativos (en el
programa del microprocesador) para ese fin, debern deshabilitarse las interrupciones durante los tiempos crticos. No obstante, la flexibilidad del procesamiento digital hace que sta sea una opcin atractiva cuando se requiere un tratamiento especial de los datos y el microprocesador dispone de tiempo extra de proceso que de
otro modo no tendra en qu usarlo.
1-4d Otros tipos de convertidores A/D
Hay otros tipos de convertidores A/D que tambin se utilizan en ciertas aplicaciones. Algunos de ellos son bsicamente combinaciones de otros convertidores, y
el ms importante tal vez sea el de dos pasos, ilustrado en la figura 1-37. Se trata
fundamentalmente de un elemento, de aproximaciones sucesivas, en el que se
utiliza como comparador un convertidor de rfaga (tipo flash). El resultado (multibit) de la primera conversin se resta a la entrada mediante un DAC de precisin, y
el residuo se amplifica y se pasa al segundo convertidor. El resultado final es una
32
suma digital de ambos parciales. La precisin se aproxima al doble del nmero de

bits del convertidor paralelo (es necesario siempre tener algn traslape), mientras
que la velocidad est un poco abajo de la mitad de la del convertidor paralelo, pero
de cualquier modo siempre es superior a la de un elemento ordinario de aproximaciones sucesivas de igual precisin. La segunda etapa puede realizarse con el
mismo dispositivo de conversin paralela que se emplea en la primera etapa, o bien
puede usarse un segundo elemento independiente. Se cuenta con dispositivos de esta
clase, tanto en versin modular como hbrida, y en teora, es igualmente posible su
construccin en versin monoltica.
Otra tcnica interesante de conversin A/D es la llamada "convertidor cclico",
en la que se emplea una sola etapa para realizar la conversin de 1 bit (comparador),
se resta el valor del bit y duplica el residuo para que la siguiente etapa pueda repetir
el proceso. La sucesin de etapas idnticas es bastante atractiva y adems se puede
buscar la configuracin adecuada de etapas para que el resultado sea directamente
en cdigo "Gray", muy ventajoso para este tipo de operacin ya que la caracterstica de transferencia no tiene discontinuidad y slo cambia un bit entre una combinacin digital y la siguiente. La caracterstica de transferencia requerida es la indicada en la figura 1-38, donde se ejemplifica tambin un circuito elemental.
Otro tipo de convertidor A/D que fue muy utilizado en el pasado, aunque hoy
casi no tiene aplicacin, es el indicado en la figura 1-39 y denominado "de persecucin" (tracking converter). Es un antecesor del convertidor de aproximaciones sucesivas, con la diferencia de que en lugar de un registro de aproximaciones sucesivas
utiliza un contador bidireccional. Los pulsos de reloj se acumulan o decrementan en
el contador, segn la polaridad de salida del comparador, por lo que la salida del
DAC "sigue" realmente a la entrada analgica; de ah el nombre de "persecucin".
Es obvio que la salida digital slo puede seguir a la entrada a razn de 1 bit menos
significativo (LSB) por cada pulso de reloj, lo que asegura que el retardo sea siempre inferior a un periodo de reloj para cambios de entrada analgicos que cumplan
esa condicin. La versin programada por software del convertidor ADC de aproximaciones sucesivas puede reprogramarse de modo que utilice la tcnica de "persecucin" para entradas de variacin lenta y la de aproximaciones sucesivas para
entradas de variacin rpidas, optimizando as la velocidad de respuesta.
CONVERSIN A/D Y D/A
33
1-4e Ejemplos prcticos de convertidores A/D
Tambin en este caso la mayor parte de los circuitos presentados ms arriba corresponden a dispositivos comerciales. La figura 1-26 se refiere a un convertidor CA33OO
de RCA, mientras que la figura 1-34 muestra las secciones analgicas de los convertidores ICL7106, 7107 y 7126 de Intersil. Los convertidores ICL7109, 7116, 7117 y
7135 utilizan una estructura muy similar. Las secciones digitales correspondientes
difieren del circuito de la figura 1-35, especialmente por lo que respecta a detalles de
34
las bases de conteo (binario o decimal), la informacin de control y de estado y los

formatos de salida empleados para los dispositivos respectivos. De igual manera la
figura 1-36 muestra un juego LD111/114. Otros dispositivos comerciales utilizan
la disposicin de la figura 1-27 con convertidores D/A como los ya vistos, por lo
que no se les dedica especial atencin. A modo de ejemplo citemos el tpico mdulo
de conversin A/D que durante muchos aos se ha venido realizando con el DAC
de la figura 1-17 en el circuito de la figura 1-27.
Siguiendo la misma secuencia descriptiva que en las secciones anteriores, veremos ahora algunos otros convertidores paralelos comerciales. Entre los dispositivos
Figura 1-40 Convertidores paralelos en cascada para aumentar la resolucin.
CONVERSIN A/D Y D/A
35
que actualmente existen fgura una familia de TRW que ofrece precisiones hasta de
9 bits y velocidades de conversin hasta de 30 MHz. El SDA 5010 de Siemens
ofrece conversiones en 6 bits a 100 MHz nominales. Todos ellos responden al diagrama de bloques de la figura 1-25, con caractersticas como estructura "de tubera" (pipeline) donde el procesamiento digital se realiza sobre datos memorizados en
un pulso de reloj previo, posiblemente en varios pasos, y salidas de desbordamiento
que permiten aumentar la resolucin apilando verticalmente varios convertidores.
Ejemplo de esto ltimo es la fgura 1-40. Se puede aumentar la velocidad de conversin operando simultneamente dos convertidores con fases de reloj opuestas, de
modo que se obtengan dos resultados en cada ciclo completo de reloj, como se
muestra en la fgura 1-41.
Figura 1-41 Utilizacin de dos convertidores paralelos para duplicar la velocidad.
36
Los convertidores de aproximaciones sucesivas presentan ciertas variantes prcticas que requieren un poco ms de atencin. El sistema de la figura 1-42, ya mencionado al estudiar los DAC, se emplea con frecuencia en los convertidores A/D de
8 bits y a menudo se combina en la pastilla del circuito integrado con un multiplexor de entrada (como en el ADC0808) o con un pequeo microprocesador (p. ej. el
18022). En estos dispositivos se emplea una cadena de resistores iguales, similar a la
de un convertidor de rfaga, pero con un registro de aproximaciones sucesivas para
buscar el punto intermedio que mejor se acomoda al voltaje de entrada. Aunque no
adolecen del problema de "cdigos faltantes" (missing codes), vase ms adelante,
la linealidad es por lo general apenas adecuada para completar 8 bits de precisin.
Una escalera tan larga dificulta la extensin a precisiones superiores. La figura
1-43 muestra un esquema ms flexible en el que se combina una red resistiva con un
juego de capacitores ponderados para obtener el mismo resultado de manera ms
eficiente. El valor de entrada se compara con otro obtenido de dos puntos de la
escalera, previamente ponderado por la relacin entre capacitores, en un comparador ajustado (a cero) bajo control del registro SAR. Esta estructura es la utilizada en la familia ADC0801-4.
Las mismas tcnicas de ajuste por lser que comentamos en el caso de los
convertidores D/A son tambin de gran utilidad en los convertidores A/D de
CONVERSIN A/O Y D/A
37
Figura 1-43 El ADC0801: Convertidor A/D mixto capacitivo/resistivo de aproximaciones

sucesivas.
mayor precisin. Aunque el sistema PROM de la figura 1-18 puede combinarse con
un registro SAR para obtener resultados comparables, el nuevo ICL7115 de Intersil
constituye un ejemplo de una modificacin al funcionamiento normal del convertidor A/D de aproximaciones sucesivas y presenta ciertas ventajas notables. La
figura 1-44 ilustra el diagrama de bloques de dicho convertidor. La diferencia ms
drstica con respecto a la estructura "normal" reside en el DAC, que tiene una base
aproximadamente de 1.8 en lugar de la binaria (base 2) normal. Este valor permite,
en caso de que el comparador tomara una decisin ligeramente incorrecta, corregir
el error mediante los restantes trminos de comparacin. Para ello, cada valor de
comparacin recibe un incremento temporal que se elimina despus de la prueba.
Adems, el resultado se va armando en un sumador y se basa en el valor analgico
real de cada rama (memorizado en la PROM) sumada en el momento de su adquisicin. El resultado neto es un convertidor A/D con calibracin digital, que requiere
38
Figura 1-44 Convertidor A/D aproximaciones sucesivas de 14 bits y corregido con PROM,
realizado en tecnologa CMOS.
ms pasos (17 posibles ramas, pruebas y ciclos para lograr 14 bits de precisin) pero
que compensa con creces el inconveniente con la mayor velocidad de comparacin.
Este dispositivo est realizado en tecnologa CMOS y ana a su bajo consumo de
potencia la disponibilidad de salidas tres estados, adems de la facilidad de interfazado con microprocesadores, caracterstica sta de varios convertidores A/D modernos, entre ellos el de la figura 1-43.
Una cuestin que requiere atencin especial en el diseo de convertidores A/D
de aproximaciones sucesivas es la de las relaciones de fase en los dispositivos bipolares cuando se utilice un convertidor D/A como el ICL7134, que es bipolar. El bit
ms significativo (MSB) debe ser tratado con cuidado ya que su efecto sobre la
salida es opuesto al de todos los dems bits. La figura 1-43 ilustra la conexin
correcta, con un par de AM25(L)03, para formar el registro SAR. Estos dispositivos
incluyen una salida invertida para el MSB, lo que resulta muy til tanto en este caso
cmo si se necesita un cdigo binario de "complemento a doses". Ntese que la
frecuencia del oscilador cambia, segn la parte del ciclo (ms significativa o menos
significativa) para optimizar el tiempo de conversin de acuerdo con el tiempo de
establecimiento del comparador. Adems se incluye un comparador de dos etapas
para generar una tierra virtual a la salida del DAC, lo que reduce el tiempo de
establecimiento a la entrada del comparador. Esta ventaja puede resultar muy conveniente si la capacitancia total en ese nodo es importante, lo que normalmente
sucede en los DAC CMOS. Los mismos cuidados, con respecto a las fases, son
necesarios cuando se emplea un DAC con salida de polaridad conmutada, como el
DAC-100.
Una tcnica ms comn para obtener un convertidor A/D bipolar de aproximaciones sucesivas es desplazar la entrada mediante un resistor de valor adecuado
unido al Vref. en la figura 1-46 tenemos un ejemplo con un convertidor basado en
CONVERSIN A/D Y D/A
39
Figura 1-45 Distribucin de fases en un convertidor A/D de aproximaciones sucesivas de

14 bits que utiliza un convertidor D/A bipolar.
un DAC de conmutacin de corriente. El resistor debe estar apareado con los resistores de entrada y de la fuente de referencia y normalmente se incluye en las redes
de resistores usuales para esta configuracin. El cdigo de salida sera normalmente
"binario desplazado" en este caso, pero invirtiendo el MSB (bit que normalmente
ofrecen invertido la mayor parte de los SAR) se obtiene un cdigo de salida de
"complemento a doses".
En los convertidores integrativos, las principales variantes que cabe esperar con
respecto a las vistas en las secciones anteriores se refieren a los formatos de salida,
entre los que se cuenta el de siete segmentos, el BCD multiplexado y las salidas
binarias compatibles con bus de microprocesador que van desde salida serie por
40
Figura 1-46 Cmo desplazar el punto en reposo de un convertidor A/D bipolar de aproximaciones sucesivas.
bits hasta salida para reconocimiento e intercambio (hands haking) por byte. En la
figura 1-47 puede verse un convertidor de dos integrados, para 16 bits, que tiene
salida binaria compatible con el bus del microprocesador y puede operar en forma
estndar o de reconocimiento e intercambio. Este dispositivo es un ejemplo del polo
opuesto, dentro del espectro de convertidores integrativos, y aparece en las figuras
1-34 y 1-35. Varios dispositivos de este tipo existen ya en el comercio con abundantes segundas fuentes y dominan de hecho el mercado de los tableros digitales y
multmetros.
1-5 ESPECIFICACIONES IMPORTANTES DE LOS CONVERTIDORES A/D
Las especificaciones clave de los convertidores A/D son similares a las de los D/A,
pero existen algunas diferencias entre ellos. La resolucin se refiere al nmero de
CONVERSIN A/D Y D/A
41
bits (o el equivalente en dgitos) de la salida digital, y, por tanto, al nmero de

entradas que pueden codificarse. La entrada ms pequea que puede distinguirse es,
pues, la "seal de entrada a escala completa" dividida entre dicho nmero, es decir,
entre 2" en sistemas binarios o 10" en sistemas decimales. Ntese que los convertidores que usualmente designamos como de "3" " o 4 " dgitos deberan llamarse,
desde un punto de vista ms riguroso, de "3 " o "4 ", ya que normalmente el lmite
superior es de 2000 o 20000 conteos. Tambin hay que destacar que a veces se
dispone de una salida de polaridad, lo que de hecho aumenta la resolucin al doble
al aadir el equivalente a un bit.
La linealidad especifica la desviacin que presenta la relacin entrada/salida con
respecto al ideal. ste puede referirse a la "mejor lnea recta" o, en el caso de
convertidores integrativos, a rectas diferentes para entradas positivas y negativas,
con una pequea discontinuidad en torno al cero. La linealidad diferencial especifica el tamao, con respecto al ideal, del escaln analgico entre dos valores digitales adyacentes. Hay una especificacin ms o menos parecida que normalmente se
prefiere en el caso de convertidores de aproximaciones sucesivas, y se relaciona con
los "cdigos faltantes". Si se emplea un DAC no monotnico (vase la seccin 1-3)
para hacer un convertidor A/D de aproximaciones sucesivas, resultar que no se
producirn ciertos cdigos de salida si la no linealidad diferencial excede de 1 LSB.
La velocidad del convertidor A/D se especifica como velocidad de conversin,
que es la mxima frecuencia con que pueden obtenerse nuevos resultados. Existen a
veces limitaciones en cuanto a la relativa independencia de estos resultados. Por
consiguiente, en el caso de los convertidores de rfaga (flash) muchas veces se da
una especificacin independiente de ancho de banda, que denota la mxima frecuencia que puede seguir la salida digital con cierta prdida, acotada, con respecto
a la respuesta a frecuencias inferiores. Esta prdida se produce si las entradas del
comparador no pueden seguir la entrada tan rpidamente como se obtienen nuevas
conversiones, por lo que cada conversin depende en cierto modo de la anterior.
Un efecto parecido se produce en ciertos convertidores integrativos, donde el sistema de autocero puede retener un pequeo error residual de la conversin previa,
especialmente si hubo un desbordamiento. Por lo general, los convertidores A/D de
aproximaciones sucesivas no suelen presentar este tipo de problemas, aunque s
pueden aparecer en el circuito de muestreo y retencin empleado con frecuencia en
esos convertidores (vase ms abajo).
Otra caracterstica que suele utilizarse equivocadamente es la especificacin de
"razn-mtrica". Es obvio que la salida digital de cualquier convertidor depender
del valor de referencia, pero el trmino "razn-mtrica" (derivado de "razn" o
"relacin") se reserva para los convertidores en los que el resultado depende intrnsecamente de la relacin entre entrada y referencia, y no del acomplamiento entre
los componentes. As, los convertidores de las figuras 1-34 y 1-46 (doble rampa), los
de las figuras 1-25 y 1-26 y de rfaga (flash) y el de la figura 1-42 (aproximaciones
sucesivas) son todos ellos razn-mtricos, mientras que los de aproximaciones sucesivas de las figuras 1-43, 1-44 y 1-45 no lo son en sentido estricto, ya que la relacin
que existe entre las parejas de resistores o capacitores puede afectar al factor de
42
escala si se produjera alguna variacin de envejecimiento o del estado de conexin

entre ellos. De manera anloga, el convertidor de carga equilibrado de la figura
1-36 depende, en cuanto a su factor de escala, de una pareja de resistores, por lo
que no puede considerarse razn-mtrico en el sentido estricto de la palabra.
Otras caractersticas mencionadas con frecuencia en las especificaciones se entienden bien sin necesidad de mayores explicaciones. Si se trata de conectar el convertidor a un bus de microprocesador, conviene comprobar la capacidad de corriente a la
salida, ya que pudiera ser insuficiente para manejar un bus importante donde se
conectan muchas cargas como memorias, perifricos, etc.; en ocasiones puede ser
necesario en ese caso recurrir a un amplificador entre el convertidor y el bus. En los
convertidores de precisin se incluyen a menudo detalles muy tiles como, por
ejemplo, una entrada diferencial o incluso una entrada diferencial para la propia
seal de referencia, lo que simplifica notablemente muchas aplicaciones. El intervalo dinmico de los valores de referencia utilizables est limitado por el extremo
inferior, por el ruido y el desplazamiento en la entrada, y debe comprobarse cuidadosamente. En cuanto a la impedancia de entrada y las corrientes de alimentacin
no debe haber ningn problema y tampoco en lo que se refiere a disipaciones, ya
que existe una amplia gama de convertidores que cubren un intervalo de 500 W a
2W.
1-5a Glosarlo
Ancho de banda Mxima frecuencia de entrada de la seal analgica que puede

convertirse con una reduccin especificada en un nivel digital de salida (referido a un nivel analgico). Ntese que "3 dB abajo" denota slo una precisin
de 2 bits! El ancho de banda se suele especificar nicamente en los convertidores de rfaga (flash) o en dispositivos destinados a aplicaciones de video.
Cdigos faltantes Existencia de valores tericos de salida que no se producen realmente en el dispositivo. Normalmente se especifican al revs, es decir, como
"ausencia de cdigos faltantes" y suele ser caracterstica de los convertidores de
aproximaciones sucesivas, aunque el problema puede presentarse tambin en
otros tipos de convertidores. Estn relacionados con la no linealidad diferencial, ya que si sta se mantiene por debajo de 1/2 LSB no habr cdigos
faltantes.
Entrada de escala completa Valor mximo de entrada que corresponde a una lectura
vlida. En convertidores paralelos y de aproximaciones sucesivas este valor
suele coincidir con el de la referencia, mientras que en los convertidores de
doble rampa es casi siempre el doble del valor de la referencia.
Error de simetra (roll-over) Diferencia entre las magnitudes de las lecturas correspondientes a entras positivas y negativas de igual valor absoluto. Es una especificacin de uso comn en convertidores integrativos.
No linealidad Error producido por la desviacin de la caracterstica de transferencia
(estrictamente el valor central de entrada de cada salida digital en el intervalo
de entrada) con respecto a la lnea recta ideal.
CONVERSIN A/D Y D/A
43
No linealidad diferencial Diferencia entre los intervalos de entrada correspondientes

a salidas adyacentes y su valor ideal (1 LSB).
Razn-mtrico En rigor, convertidor en el que el factor de escala entre los valores de
entrada y referencia no depende de ningn valor ni cociente de valores de componentes, de modo que no se ve afectado por las variaciones de temperatura,
envejecimiento, ni por las variaciones en el proceso de fabricacin. A veces no
se entiende bien y se aplica a un dispositivo en que el factor de escala es (nominalmente) un nmero cardinal (p. ej. 2:1 o bien 1:2). El atributo es til cuando
se trata de convertir las salidas de algunos tipos de transductores que dependen
de un voltaje de control, el cual puede tambin servir de referencia para el
propio convertidor A/D.
Resolucin Valor del bit menos significativo (LSB). Un convertidor A/D con resolucin de n bits tiene un valor del LSB de Vfs (entrada de escala completa)
dividido entre 2"; (de manera similar se procede en el caso de un sistema decimal). La resolucin no es la misma que la linealidad o la precisin, y no deben
confundirse.
Velocidad de conversin Cadencia mxima a que pueden realizarse correctamente las
conversiones. El valor puede especificarse teniendo en cuenta que la entrada no
cambie radicalmente de valor entre una y otra conversin, segn el tipo de
convertidor. Vase Ancho de banda.
1-6 OTROS CIRCUITOS UTILIZADOS EN CONVERSIN D/A Y A/D

Existen ciertos circuitos auxiliares utilizados frecuentemente con los convertidores
D/A y A/D y que no se estudian en ningn capitulo de este libro. Entre ellos cabe
destacar los conmutadores y multiplexores analgicos y los amplificadores de muestreo
y retencin. Otros elementos, como los preamplificadores para transductores, los
amplificadores de ganancia programable o los amplificadores de salida de gran potencia, se basan en tcnicas estndar de circuitos para combinar amplificadores operacionales, amplificadores conmutados y de instrumentacin, combinados con redes de
resistores o interruptores. Aqu nos centraremos en su uso ms que en su construccin,
destacando los detalles distintivos que hacen a la aplicacin diferente de la habitual.
1-6a Preamplificadores para transductores
La principal diferencia de estos preamplificadores con respecto a otros es la linealidad y precisin, que por lo general es mucho mayor en este tipo de circuitos que
llevan sistemas digitales. Esta diferencia se logra mejorando los propios amplificadores operacionales, cosa que se vio facilitada por la reciente aparicin de un
amplificador operacional conmutado (chopper-stabilized) de bajo costo, que aparece
en la figura 1-48. En ese circuito puede verse cmo el voltaje de alimentacin del
transductor entra tambin al convertidor como referencia, lo que permite aumentar
mucho la estabilidad y precisin si el convertidor es del tipo razn-mtrico.
44
En la figura 1-49 se muestra otra posible tcnica para eliminar la desviacin y

los desbalances de entrada (offset) de un preamplificador. Como se ver, se utilizan
las salidas de estados del convertidor integrativo para controlar un amplificador de
"muestreo y diferencia". El empleo de un operacional de bajo ruido asegura un
mejor comportamiento del sistema completo ya que el ruido eficaz a la entrada del
convertidor queda atenuado por la ganancia del preamplificador. El empleo de un
sistema de este tipo como entrada de un multiplexor, aunque no es imposible,
aumenta bastante la complejidad de la conmutacin a menos que el sistema pueda
esperar a que se "muestre" cada nuevo canal.
1-6b Conmutadores y multiplexores analgicos
Estos dispositivos permiten alterar la configuracin del circuito bajo control de una
red lgica. Dos son las tecnologas de conmutacin ms usuales: la de tipo JFET
(generalmente con un excitador bipolar), de la que puede verse un ejemplo en la
figura 1-50, y la de tipo CMOS que aparece en la figura 1-51. La primera solucin
se suele presentar en forma hbrida, lo que redunda en costos ms elevados que la
segunda, casi siempre empleada en forma monoltica, la cual actualmente est

ganando popularidad debido al costo y a que por lo general presenta mejores caractersticas. Los dispositivos estndar utilizan configuraciones de conmutacin diferentes y muchas familias son compatibles terminal a terminal, lo que permite una
fcil intercambiabilidad.
CONVERSIN A/D Y D/A
Figura 1-49 Preamplifcador de muestreo y diferencia.
45
46
Figura 1-51 Interruptor analgico con CMOS.
La mayor parte, de los multiplexores son

CMOS, debido a la dificultad que representara obtener estos dispositivos en forma hbrida.
La figura 1-52 muestra un dispositivo tpico.
Existen multiplexores diferenciales, as como
de un slo canal, con hasta 16 canales de
entrada, la mayor parte de los cuales disponen de entradas de "habilitacin" y entradas
de "direccionamiento" para facilitar la expansin. Algunos circuitos nuevos presentan toda
una gama de configuraciones "protegidas contra fallas" que evitan que la sobrecarga a la
entrada de un canal pueda daar a otra entrada e incluso, a veces, a la salida. En la figura
1-53 puede verse uno de estos sistemas.
Muchos multiplexores y conmutadores
hacen uso de seales entre +10 y 10 V y
algunos llegan a 15 V. Las resistencias de
conduccin de los conmutadores se encuen-
CONVERSIN A/D Y D/A
47
Figura 1-53 Red de proteccin de los multiplexores IH5108/5208 (a) Sobre voltaje cuando
el multiplexor no est alimentado; (b) sobrevoltaje con el MUX alimentado.
tran en el intervalo de 30 a 75 ft, mientras que en los multiplexores es ms frecuente

encontrar valores entre 500 y 1000 H. Las corrientes de fuga rara vez estn debajo de
1 nA por entrada o salida, a menos que se eleve la temperatura hacia la parte final del
intervalo til. Las corrientes y voltajes en las entradas lgicas estn normalmente
adaptadas a alguna familia lgica estndar, como CMOS o TTL, y muchos dispositivos ofrecen simultneamente baja disipacin y alta velocidad. Un detalle importante es que muchos dispositivos ofrecen la caracterstica de "conmutacin antes de
utilizacin" (break befare make) que garantiza una conmutacin limpia entre canales, sin riesgo de que transitoriamente pudieran llegar a tener contacto al efectuar la
conmutacin entre ellos.
La expansin del nmero de canales se logra fcilmente mediante la tcnica

mostrada en la figura 1-54. Sin embargo, el aumento en las corrientes de fuga de
salida y en la capacitancia puede hacer significativos los errores tanto estticos como
dinmicos, cuando se trata de sistemas multicanal grandes, y por lo general suele
preferirse una estructura con submultiplexin como la indicada en la figura 1-55. El
aumento de la resistencia en conduccin planteado por el interruptor-analgico
puede compensarse con creces por la reduccin de fugas y capacitancia a la salida.
Adems de utilizarse en la seleccin de entradas o para elegir el destino de las
salidas, los multiplexores y conmutadores analgicos sirven tambin para controlar
la ganancia de los amplificadores, para realizar amplificadores de muestreo y retencin, y tambin en muchas otras tareas. Algunas ya han sido descritas y otras se
vern a lo largo de este capitulo.
48

+ 15V
-15V
1-6c Amplificadores de muestreo y retencin
(sample-and-hold o track-and-hold)
Aunque en sentido estricto cabe esperar que este tipo de amplificadores permita
tomar una muestra de la entrada en un instante y retenerla hasta que vuelva a
recibir una orden de muestreo, los nombres de muestreo y retencin ya se usan
comnmente para designar una clase de amplificadores en los que se incluyen otros
no muestreados. Afortunadamente, aunque el nombre tal vez no sea estrictamente
correcto, describe la funcin con exactitud suficiente y podemos concentrarnos en el

estudio de su funcionamiento sin entrar en ms anlisis. En la figura 1-56 puede verse
un circuito que realiza esta funcin con un bloque monoltico que antao fue muy
popular en versin hbrida y modular. El amplificador de entrada maneja un "capa-
citor de retencin" Ch durante el tiempo de "seguimiento", de modo que la seal de

salida del amplificador es una copia de la de entrada. Al cambiar al modo de
"retencin", el capacitor mantiene el valor adecuado para que la salida correcta
permanezca fija. Los parmetros de entrada son controlados por el amplificador de
entrada, mientras que el amplificador de salida necesita mantener un nivel muy
bajo de corriente de polarizacin de entrada para evitar que el capacitor se descargue rpidamente sobre l. Sin embargo, su voltaje de desbalance de entrada se
divide entre la ganancia de lazo abierto del amplificador de entrada, por lo que
puede despreciarse. Por lo general, es til arreglrselas de modo que exista algn
lazo que incluya al amplificador de entrada en la modalidad de retencin, para
reducir las excursiones necesarias cuando se regrese a la modalidad de muestreo
CONVERSIN A/D Y D/A
Figura 1-55 Empleo de un submultiplexor para reducir errores.
49
50
(seguimiento). La principal fuente de error que queda entonces es la inyeccin de

carga al capacitor de retencin cuando se pulsa el dispositivo con una orden
de muestreo, lo que se reduce mediante un cuidadoso diseo y en especial mediante
conmutadores "ficticios" para cancelar cualquier posible transitorio.
Hay otras dos configuraciones que deben ser mencionadas aqu. La figura 1-57
muestra un amplificador de muestreo y retencin "inversor", cuya ventaja radica en
mantener una tierra virtual en el nodo sensible, donde la inyeccin de carga y las
fugas pueden originar problemas; en la figura 1-S8 aparece un dispositivo que uti-
CONVERSIN A/D Y D/A
51
liza el mismo amplificador para las etapas de entrada y salida, cunmutndolo de

una a otra posicin mediante el control de muestreo.
Una caracterstica muy importante de los amplificadores de muestreo y retencin es el tiempo de apertura. Naturalmente, cuando la entrada lgica exige el
modo de retencin, el circuito no responde en el acto, sino que transcurre algn
tiempo finito. Por lo general, esto no es demasiado importante para el funcionamiento del sistema, pero si lo fuera, se puede corregir enviando la seal de mando
antes o tal vez retardando ligeramente la seal analgica. Sin embargo, las variaciones de este tiempo pueden constituir un problema serio en ciertas aplicaciones y
hay que controlar con cuidado estas fluctuaciones del tiempo de apertura. En especial, hay que cuidar la variacin del retardo por efecto del nivel de seal, ya que
esto podra producir un deslizamiento de los resultados.
Muchas y muy variadas son las aplicaciones de estos dispositivos, pero las ms
importantes caen en dos categoras principales. La primera se refiere a su empleo en
la parte frontal de los convertidores A/D de aproximaciones sucesivas. La utilidad
de un dispositivo "de muestreo y retencin"
a la entrada de un convertidor de aproximaciones sucesivas se ilustra en la figura 1-59,
donde se muestran varas formas de onda de
entrada y el valor de prueba, y donde se demuestra que las tres dan el mismo valor digital
(vanse las Fig. 1-29 y la seccin l-4b). El
resultado digital corresponde efectivamente
Figura 1-59 Necesidad de un dispositia un valor analgico que tuvo la seal en
vo de muestreo y retencin en el caso de
algn momento del proceso de conversin,
convertidores A/D de aproximaciones
pero si este tiempo no est bien definido puesucesivas
den surgir problemas serios en muchos sistemas de anlisis de seales. En cambio, utilizando un circuito de muestreo y retencin la seal de entrada permanecer constante durante el proceso de conversin y el
instante en que se toma la muestra est controlado perfectamente por la temporizacin del impulso que fija el comienzo de la modalidad de retencin.
Otra aplicacin de uso frecuente es como dispositivo de salida en los convertidores D/A. Muchos convertidores D/A generan pulsos de ruido de salida cuando
cambia la entrada digital y para eliminarlos puede emplearse un circuito que sondee
el modo de retencin durante las transiciones. En sistemas con muchas salidas analgicas pueden resultar ms econmico un solo convertidor D/A (con un multiplexor analgico para alimentar a una serie de circuitos de muestreo y retencin) que
vanos convertidores independientes.
1-6d Amplificadores de ganancia programable
Los amplificadores de ganancia programable se utilizan para preacondicionar la
seal antes de pasarla a un convertidor A/D cuando no se conoce con exactitud
la ganancia que debe tener el sistema o cuando el intervalo dinmico de la seal
52
analgica supera al que puede dar el convertidor. La configuracin tradicional, indicada en

la figura 1-60, es simplemente un inversor
estndar (a veces precedido por un amplificador de instrumentacin), cuya ganancia
puede conmutarse mediante un interruptor
analgico o multiplexada entre varios valores
fijados por una red de resistores.
En la figura 1-61 se muestra una configuracin ms interesante que permite realizar
Lneas de control
la misma funcin. En este caso se utiliza
un convertidor D/A con tecnologa CMOS
Figura 1-61 Amplificador de ganancia
para controlar la retroalimentacin en el
programable basado en un DAC.
amplificador operacional. La ganancia se
controla mediante la entrada digital aplicada
al convertidor y la precisin est determinada a ganancias bajas por la del convertidor. Ntese que la precisin se degrada a ganancias ms elevadas, ya que un error
de 1 LSB se convierte en una parte mayor de la retroalimentacin, al ser sta menor
que cuando se trata de ganancias bajas.
CONVERSIN A/D Y O/A
53
1-7 SISTEMAS COMPLETOS DE ADQUISICIN DE DATOS

El crecimiento de los sistemas de microcomputadoras ha originado tambin el desarrollo de sistemas de adquisicin de datos contenidos en una sola tarjeta de circuito
impreso, diseados especficamente para ser acoplados y controlados por los sistemas de microprocesador ms populares. Tenemos el ejemplo de los sistemas de este
tipo desarrollados para ser adaptados al bus STD, al multibus, al bus S100 y a los
buses de minicomputadoras LS1-M1 y PDP-11. La construccin de estas tarjetas
siguen por lo general las lneas marcadas en la figura 1-62, y suelen incorporar
sistemas completos tanto de conversin A/D como de D/A. Tambin suelen ponerse
lneas digitales de entrada y salida. El control del canal multiplexado, de la ganancia programable, .del circuito de muestreo y retencin, y del propio convertidor
A/D puede hacerse totalmente por programacin, aunque algunos sistemas ms
sencillos no resultan tan flexibles. Las direcciones de acceso a la tarjeta pueden
ocupar espacio en la memoria o en el espacio de direcciones perifricas (de entrada/salida) de la computadora. Estas dos tarjetas se conocen como configuracin "memoria mapeada" y "E/S mapeada", respectivamente. Los sistemas ms completos y
flexibles permiten fijar las direcciones y el mapeo mediante el empleo de puentes de
conexin, interruptores de tipo "piano", etc.
El sistema descrito opera perfectamente con un nmero reducido de entradas
localizadas de preferencia en las cercanas del sistema de cmputo; resulta ptimo
para adquirir grandes volmenes de datos por cada canal, en espacios cortos de
tiempo. Sin embargo, existen muchos casos en que las fuentes de datos analgicos
estn muy distanciadas entre s, a menudo son muy numerosas y, sin embargo, el
flujo de datos es muy lento y a veces slo espordico. Nos referimos, por ejemplo,
al control de temperaturas en un gran edificio o en una refinera, o al control de
concentraciones de gas inflamable en una mina de carbn, donde las caractersticas
generales se acercan ms al segundo caso expuesto. Para estos casos se han desarrollado muchos sistemas orientados a la transmisin en serie de datos digitales a
partir de varios centros "remotos" de adquisicin de datos, cada uno de los cuales
dispone de su propio convertidor A/D con preamplificadores, multiplexores y todo
lo necesario. Un ejemplo tpico de estos sistemas es la figura 1-63 cuyas estaciones
remotas responden al esquema de bloques de la figura 1-64. La estacin incluye un
multiplexor de entrada, un convertidor A/D (que es de doble rampa por lo lento de
la velocidad de adquisicin) y una microcomputadora para manejar el protocolo
de transmisin serial por un par de conductores trenzados. En este sistema cada
par de conductores puede enlazar hasta 256 estaciones idnticas a distancias de varios kilmetros, mientras que el protocolo permite enlazar dos tipos diferentes de
de tarjetas, por lo que en total estamos hablando de 512 estaciones remotas sobre la
misma lnea. Segn los detalles de la configuracin elegida, todas estas estaciones
remotas pueden recorrerse en unos 6 segundos, lo que resulta perfectamente adecuado para el tipo de sistema que se pretende montar. Los costos de instalacin de
estos sistemas son muy bajos, en comparacin con los de un sistema similar al de la
figura 1-62.
CONVERSIN A/D Y D/A
55
Figura 1-63 Sistema de adquisicin de datos de tipo transmisin en serie (serial).

En general, una buena manera de concebir los sistemas de adquisicin de datos
es la indicada en la figura 1-65. La mayor parte de los sistemas pueden adaptarse a
este modelo, aunque a menudo alguno de sus componentes no haga falta o simplemente no proceda. (El transductor, por ejemplo, en el caso de un vltmetro digital,
ser simplemente una sonda o un trozo de cable.)
Es interesante sealar que la tendencia actual en lo que se refiere a dispositivos
modulares o hbridos de este tipo es la absorcin de cada vez ms elementos en
"mdulos estructurales", ms completos. La tendencia tambin se manifiesta en los
dispositivos monolticos de baja resolucin (sistemas de 8 bits), incluyendo multiplexores en los convertidores A/D y hasta RAM estticos en los convertidores
56
Figura 1-65 Estructura tpica de la mayor parte de los sistemas de adquisicin de datos.
D/A. Se puede tener un esbozo del futuro viendo los llamados "procesadores analgicos" que incluyen un convertidor D/A (configurable como convertidor A/D de
aproximaciones sucesivas), circuitos de muestreo y retencin para la entrada y la
salida, y una microcomputadora programable en un solo chip. Pensndolo bien
quiz no sea tan utpica la frase de William Blake: "Ver un mundo en un grano de
arena...".
Captulo
CIRCUITOS LGICOS DE SSI
Hamil Aldridge
Paradyne Corp.
Largo, Fla.
2-1 INTRODUCCIN
La tendencia de la industria de los circuitos integrados ha sido a la realizacin de
circuitos integrados ms complicados y de mayor densidad. Esto ha sido posible
gracias a las nuevas tecnologas y a los nuevos procesos de fabricacin.
La integracin a pequea escala (small scale integration, SSI) se est reemplazando por la integracin a mediana escala (mdium scale integracin, MSI), por la
integracin a gran escala (large scale integration LSI) y por la integracin a muy
grande escala (very-large scale integration, VLSJ). Sin embargo, la SSI se sigue utilizando en casi todos los sistemas que requieren funciones lgicas simples. La finalidad
de este captulo es ayudar al diseador en la aplicacin y seleccin de circuitos de SSI
para sus necesidades de diseo.
Para ayudar al diseador a escoger la familia de circuitos lgicos ms adecuada
para determinada aplicacin, se presentan las caractersticas de cada una de las
familias lgicas.
Asimismo se incluyen problemas de diseo tpicos, resueltos paso a paso, a
manera de ejemplos ilustrativos.
58
CIRCUITOS LGICOS Y CONVERSIN OE A/D Y D/A 2-
2 TIPOS DE FAMILIAS LGICAS
A pesar de que se han inventado varias tecnologas de CI con el paso de los aos,
nicamente tres han alcanzado y mantenido la preferencia: la lgica TTL, la lgica
CMOS y la lgica ECL.
2-2a Tecnologa TTL
Los circuitos integrados de tipo TTL (Transistor-transistor-logic) han logrado gran

aceptacin en los ltimos aos. Desde su lanzamiento por la Texas Instruments en
1964, esta familia de circuitos integrados alcanz rpidamente gran popularidad
debido al equilibrio entre su velocidad y el consumo de potencia.
Adems de la lnea estndar TTL se han sumado a la familia TTL otras nuevas versiones, como la TTL de baja potencia, la de alta velocidad, la de alta velocidad tipo Schottky, la de baja potencia tipo Schottky y la ms reciente de todas
ellas, la TTL Schottky avanzada de baja potencia. Todas estas versiones de TTL
recurren a la misma configuracin bsica de circuitos, adems de ser compatibles
entre s.
Cada una de estas lneas representan una bsqueda entre la velocidad y la
potencia. Dado que el producto velocidad-potencia es aproximadamente constante,
un incremento en la disipacin de potencia deber traducirse en un aumento de la
velocidad, y viceversa. Esto se debe a que, para alcanzar velocidades altas y tiempos de respuesta bajos, deben reducirse los valores de los resistores y esta reduccin
significa un aumento en el consumo de potencia.
Una manera de desplazarse hacia una curva de velocidad-potencia ms adecuada sera elaborar un diseo de circuito ms eficaz. Esto se consigue gracias a los
diodos fijadores Schottky, que evitan que los transistores del circuito entren en
saturacin al reducir el tiempo de almacenamiento del transistor. Esto da por resultado que se opere a velocidades ms altas sin un incremento en la potencia; por lo
tanto, la versin Schottky es ms eficiente.
La familia TTL est disponible en dos intervalos de operacin, que se presentan
en la tabla siguiente:
2-2b Tecnologa CMOS
Los circuitos CMOS (complementary metal oxide semiconductors) son muy comunes
en la actualidad debido a su baja disipacin de potencia y a su capacidad de operar
con una amplia gama de voltajes de alimentacin. Un dispositivo CMOS se fabrica
59
con dos compuertas MOS (semiconductor de xido-metal). Una de ellas es de canal

n y la otra de canal p. Por la manera en que se conectan estas dos compuertas se
denomina a esta tecnologa de simetra complementaria.
La propiedad ms notable de una compuerta CMOS es el hecho de que no
circula corriente a travs de ella cuando se encuentra en cualquiera de los niveles
lgicos. Por lo tanto, nicamente se disipa potencia durante las transiciones de
nivel. En consecuencia, la disipacin de potencia es directamente proporcional a la
frecuencia de conmutacin.
A cambio de una baja potencia de disipacin en los circuitos CMOS, stos
debern sacrificar velocidad. Por esto, al igual que todos los circuitos integrados
MOS, los de tipo CMOS son adecuados para aplicaciones con velocidades medias
hasta de 7 MHz.
Los circuitos CMOS estn disponibles generalmente en dos versiones. Para la
serie RCA CD4000A tenemos las siguientes versiones mostradas en la tabla inferior:
2-2c Tecnologa ECL
La lgica ECL (omitter-coupled logic) es ms conocida por su alta velocidad de

operacin. La ECL es una forma no saturante de lgica digital que elimina, como
caracterstica reductora de la velocidad, el tiempo de almacenamiento de los transistores, lo que permite la operacin de muy alta velocidad. Sin embargo, a cambio
del funcionamiento no saturado, la tecnologa ECL es la menos enciente de las tres
familias y la que disipa ms potencia.
Los circuitos ECL utilizan un par de transistores: uno en conduccin y el otro
en corte. La conmutacin se consigue por medio de una seal aplicada en las terminales de un resistor de emisor, comn a ambos transistores, del cual se deriva el
nombre de acoplados por emisor.
La familia MECL I fue la primer lnea de circuitos integrados digitales monolticos producida por Motorola. En la poca de su introduccin, 1962, la serie
MECL I se encontraba ms all de la mejor tecnologa de la poca. Ningn otro
tipo de lgica poda alcanzar el funcionamiento de la MECL I. Por ello, varios sistemas de gran eficiencia recurrieron a los circuitos de esta familia lgica.
En el momento presente, la tecnologa TTL Schottky ha reducido la brecha de
funcionamiento. Desde entonces, Motorola ha venido aadiendo a su familia ECL
las series MECL II, MECL III y MECL 10000. Cada una presentaba avances y
mejoras con respecto a la serie anterior. Como resultado final se obtuvieron tiempos de propagacin de 1 ns y frecuencias de conmutacin en los biestablas (flipflop) de 500 MHz para la serie MECL III.
60
Los circuitos ECL estn disponibles en tres versiones de operacin que se muestran en la tabla siguiente:
2-3 CARACTERSTICAS DE LAS FAMILIAS LGICAS
La seleccin de la familia lgica ptima es clave en cualquier diseo. Algunos diseos requieren operar a alta velocidad; otros con consumo de potencia bajo y otros
ms pueden requerir poco costo. La presente seccin ofrece la informacin, grficas
y curvas necesarias para ayudar al diseador en este proceso de seleccin.
2-3a Estructura tpica de una compuerta
La figura 2-1 muestra una compuerta tpica de dos entradas para cada una de las
familias lgicas. El esquema de cada compuerta es una representacin clara de la
circuitera de la entrada y salida de cada una de las familias lgicas. Esta informacin resulta de utilidad cuando se trata de interconectar circuitos de diferentes familias lgicas.
2-3b Caractersticas de transferencia de voltaje
La representacin grfica de las caractersticas de transferencia de voltaje tpicas de

cada una de las familias lgicas aparece en la figura 2-2. Estas curvas presentan aspectos de inters para el diseador, como los voltajes de encendido y apagado de salida
en funcin de los voltajes de entrada y el margen de ruido de ce. Adems, estas
grficas suelen mostrar tambin:
1. Variaciones en las caractersticas de transferencia en funcin de la alimentacin.
2. Variaciones en las caractersticas de transferencia en funcin de la temperatura.
3. La potencia de conmutacin (si es que se grfica la corriente de alimentacin en
la misma figura).
4. Las caractersticas de histresis, si convienen al caso (disparador Schmitt).
61
Figura 2-1 Estructuras tpicas de las compuertas de cada tipo de familia lgica, (a)
74; (b) 74S; (c) 74LS; (d) CMOS; (e) ECL.
Las hojas de datos del fabricante rara vez presentan las caractersticas de transferencia en forma grfica; en cambio, especifican una zona de operacin recomendada para las caractersticas de transferencia (vase Fig. 2-3). El punto (a) de la
grfica especifica el voltaje de entrada mnimo. (VIH) necesario para producir el
mximo voltaje de nivel bajo a la salida (VQL). El punto (b) determina el voltaje de
entrada mximo (VIL) necesario para producir el mnimo voltaje de nivel alto a la
salida de la compuerta (VOH). Usualmente los voltajes de entrada tpicos y de peor
caso se presentan donde asi convenga. Esta informacin es de inters especial para
el diseador en la interconexin con diferentes familias.
62
Figura 2-2 Caractersticas de transferencia de voltaje para cada familia . (a) TTL; (b) TTL Schottky; (c) CMOS;
(d) ECL.
Se dice que dos dispositivos son compatibles si se cumplen las siguientes desigualdades:
VOL(excitador) VIL(receptor)
VOH(excitador) VIH(receptor)
(2-1)
(2-2)
63
2-3c Velocidad o tiempo de propagacin
La velocidad a la cual una familia lgica puede funcionar suele ser un factor muy
importante al disear un sistema. Normalmente la velocidad se especifica en trminos del "tiempo de propagacin", que se define como el tiempo que requiere una
seal para propagarse a travs de un dispositivo. En el caso de un inversor, es el
retardo entre cierto punto de la seal de entrada con respecto al mismo punto en la
seal de salida (vase Fig. 2-4). Se acostumbra escoger este punto de referencia
justo a la mitad entre los niveles alto y bajo (llamado punto del 50%).
Notemos que son dos los tiempos de retardo que se especifican Uno de ellos, tplh, es
el tiempo de propagacin cuando la salida
pasa del nivel bajo al alto; el otro tplh, es el
tiempo de propagacin cuando la salida pasa
del nivel alto al bajo.
El tiempo total de propagacin a travs
del circuito puede hallarse sumando los tiempos de propagacin individuales para cada
dispositivo presente en el circuito. Por ello
resulta importante que el diseador determine el estado de transicin de cada dispositivo. La figura 2-5 muestra los intervalos de Figura 2-4 Tiempo de propagacin de
una compuerta inversora
tiempos de propagacin para cada familia.
Los fabricantes recurren a un segundo trmino para especificar la velocidad
llamado "rapidez de conmutacin" o "frecuencia de conmutacin" (toggle frequency). La mxima frecuencia de conmutacin es la ms rpida, a la cual un dispositivo, por ejemplo un flip-flop puede alternar sus estados. Las velocidades de conmutacin superiores a sta pueden producir estados de salida indeterminados que
naturalmente son indeseables.
2-3d Disipacin de potencia
La disipacin de potencia cobra importancia especial cuando deben cumplirse valores mnimos en las corrientes de consumo o cuando la disipacin trmica del circuito representa un requisito critico.
La disipacin de potencia se define como el producto del voltaje de alimentacin por la corriente media suministrada al circuito. La disipacin de potencia se
especifica casi siempre como la disipacin de potencia por compuerta. Para calcular
la potencia total disipada se debe multiplicar el valor de la potencia disipada por
compuerta por el nmero de compuertas que tiene el sistema o circuito.
La disipacin de potencia en las diferentes familias lgicas vara con la velocidad de operacin. La figura 2-6 representa la potencia disipada vs. la frecuencia
64
65
para cada familia lgica. Notemos que, en el caso de los TTL, la disipacin por
compuerta permanece constante hasta que la frecuencia alcanza la regin de los 5
MHz, y luego incrementa su valor con la frecuencia. Para la familia CMOS, la
disipacin por compuerta varia linealmente con la frecuencia. Por lo tanto, deber
tomarse en cuenta la frecuencia de operacin del diseo al comparar la disipacin
de potencia entre las familias lgicas.
2-3e Inmunidad al ruido
Ningn sistema lgico es absolutamente perfecto. Por ello el ruido es un factor con
el cual tendr que luchar el diseador. El ruido puede propiciar estados lgicos
indeseables y ocasionar la operacin defectuosa del sistema. El problema de la eliminacin del ruido puede atacarse de dos maneras. Una forma conduce a la reduccin de la fuente que lo origina. Las tcnicas de linea de transmisin, desacoplamiento y blindaje son algunos de los mtodos empleados para reducir el ruido en la
fuente que lo origina. El segundo mtodo consiste en hacer el receptor menos susceptible al ruido. La inmunidad de una familia lgica al ruido est relacionada con
su capacidad para funcionar correctamente en un ambiente ruidoso. Por lo general,
las familias lgicas de respuesta lenta son las menos susceptibles al ruido, ya que
responden con lentitud ante los picos de ruido.
Son dos los tipos de inmunidad al ruido que nos interesan. Al primero se le
conoce como inmunidad al ruido de ce y se relaciona con los niveles del voltaje
esttico de entrada que un dispositivo debe tener para operar adecuadamente.
Segn la ecuacin 2-1, la diferencia entre el VIL(receptor) y el VOL(excitador) se
conoce como margen de ruido bajo a la entrada (VNIL) y se expresa como
VNIL = | VIL MAX (receptor) VOL MAX (excitador) |
(2-3)
De manera anloga, de acuerdo con la ecuacin 2-2, la cantidad que el VOL

(excitador) excede al VIH (receptor) se denomina margen de ruido alto a la entrada
(VNIH) y se expresa as:
VNIH = | VOH MIN (excitador) - VIH MIN (receptor) |
(2-4)
La tabla 2-1 es una comparacin del VNIL y el VNIH para cada familia lgica.
La mejor de todas en la CMOS, seguida por la TTL estndar, S-TTL y por ltimo
la ECL.
Tabla 2-1 Inmunidad al ruido
de cada familia lgica
Familia lgica
TTL estndar
S-TTL
CMOS
ECL
VNIL
VNIH
(V)
0.4
0.3
(V)
0.4
0.7
0.95
0.175
0.95
0.145
66
67
El segundo tipo de inmunidad al ruido es la inmunidad de ruido de ca. Muy

rara vez las hojas de datos del fabricante especifican la inmunidad al ruido de ca
debido al gran nmero de factores que la afectan. A diferencia de la inmunidad de
ce, la de ca est relacionada con la duracin y la amplitud. Si un ruido indeseable
cambia la entrada de un dispositivo durante suficiente tiempo, el dispositivo responder cambiando su estado de salida. La figura 2-7 ilustra el efecto que el ancho
de pulso tiene sobre la inmunidad al ruido en las familias CMOS y TTL. Notemos
que se requiere mayor amplitud conforme el pulso se vuelve ms angost.
2-3f Carga del circuito
En cualquier diseo determinado, varios bloques lgicos debern interconectarse

para realizar una funcin lgica. La carga del circuito se refiere al nmero de dispositivos lgicos que otro dispositivo lgico puede alcanzar a excitar. Esto puede
explicarse mejor en trminos de lo que se conoce como abanico de salida (fan out) y
abanico de entrada (fan in). El abanico de salida es una medida de la capacidad de
excitacin de un dispositivo lgico. El abanico de entrada es la medida de la carga
de entrada que presenta un dispositivo lgico. Sea N el nmero de dispositivos de
entrada por excitar; entonces, partiendo del requisito bsico, tenemos
Excitacin de salida carga total de entrada
(2-5)
y expresando esto en trminos de N, del abanico de entrada y del de salida, nos

queda
Abanico de salida Abanico de entrada
(2-6)
Dividiendo ambos miembros entre el abanico de entrada y transponiendo trminos,

tenemos
(2-7)
Esta expresin establece que el nmero de dispositivos excitados (AO debe ser menor
o igual que el nmero entero que resulta de dividir la capacidad de excitacin de
salida del dispositivo excitador (abanico de salida) entre la capacidad de carga
de los dispositivos de entrada (abanico de entrada). En la tabla 2-2 se comparan las
caractersticas de carga de cada dispositivo de las tres familias lgicas.
2-3g Costo/disponibilidad
El costo de una familia lgica se vuelve un factor importante cuando otras caractersticas (velocidad, potencia) no determinan necesariamente el tipo de familia por
emplear.
El precio y la disponibilidad se encuentran por lo regular estrechamente relacionados. Precios bajos indican grandes cantidades, mucho uso y fcil adquisicin.
68
Tabla 2-2 Tabla de cargas para cada familia lgica

Receptor
TTL
S-TTL
LS-TTL
AS-TTL
ALS-TTL
CMOS (5 V)
ECL
S-TTL
LS-TTL
AS-TTL
ALS-TTL
CMOS
10
12
5
12
5
0
8
10
4
10
10
0
40
50
20
50
20
1
8
10
4
10
4
0
40
50
20
50
20
1
*>100
*>100
*>100
*>100
*>100
>100
ECL
Excitador
TTL
* Supone que se usa un resistor de amarre a Vcc.

+No directamente compatible a causa de las diferencias de nivel lgico; requiere un circuito
de ajuste de nivel.
Vase la gua de diseo del productor.
Precios altos significan menos disponibilidad de las partes debido a la gran demanda, al suministro limitado o bien a la falta de capacidad del fabricante para producir los componentes en grandes volmenes.
2-4 DEFINICIN DE LOS PARMETROS GENERALES
Normalmente las hojas de datos de los CI digitales estn divididas en tres secciones.
La primera presenta una breve descripcin tcnica de la funcin del componente y
puede llegar a incluir una tabla de verdad, un esquema simplificado y un diagrama
lgico. La segunda seccin trata de lo relacionado con los valores absolutos mximos, y una tercera seccin presenta una lista de las caractersticas elctricas. Por lo
regular, la primera seccin es bastante explcita y clara; sin embargo, las secciones
dos y tres no son tan directas. Esta seccin del libro tiene por finalidad ayudar al
diseador a interpretar los valores mximos absolutos y las caractersticas elctricas.
2-4a Valores mximos absolutos
Los valores mximos absolutos definen los lmites a los cuales un dispositivo puede
ser forzado sin ocasionarle dao permanente. Entre los parmetros tpicos explicados en esta seccin se encuentran el voltaje de alimentacin, el voltaje de entrada, el
intervalo de operacin en temperatura ambiente y el intervalo de temperatura de
almacenamiento. Es posible aadir otros parmetros a la lista para partes ms
especializadas.
Es importante advertir que estos lmites no son lmites de operacin y que en
ningn caso deber el diseador sobrepasar estos valores.
2-4b Caractersticas elctricas
Estos parmetros especifican el intervalo de operacin recomendado por el fabricante. Esta seccin incluye informacin como los requisitos de entrada, de salida,
69
de la corriente de alimentacin, y las caractersticas de conmutacin. El diseador

deber conocer siempre las condiciones en las cuales se miden los parmetros. Los
parmetros tpicos suelen especificarse por el voltaje de alimentacin nominal y a
una temperatura de 25C. Los parmetros mximo y mnimo debern medirse al
nivel de voltaje del peor caso y al intervalo de temperatura del peor caso de
operacin.
Se acostumbra incluir en esta seccin de la hoja de datos del fabricante, el
circuito de prueba utilizado para efectuar las mediciones. El diseador deber
determinar si su aplicacin se encuentra dentro de los lmites del circuito de prueba.
Si no es as, se debern realizar pruebas adicionales para determinar los parmetros
apropiados para esa aplicacin en particular. Cuando se est diseando con familias compatibles entre s, la carga del circuito y los tiempos de propagacin conciernen al diseador. Sin embargo, cuando se trata de interconectar una familia lgica
a un circuito o dispositivo no estandarizado, se deber probar cuidadosamente cada
parmetro para preservar los lmites apropiados de operacin.
2-5 COMPUERTAS
2-5a Compuerta AND
La salida de una compuerta AND (Y lgica) es igual a la funcin lgica AND de

sus entradas. Si todas las entradas se encuentran en 1 lgico, la salida estar tambin en 1 lgico. La tabla 2-3a muestra el smbolo estndar, la expresin booleana y
la tabla de verdad para una compuerta AND de dos entradas. Notemos, en la tabla
de verdad, que las entradas A y B deben estar en 1 lgico, a fin de que la salida Y
est en 1 lgico. La expresin booleana es simplemente otra forma de expresar la
tabla de verdad. La salida y es un 1 lgico cuando las entradas A y B estn en nivel
de 1 lgico. A pesar de que nuestro ejemplo recurri a una compuerta AND de dos
entradas, el principio puede aplicarse a cualquier nmero de entradas; las de cuatro
y ocho son las que se consiguen en el mercado.
2-5b Compuerta NAND
La compuerta NAND (No Y) puede concebirse como la negacin de una compuerta AND. Si un inversor, o una funcin negacin, se conectara a la salida de
una compuerta AND, el resultado seria una compuerta NAND. Si todas las entradas estn en un 1 lgico, la salida estar en un cero lgico. La tabla 2-3b nos
presenta el smbolo estndar, la expresin booleana y la tabla de verdad para una
compuerta NAND de dos entradas. Notemos el crculo en la salida de la compuerta, la barra () sobre el lado derecho de la expresin booleana y la salida Y de
la tabla de verdad. Estos smbolos indican la funcin negacin que est actuando
sobre la funcin AND. Las compuertas NAND se consiguen en configuraciones de
dos, tres, cuatro y ocho entradas.
70

Tabla 2-3 Elementos lgicos bsicos
2-5c Compuerta OR
La salida de una compuerta OR (O lgica) es igual a la funcin OR de las entradas.

Si una de las entradas est en 1 lgico, la salida estar en 1 lgico. La tabla 2-3c
muestra el smbolo estndar, la expresin booleana y la tabla de verdad para una
compuerta OR de dos entradas. Notemos, en la tabla de verdad que, si la entrada A
o la B est en 1 lgico, la salida estar tambin en 1 lgico. De nuevo, la expresin
booleana es una confirmacin de la tabla de verdad: la salida Y se encontrar en
1 lgico cuando la entrada A o la entrada B estn en 1 lgico. Las compuertas OR
vienen en configuraciones de dos, tres, cuatro y ocho entradas.
71
Tabla 2-3 (Continuacin)
2-5d Compuerta NOR
La compuerta NOR (No O) puede concebirse como la negacin de la funcin de

una compuerta OR. Una compuerta OR es equivalente a una compuerta OR con
un inversor conectado a su salida. Si cualquiera de las entradas se encuentra en
1 lgico, la salida estar en cero lgico. La tabla 2-3d muestra el smbolo estndar,
la expresin booleana y la tabla de verdad para una compuerta NOR de dos entradas. Notemos el crculo en la salida de la compuerta, la barra () sobre el lado
derecho de la expresin y la salida Y de la tabla de verdad. Resulta ser el complemento exacto de la tabla de verdad para una compuerta OR. Las compuertas NOR
se consiguen en configuraciones de dos, tres, cuatro y ocho entradas.
72
2-5e Compuerta EXCLUSIVE OR (XOR)
La salida de una compuerta EXCLUSIVE OR (O exclusiva) es igual a la funcin

OR "exclusiva" de las entradas. Si cualquiera de las entradas est en 1 lgico, la
salida estar en 1 lgico. Cualquier otra combinacin en las entradas dar por
resultado un cero lgico a la salida. La tabla 2-3e muestra el smbolo estndar, la
expresin booleana y la tabla de verdad para una compuerta XOR de dos entradas.
El smbolo " " en la expresin booleana significa XOR.
Conocer la relacin que existe entre la funcin OR y la funcin XOR ayudar
al lector a comprender cmo se deriv el nombre de OR exclusiva. La llamada
comnmente funcin OR (OR inclusiva) presenta un 1 lgico a la salida si cualquier
entrada (una o ms) est en 1 lgico. Cualquier entrada (una o ms) es inclusiva
porque incluye toda condicin en la cual la(s) entrada(s) se encuentra(n) en 1 lgico
(vase tabla de verdad de la funcin OR). En cambio, la funcin XOR genera un 1
lgico a la salida si y slo si una de las entradas est en 1 lgico, y excluye el caso
en el que ms de una entrada se encuentre en 1 lgico (vase tabla de verdad de la
XOR). Por ello se emplea el nombre de OR exclusiva o excluyente.
Dos funciones de inters se generan por medio de la funcin XOR. A partir de
la tabla de verdad el lector podr notar que la salida Y est en cero lgico cuando
ambas entradas son iguales. Por ello, la funcin XOR puede utilizarse como una
funcin de comparacin lgica. En segundo lugar, notemos que si la entrada B se
encuentra en cero lgico, la salida Y ser igual al valor de la entrada A. Al contrario, si la entrada B est en 1 lgico, la salida Y ser el complemento de la entrada A.
Es decir, con una compuerta XOR es posible realizar las funciones inversora y no
inversora.
Las compuertas XOR vienen en configuracin de dos entradas.
2-5f Compuertas EXCLUSIVE OR (XNOR)
Una compuerta EXCLUSIVE OR (no O exclusiva) puede concebirse como una

funcin XOR negada. La salida es el complemento o negacin de una compuerta
XOR. La salida Y est en cero lgico si una y slo una de las entradas, A o B, est
en 1 lgico. Todos los dems casos producen un 1 lgico a la salida de la compuerta. La tabla 2-3F muestra el smbolo estndar, la expresin booleana y la tabla
de verdad para una compuerta XNOR de dos entradas. Las compuertas XNOR
slo vienen en configuracin de dos entradas.
2-5g Compuerta inversora (NOT)
La salida de una compuerta inversora NOT (no) es el complemento o negacin de

la seal de entrada. Si la entrada est en un 1 lgico, la salida estar en cero lgico.
Al contrario, si la entrada est en un cero lgico, la salida estar en un 1 lgico. La
tabla 2-3g muestra el smbolo estndar, la expresin booleana y la tabla de verdad
para una compuerta inversora. Es posible realizar la funcin negacin con cual-
73
quiera de las funciones NAND, NOR, XOR, y XNOR conectando las entradas en
forma adecuada. Esto se logra estudiando las tablas de verdad correspondientes
para determinar qu hacer con las entradas que no se utilizan.
2-5h Compuerta AND/OR
La funcin AND/OR (Y/O) es ligeramente distinta a las anteriores. Dos funciones

se realizan con la compuerta AND/OR. En un primer nivel se realiza la funcin
AND de las entradas, seguida por la funcin OR. La tabla 2-3/r muestra el smbolo
estndar, la expresin booleana y la tabla de verdad para una compuerta doble
AND/OR de dos entradas. La salida Y estar en un 1 lgico si el nodo E y/o el
nodo F estn en 1 lgico. El nodo E estar en 1 lgico si las entradas A y B estn en
1 lgico. El nodo F estar en 1 lgico si las entradas C y D estn en 1 lgico. Por lo
tanto, la salida Y estar en 1 lgico si las entradas A y B estn en 1 lgico o si son
las entradas C y D las que estn en 1 lgico.
2-5i Compuerta AND/OR/NOT
Con una compuerta AND/OR/NOT (Y/O/NO) se realizan tres funciones lgicas.

En el primer nivel se tiene la funcin AND del grupo de entradas. En el nivel dos se
realiza la funcin OR d las salidas del primer nivel y en el tercer nivel se invierte o
niega el resultado. La tabla 2-3/ ilustra el smbolo lgico estndar, la expresin
booleana y la tabla de verdad para una compuerta doble AND/OR/NOT de dos
entradas. En la tabla de verdad se advierte que las entradas A y B o las entradas C y
D debern encontrarse en 1 lgico para obligar a que la salida Y sea un cero lgico.
El lector se habr dado cuenta de que la funcin AND/OR/NOT es el complemento de la funcin AND/OR. Las configuraciones de las compuertas AND/ORA
NOT vienen con dos, o cuatro entradas y en arreglos dobles o cudruples.
(b)
Figura 2-8 Decodificador del ejemplo 2-1. (a) Diagrama de

bloques; (b) tabla de verdad.
74 CIRCUITOS LGICOS Y CONVERSIN DE A/D Y D/A
Ejemplo 2-1 Diseo de un decodificador

Disee un decodificador con entradas 10, II, 12 y salidas 00, 01, 02 y 03
que satisfagan la tabla de verdad de la figura 2-8.
Solucin
a) Localice la salida 00 en un mapa de Mahoney (consltese la referencia
de Marcus).
b) Agrupe las entradas como sigue:
c) Interprete los resultados y escriba la expresin mnima de la suma de

los productos.
00 = B + (C + AC)
d)
00 = B + A
Repita los pasos a, b y c para las salida 01, 02 y 03.

O1
El circuito decodificador ser como el de la figura 2-9.
CIRCUITOS LGICOS OE SSI
Figura 2-9 Solucin al ejemplo 2-1.
Figura 2-10 Ilustracin del ejemplo 2-2. (a) Diagrama de

bloques; (o) diagrama de tiempos.
75
76
Ejemplo 2-2 Generacin de seales de temporizacion

Dada la secuencia de salida de un contador Johnson mostrada en la figura
2-10, genere las seales de temporizacion RAS, MUX, CAS.
Solucin
a) Genere la tabla de verdad a partir del diagrama de tiempos.
b) Mapee cada salida a partir de la tabla de verdad.
c) Escriba la expresin booleana para cada salida.
o bien
d) Realice el circuito equivalente de estas expresiones booleanas. Circuito
que deber quedar como el que se muestra en la figura 2-11.
Figura 2-12 Convertidor de

cdigo binario a decimal del
ejemplo 2-3.
Figura 2-11 Circuito solucin del

ejemplo 2-2.
Ejemplo 2-3 Convertidor de cdigo binario a decimal

Disee un circuito que convierta de cdigo binario (1248) a cdigo decimal,
como se ilustra en la figura 2-12.
Solucin
) Defina la tabla de verdad, incluyendo todas las posibles combinaciones
de entrada y salida.
Conteo 0
10
11
12
13
14
15
1
0
0
0
0
1
1
1
0
0
0
0
1
0
1
0
1
0
0
1
1
0
1
1
1
0
0
0
0
1
1
0
0
1
0
1
0
1
1
1
0
1
0
0
1
1
1
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X,
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
Entrada
A
B
C
D
Salida
0
1
2
3
4
5
6
7
8
9
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
b) Localice cada salida, de la 0 hasta la 9, en el mapa de Mahoney.
X
X
X
X
X
X
X
X
X
X
77
78
79
Figura 2-13 Circuito prctico del ejemplo 2-3.

c) Simplifique cada funcin lgica de la ecuacin booleana. La solucin se
presenta en la figura 2-13.
2-6 SEGUROS O BASCULADORES (LATCHES) Y FLIP-FLOPS
Durante mucho tiempo se han utilizado los dispositivos biestables para almacenar
hechos singulares. Los dos dispositivos biestables bsicos son el seguro (latch) y el
flip-flop.
Los seguros operan asncronamente, suministrando una salida que responde
de inmediato a la entrada. Este tipo de dispositivo puede definirse como "CONTROLADO POR LA INFORMACIN" porque el estado de la salida est determinado exclusivamente por la informacin de entrada. Los seguros tipo RS estn
construidos a partir de compuertas NAND interconectadas; sin embargo, pueden
emplearse otros tipos de compuerta, como se muestra en la figura 2-14.
Los seguros tipo D (o "transparentes") operan en forma ligeramente diferente a
los seguros RS. En caso de los primeros se cuenta con una sola entrada (D)
a diferencia de los segundos con dos entradas (R y S). Se usa una entrada adicional
(G) como seal de habilitacin para la informacin de entrada. Un nivel alto en la
entrada habilitadora (enable) permite que la salida siga a la entrada. Un nivel bajo
en esta entrada mantiene la salida en su estado presente y la hace independiente de
80
Figura 2-14 Seguros a base de compuertas, (a) Con

compuertas NAND; (b) con compuertas NOR.
Figura 2-15 Seguro tipo D.

los cambios que se presenten en la entrada durante este tiempo. La figura 2-15
muestra el smbolo lgico y la tabla de verdad para un seguro tipo D.
Por su parte, un flip-flop opera en forma sncrona; la salida sigue a la entrada
en un tiempo prescrito, determinado por una seal de reloj. La seal de reloj puede
concebirse como una manera de muestrear la seal de entrada en un tiempo definido por la transicin del propio reloj. Por lo tanto, los flip-flops se clasifican como
dispositivos accionados por reloj, caracterstica de suma importancia en la operacin sncrona. Los flip flops actuales emplean uno de los tres posibles mecanismos
de reloj. Una breve descripcin de estos mecanismos se da a continuacin.
Disparo por acoplamiento de cc o flanco Un dispositivo disparado por
flanco muestrea la informacin de entrada cuando el pulso de reloj pasa por el
umbral de corriente continua del propio dispositivo. Los dispositivos se disean de
manera que operen en los flancos de subida o en los de bajada del reloj, pero no en
ambos.
Maestro-esclavo El mecanismo del reloj maestro-esclavo puede explicarse mejor
utilizando dos elementos. Por ejemplo, supongamos que la informacin se pasa al
primer elemento (o maestro) en cada flanco de subida de la seal de reloj. Posteriormente, la salida del primer elemento pasa al segundo (o esclavo) y de ah a la
salida.
81
Acoplamiento de ca La seal de reloj se acopla capacitivamente al flip-flop.

Esto permite el aislamiento a ce de los circuitos de reloj internos.
Ejemplo 2-4 Interruptor sin rebote
Disee un interruptor sin rebote para el interruptor mostrado en la figura
2- 16a. La salida deber pasar a nivel bajo cuando el interruptor se encuentre en la posicin B.
Solucin
Una solucin probada e infalible de este problema requiere la interconexin de dos compuertas para formar un seguro RS, como se muestra en la
figura 2-166. Notemos que el interruptor no tiene capacidad de excitacin;
por lo tanto, se requieren resistores de levantamiento. Notemos tambin
que se presenta un retardo a travs de las compuertas una vez que el interruptor se ha cerrado.
Una segunda y ms reciente solucin de este problema recurre a dos
compuertas inversoras, como se observa en la figura 2-16c. Un vistazo a
esta configuracin nos deja entrever la posibilidad de una condicin de
cortocircuito. No obstante, la mayor parte de las compuertas TTL con
salida de tipo totem-pole son capaces de soportar una corriente de cortocircuito hasta de 100 mA durante periodos cortos. Este periodo es igual a
la constante trmica del dispositivo y tiene un valor tpico entre 2 y 10 s,
dependiendo del fabricante. En el caso de la primera solucin, este tiempo
se reduce a los tiempos de propagacin de las compuertas. Para la mayor
parte de los TTL, este tiempo es del orden de los 10 a 30 ns por compuerta,
de manera que en el peor de los casos estamos hablando de un mximo de
60 ns.
Figura 2-16 Interruptor sin rebote, (a) Diagrama de bloques; (b) seguro
RS; (c) con compuertas inversoras.
82
2-6a Flip-flop tipo D
El flip-flop tipo D disparado por flanco transfiere la informacin de entrada (>) a las salidas Q y Q en cada transicin del reloj. Como
ejemplos de este tipo de flip-flop tenemos el
2-17 Flip-flop tipo D disparado
TTL 7474 y el CMOS CD4013. La figura 2-17 Figura
por flanco ascendente.
muestra el smbolo lgico y la tabla de verdad para un flip-flop tipo D disparado por
flanco positivo.
2-6b Flip-flop tipo JK disparado por flanco
Este flip-flop funciona de manera muy similar al flip-flop tipo D disparado por
flanco. Las entradas J y K se transmiten a la salida en cada transicin del reloj. Este
flip-flop puede dispararse con flanco ascendente o descendente. El 74S109 es un
ejemplo de flip-flop JK disparado por flanco de subida. La figura 2-18a contiene el
smbolo lgico y la tabla de verdad para un flip-flop de este tipo.
El 74112 es un dispositivo representativo de los flip-flop JK disparados por
flanco de bajada. La figura 2-186 presenta el smbolo lgico y la tabla de verdad
para un JK disparado por flanco descendente.
Un flip-flop de tipo JK ms complicado es el maestro-esclavo. De hecho, este
tipo est compuesto por dos flip-flop en serie. La figura 2-19 nos muestra el circuito
equivalente; el diagrama de tiempos est en la figura 2-20.
Un nivel alto en el reloj habilita las compuertas de entrada de manera que las
entradas J y K se transfieren al flip-flop maestro. Un nivel bajo subsecuente en la
lnea del reloj habilita las compuertas de transicin permitiendo el paso de la salida
del flip-flop maestro al flip-flop esclavo. Notemos que la transicin a nivel bajo en
la seal de reloj cierra las compuertas de entrada congelando la informacin en el
(b)
Figura 2-18 Flip-flop JK. (a) De disparo por flanco

ascendente; (b) de disparo por flanco descendente.
Compuertas de
entrada
Flip-flop Compuertas de
maestro
transicin
83
Flip-flop
esclavo
Figura 2-19 Circuito equivalente de un maestro-esclavo.
Figura 2-20 Diagrama de tiempos de un maestro- esclavo.

flip-flop maestro. Como ejemplos tpicos de este tipo de flip-flop maestro-esclavo
tenemos el 74107, CD 4027 y el MC1O135.
Los diseadores deben percatarse de las restricciones que se tienen cuando se
trabaja con flip-flops de tipo JK maestro-esclavo. Si se establece el flip-flop (Q = H,
Q = L) y el nivel del reloj est alto, un nivel alto presente en la entrada K en
cualquier tiempo ocasionar que el flip-flop maestro se restablezca. En forma similar, el flip-flop maestro se establecer si el reloj est en 1 lgico, si previamente se
ha restablecido, y se presenta un nivel alto en la entrada J. Acortar el tiempo que la
seal de reloj permanece en 1 lgico es un mtodo que podemos emplear para
reducir al mnimo este problema.
Como se muestra en la tabla de verdad para cada tipo de flip-flop, los fabricantes suelen suministrar entradas de borrado o de borrado y de preestablecimiento en
sus dispositivos. Sin importar el estado que presenten estas entradas, un cero lgico
en la entrada de borrado obliga al flip-flop a restablecerse (Q= 1, Q = 0). En forma
anloga, un cero lgico en la entrada de preestablecimiento obliga al flip-flop a una
condicin de establecimiento (Q= 0, Q = 1). Un cero lgico en ambas entradas de
borrado y preestablecimiento da por resultado una condicin indeterminada.
Ejemplo 2-5 Contador paralelo
Disee un contador paralelo que produzca la siguiente secuencia de estados:
0,1, 3,7,15,14,12,8,0, 1...
84
Solucin
a) Liste la secuencia de estados en binario.
Secuencia de estados
QA
QB
QC
QD
15
14
12
0
0
1
0
0
1
1
1
1
1
1
1
1
1
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
b) Dibuje la solucin general. El circuito se muestra en la figura 2-21.
Figura 2-21 Solucin general del ejemplo 2-5.

c) Prepare mapas de Mahoney para GA, GB, GC, GD d) Seleccione el tipo y configuracin de flip-flop. Para este ejemplo, se
utilizar un flip-flop tipo D. La tabla de verdad para el flip-flop tipo D
se muestra abajo.
Tabla de verdad
D
e) Utilizando la tabla de arriba, mapee cada estado para QA siguiendo

estas reglas: marque un "1" en el cuadro apropiado si el flip-flop QA es
un "1" para la cuenta siguiente. Marque un "0" en el cuadro si el flipflop QA es un "0" para el siguiente conteo.
f) Repita el procedimiento del inciso e para QB, QC y QDg) Cualquier conteo que no est en la secuencia de estados es una restriccin.
h) Exprese cada mapa como la mnima suma de productos.
i) Sintetice cada expresin booleana en forma de hardware. Esto da lugar
al circuito de la figura 2-22a
aal al circuito de la figura 2-22a.
( b)
Figura 2-22 Circuito del ejemplo 2-5. (a) Solucin general; (b) contador de
Moebius (anillo torcido). *Nota: este diseo de contador no es autocorregible.
Por lo tanto, deber utilizarse la entrada CL (clear, borrar) para inicializar el
contador en el estado 0.
85
86
Redibujando esta figura se muestra como la solucin a un contador

de anillo torcido o de Moebius, como el que aparece en la figura 2-22b.
Solucin alterna
d) Volviendo al paso d de la primera solucin, seleccione un tipo y configuracin de flip-flop diferentes como otra solucin alterna. Emplearemos
un flip-flop tipo JK en configuracin complementaria para esta segunda
solucin. La tabla de verdad correspondiente se incluye abajo.
e) Utilizando la tabla de verdad de arriba, mapee cada estado para QA

siguiendo estas reglas: marque un "1" en el cuadro apropiado si el flipflop QA cambia de estado cuando avanza al siguiente conteo. Marque
un "0" en ese cuadro si es que no hay cambio cuando se avanza a la
siguiente cuenta.
f) Repita el procedimiento del inciso e para QB, QC y QD.
g) Cualquier cuenta que no est en la secuencia de estados es una restriccin.
h) Exprese cada mapa como la mnima suma de productos:
CIRCUITOS LGICOS DE SSI 87

(b)
(a)
Figura 2-23 Circuito alterno del ejemplo 2-5. (a) Solucin general; (b)
contador. *Nota: este diseo de contador no es autocorregible. Por lo
tanto, deber usarse la entrada CL (clear, borrar) para inicializar el contador en el estado 0.
i) Sintetice cada expresin booleana y constituya el circuito, como se

muestra en la figura 2-23a. Redibujando este circuito se consigue una
configuracin ms aceptada, como la que se observa en la figura 2-23b.
Ejemplo 2-6 Salida de nivel secuencial
Disee un circuito almacenador de hechos que capte una seal de interrupcin externa y mantenga la interrupcin hasta que se d aviso por el procesador interrumpido (vase diagrama de tiempos en la Fig. 2-24a.)
Solucin
a) Seleccione dispositivo (s). Un examen del diagrama de tiempos revela la

necesidad de un dispositivo de salida del tipo de nivel. Este dispositivo
debe tener una salida que pase de un estado bajo a uno alto con base en
88
Figura 2-24 Circuito con salida de nivel secuencial del ejemplo 2-6. (a)
Diagrama de tiempos; (b) circuito solucin.
una transicin de flanco (de nivel bajo a alto) de la entrada X 2 - Ms
an, esta salida debe regresar a su estado de nivel bajo original como
resultado de un flanco descendente en la entrada X1 Un flip-flop de
disparo por flanco cumple con estos requisitos.
b) Realizacin prctica de los dispositivos. Asigne la entrada X1 a la entrada
de reloj del flip-plop. Esto implica que puede utilizarse un flip-fl op
disparado por flanco positivo, como el 7474. La salida Q deber pasar
del estado bajo al alto. Por lo tanto, la entrada de mando (D) deber
mantenerse en nivel alto. La entrada X2 debe asignarse a la entrada de
borrado del flip-flop para que la salida Q regrese a nivel bajo.
c) El circuito definitivo se muestra en la figura 2-246. El lector deber
notar que sta es slo una de las varias soluciones posibles.
Ejemplo 2-7 Salida de pulso secuencial
Disee un circuito borrador de pulso que suprima el primer pulso de reloj
de salida despus de aplicar la seal de restablecimiento.
Solucin
a) Seleccione dispositivo(s). Un examen del diagrama de tiempos de la
figura 2-25a revela que una seal de borrado de pulso debe activarse
cuando el pulso de entrada de X1 tiene lugar, y permanecer activa hasta
la siguiente transicin descendente de la entrada X2. Seleccione un flipflop de disparo por flanco negativo para realizar esta funcin.
89
Figura 2-25 Circuito de pulso secuencial. (a) Diagrama de tiempos; (b) circuito solucin.
b) Realizacin prctica de los dispositivos. Asigne la entrada X1a la entrada de
preestablecimiento del flip-flop. Suponiendo que una compuerta AND ser

utilizada para generar la salida Z1 se debe asignar un nivel bajo al estado
activo de la salida del borrado de pulso. Por lo tanto, la funcin Q ser
asignada como salida del borrador de pulso.
Asignando la entrada X2 a la funcin CLK (reloj) del flip-flop se consigue la transicin de Q necesaria en el flanco a la zaga de la seal X2. La
seal de mando debe estar en nivel bajo para producir la salida apropiada durante la transicin de la entrada CLK.
c) El circuito definitivo aparece en la figura 2-25b.
2-7 MONOESTABLES
Un monoestable suministra un pulso de salida como resultado de una sola transicin de entrada. La duracin del pulso de salida es funcin de una constante de
tiempo RC asociada con el monoestable. Este dispositivo especial permite al diseador tener un pulso de salida de duracin constante, con independencia de las
restricciones de tiempo impuestas por los circuitos cercanos. Esto es particularmente til cuando las tcnicas simples de decodificacin no pueden producir con
eficacia el ancho de pulso deseado.
2-7a No redisparables
Los monoestables se clasifican en dos tipos, los redisparables y los no redisparables.

La figura 2-26 muestra la operacin de un monoestable no redisparable. Una tran-
90
sicin de nivel bajo a nivel alto en la entrada dispara o inicia el principio de un ciclo
del monoestable. La salida pasa inmediatamente del nivel bajo al nivel alto y se
mantiene en l mientras dura el pulso, definido por la constante de tiempo RC del
propio monoestable. Durante este tiempo de encendido, las transiciones de disparo
adicionales son ignoradas. Sin embargo, debern evitarse las transiciones de disparo
que tengan lugar durante el tiempo de recuperacin. Este tiempo es necesario para
que el capacitor de temporizacin (Cext ) alcance de nuevo su valor inicial correcto.
Por lo tanto, para determinar el periodo del monoestable deberemos aadir al
tiempo de encendido el tiempo de recuperacin. La relacin entre el tiempo de
encendido y el periodo se conoce como factor de servicio.
tiempo de encendido
factor de servicio (%) = ---- --------- . . ----------------------- X 100%
tiempo de encendido + tiempo de recuperacin
o bien
factor de servicio (%) = tiempo de encendido

periodo
(2-8)
x100%
Si se excede el valor recomendado para el factor de servicio, la salida se vuelve

indeterminable y se presentan fenmenos de "parpadeo".
Los monoestables no redisparables, como el 74LS221, son capaces de operar
con factores de servicio hasta de 90% si R M es igual a /?, (mxima).
2-7b Redisparables
Los monoestables redisparables trabajan de manera muy similar a los del tipo no
redisparable, con una importante diferencia. A diferencia del tipo no redisparable,
el monoestable redisparable acepta una transicin de disparo de la entrada durante
el tiempo de encendido de la salida. La salida permanece en nivel alto y un nuevo
ciclo se inicia. La figura 2-27 ilustra este modo de operacin.
91
La salida del monoestable permanecer en 1 lgico mientras el tiempo entre las

transiciones de disparo sea menor que el tiempo de encendido del propio monoestable.
Ejemplo 2-8 Monoestable disparado por flanco ascendente
Disee un circuito que genere un pulso de salida cada vez que ocurre una
transicin ascendente en el reloj A, como se aprecia en la figura 2-28a.
Solucin
a) Seleccione un monoestable no redisparable (74LS221) para ejecutar la funcin requerida. Asigne la entrada X a la entrada A y la salida de la seal Y
a la salida Q.
b) Calcule el factor de servicio. En la figura 2-28a
+v
Figura 2-28 Monoestable disparado por flanco ascendente, (a)

Diagrama de tiempos; (b) circuito.
92
c) Seleccione R T y C ext . La duracin del pulso (t w) est definida por la

ecuacin
t w . = 1n 2 R T C e x t
t w = 0.7 R T Ce x t
(2-10)
TW
R T C e x t = 0.7
R T C e x t =
60 x 10-9 s = 85.71 x 10-9 s

0.7
Utilizando valores estndar al 5% para el capacitor Cext, podemos calcular

el valor de Rext, por medio de la ecuacin 2-10. Sea Cext = 47 pF; entonces,
RT= 1.82 K. La figura 2-28> muestra el circuito resultante.
Ejemplo 2-9 Angostador de pulso
Disee un angostador de pulso que genere una salida Y para cada que
ocurra la seal de entrada X, como se observa en la figura 2-29a.
Solucin
a) Seleccione un monoestable no redisparable (74LS221) para ejecutar la
funcin requerida. Asi gne la entrada X a la entrada A y la salida de
la seal Y y la salida Q.
b) Calcule el porcentaje del ciclo de trabajo. En la figura 2-29a,
Factor de servicio = 6.5%

c) Seleccione RT y Cext. La duracin del pulso (t w) est dada por la expresin
tw = ln 2 ( R T C e x t )
tw = 0.7 (R T C e x t )
haciendo C ext = 8.2F, entonces R T = 69.8 k. La figura 2-29b muestra

el esquema del circuito definitivo con los valores seleccionados.
(2-10)
93
+V
(b)
Figura 2-29 Angostador de pulso del ejemplo 2-9. (a) Diagrama

de tiempos; (b) circuito.
2-8 CIRCUITOS DE APLICACIN

Los fabricantes de CI han creado una clase especial de circuitos que ofrece soluciones a problemas especficos con los que se topa el diseador. Esta clase especial de
dispositivos est dirigida a problemas tales como la operacin libre de fallas en ambientes ruidosos, tcnicas de transmisin de informacin de alto rendimiento y la interconexin de familias lgicas no compatibles. Cada tipo de circuito se describe brevemente.
El diseador deber percatarse de que esta clase de circuitos comprende una vasta
gama de dispositivos y que de ninguna manera se abarca totalmente en esta exposicin.
2-8a Disparadores Schmitt
Un disparador Schmitt es un tipo especial de compuerta. Se caracteriza por su

mejor inmunidad al ruido y capacidad de conformacin de onda. La curva de transferencia de una compuerta inversora de este tipo aparece en la figura 2-30.
Para entender mejor esta curva de transferencia, estusdiaremos su operacin de
transicin.
Supongamos que el punto a es el de partida. Conforme aumenta el voltaje de
entrada Vent; el voltaje de salida Vsal permanece constante hasta que se alcanza el
punto b, a partir del cual empieza a conmutar. Conforme Vent sigue aumentando,
Vsal conmuta de nivel hacia uno bajo, terminando en el punto c. Para cambiar de
estado la salida, el voltaje Vent empieza a decrecer en el punto c hasta llegar al punto
d. Cuando Vent alcanza el punto d, la salida de la compuerta (Vsal) empieza a conmutar hacia el nivel alto. Vent contina decreciendo y finaliza en el punto a. El rea
94
Figura 2-30 Compuerta inversora tipo disparador Schmitt.

(a) Smbolo lgico; (6) curva
de transferencia.
sombreada en la curva de transferencia indica la cantidad de histresis de entrada
para el circuito del disparador Schmitt. Varias compuertas poseen la propiedad de
un disparador Schmitt; tal es el caso de la compuerta NAND 7413 y del inversor
7414, que son dos ejemplos de disparadores Schmitt TTL.
El disparador Schmitt sxtuple (MC14584B) y el doble (MC14583B) son dos
ejemplos en la familia CMOS.
2-8b Manejadoras de lnea
Los manejadores de lnea son un tipo especial de compuerta y desempean una

funcin especfica. Los cables que transportan las seales digitales deben considerarse como lneas de transmisin cuando las longitudes de onda de las seales digitales son menores que la longitud de onda elctrica del cable. Esto requiere cables
con impedancia caracterstica baja (Zo < 100 ) y de dispositivos capaces de acoplarse a ellos. Las compuertas compatibles TTL no estn diseadas para manejar
lneas de baja impedancia en el intervalo de 50 a 100 . Para este trabajo se cuenta
con manejadores de lnea. La figura 2-31 muestra una configuracin tpica de un
manejador de lnea. Ntese que el extremo receptor de la lnea de transmisin se
encuentra terminado en su impedancia caracterstica y, por tanto, no presentar ondas
reflejadas. Esta configuracin de "terminacin en paralelo" permite utilizar receptores mltiples sobre un bus distribuido. Una
configuracin de este tipo deber emplearse
con longitudes de cable de 2 a 20 pulg y con
velocidades de transmisin hasta de 10
Mbits/s
Figura 2-31 Operacin smplex de
una sola terminacin.
95
2-8c Cambiadores de nivel
De vez en cuando, el ingeniero de diseo se enfrenta al problema de mezclar las

familias lgicas. Una parte del sistema necesita operar a alta velocidad, mientras
que otra permite la operacin lenta con dispositivos de bajo consumo de potencia.
Comentarios
La RCA ofrece una interfaz
bidireccional CMOS/TTL (CD40115),
que convierte los niveles sin necesidad
de resistores elevadores externos.
(Alimentaciones separadas)
(Alimentacin comn) Figura
Cambiadores de nivel.
Tanto Motorola como Fairchild

poseen un convertidor de nivel
cudruple de TTL a ECL
(MC10124/F10124).
2-32
96
La interconexin adecuada entre las familias lgicas requiere que se mantengan los
niveles adecuados de voltaje, los niveles de corriente y los mrgenes de ruido. La
figura 2-32 muestra la solucin de cada problema de interconexin entre las distintas familias TTL, CMOS y ECL.
Comentarios
Motorola y Fairchild cuentan con un
convertidor de nivel cudruple de
MECL o TLL(MC10125/F10125).
Figura 2-32 (Continuacin)
97
2-9 TABLAS DE SELECCIN DE CIRCUITOS Tabla 2-4 Circuitos TTL de

Tabla 2-4 Circuitos TTL de SSI ms comunes
Velocidad o
Funcin
Compuertas
Descripcin
Inversor
Sxtuple
NAND
Cudruple, 2 entradas
tiempo de
propagacin
9.5 ns
3 ns
9.5 ns
3 ns
9.5 ns
3ns
9.5 ns
Potencia
Nmero de
parte
10 ns
10.5 ns
12 ns
4.75 ns
12 ns
4 ns
12.5 ns
3.5 ns
2mW
19 mW
2mW
19 mW
2mW
19 mW
2mW
19 mW
2.4 mW
19 mW
2.75 mW
29 mW
4.5 mW
23 mW
4.25 mW
32 mW
5 mW
35 tnW
2.75 mW
28 mW
74LS04
74S04
74LSO0
74S00
74LS10
74S10
74LS20
74S20
74LS30
74S30
74LS02
74S02
74LS27
7425
74LS08
74S08
74LS32
74S32
74LS51
74S51
Doble con preestablecimiento

y borrado
Doble con borrado
Doble con K
45 MHz
125 MHz
45 MHz
33 MHz
10 mW
75 mW
10 mW
10 mW
74LS112
74S112
74LS73
74LS109A
33 MHz
45 mW
74109
JK, disparo por pulso
Entrada, preestablecimiento
y borrado
Doble con borrado
Tipo D, disparo por flanco

ascendente

y borrado
y borrado
20 MHz
30 MHz
20 MHz
30 MHz
3 MHz
25 MHz
110 MHz
12 ns
50 mW
80 mW
50 mW
80 mW
4mW
43 mW
75 mW
19 mW
7473
74H73
7476
74H76
74L74
7474
74S74
74LS279
23 mW
60 mW
74LS221
74LS123
Triple, 3 entradas
Doble, 4 entradas
8 entradas
OR
AND
Triple, 3 entradas
Doble, 4 entradas
OR
AND/OR/NOT
Doble, 2 entradas
3ns
17 ns
3ns
10 ns
3.5 ns
Flip-flops
JK, disparo por flanco
descendente
Jk, disparo por flanco
ascendente
Latch
Monoestables
Quad S - R
No redisparables
Redisparables
Aplicacin especial
Doble
Doble
20 ns to 70 s
45 ns to
Disparador Schmitt
Sxtuple
Cudruple, 2 entradas,
NAND positiva
Doble, 4 entradas,
NAND positiva
15 ns
15 ns
8 ns
16.5 ns
9
9
4
9
mW
mW
mW
mW
74LS14
74LS132
74S132
74LS13
98

Velocidad o
Funcin
Descripcin
tiempo de
propagacin
Potencia
Nmero de
partes
Aplicacin especial
Aislador inversor
Octal
10 ns
10 ns
130 mW
450 mW
135 mW
7ns
28 mW
74LS240
74S240
74LS244
74S244
74128
4ns
44 mW
74S140
Sns
Aislador no inversor
Octal
Manejador de lineas
50 n/75 0
Cudruple, 2 entradas,
OR Positiva
Doble, 4 entradas,
NAND positiva
TTL/ECL
Cambiadores de nivel
MC10124/
F10124
MC10125/
F10125
CD40115
14504B
CD40115
ECL/TTL
TTL/CMOS
CMOS/TTL
Nota: Los componentes incluidos en la tabla cumplen con los requisitos de operacin en el intervalo de
temperatura de 0 a 70 C. Las partes tipo 54XXX tienen un intervalo de operacin de -55 a +125 C.
Tabla 2-5 Circuito* CMOS de SSI ms comunes

Velocidad o
tiempo de
propagacin @
V D D , = +5 . 0
VDC
(C de carga = 50
Funcin
Compuertas
Inversor
NAND
OR
pF)
Potencia por
dispositivo
@ 100 kHz
Seis aisladores
llO ns
900 W
Sxtuple
130 ns
900 W
250 ns
600 W
Triple, 3 entradas
320 ns
450 W
Doble, 4 entradas
320 ns
300 W
8 entradas
400 ns
150 W
250 ns
600 W
Triple, 3 entradas
320 ns
450 W
Doble, 4 entradas
320 ns
300 W
8 entradas
400 ns
150 W
Descripcin
Nmero de
parte
MC14049UB
CD4049B
MC14069UB
CD4069UB
MC14011B
CD4011B
MC14023B
CD4O23B
MC14012B
CD4012B
MCI 4068 B
CD4068B
MC14001B
CD4001B
MC14025B
CD4025B
MC14002B
CD4002B
MCI4078B
CD4078B
99
Funcin
Descripcin
Velocidad o
tiempo de
propagacin@
V D D = +5.0
VDC
(C de carga =
50 pF)
Potencia por
dispositivo
@ 100 kHz
Nmero de
parte
Compuertas
AND
OR
320 ns
600 W
Triple, 3 entradas
320 ns
450 W
Doble, 4 entradas
320 ns
300W
320 ns
600 W
Triple, 3 entradas
320 ns
450 W
MC14081B
CD4081B
MC14073B
CD4073B
MC14082B
CD4082B
MC14071B
CD4071B
MC14075B
CD4075B
AN D/OR/ NOT
XOR
Doble, 4 entradas
320 ns
300 ,W
Doble, expandible
a cuatro
565 ns
350 ns
300 W
150 W
350 ns
150 W
MC14072B
CD4072B
MC14S06B
MC4070B
CD4070B
XNOR
MC14077B
CD4077B
Flip-flops
JK, disparo por flanco Doble con preestablecimiento 1.5 MHz
400 W
MC14027B
ascendente
y borrado
CD4027B
Tipo D, disparo por flanco Doble con preestablecimiento 4 MHz
375 W
MC14013B
ascendente
y borrado
CD4013B
Latch
Cudruple, con disparo
220 ns
500 W
MC14042B
por flanco ascendente
CD4042B
_________________________o descendente __________________________________________
Monoestables
Redisparables
Doble
tpm. -
10 s to
7m W
R L = 2 k
CL= 1 F
MC14538B
CD4538B
Aplicacin especial
250 ns
900 W
MC14584B
250 ns
600 W
Doble, CMOS a TTL
1300 ns
20 ns
60 ns
320 ns
127 ns
665 W
20 m W
20 m W
2.5 m W
900 W
150 ns
1250 W
MC14093B
CD4093B
MC14583B
CD40115
CD40U5
MC14504B
MC14050B
CD4050B
MC14503B
Inversor tipo disparador Sxtuple

Schmitt
NAND tipo disparador
Schmitt
Cambiadores de nivel
TTL a CMOS
Aislador
Sxtuple
Sxtuple, con salida
de 3 estados
Nota: los componentes incluidos en la tabla cumplen con los requisitos de operacin en el intervalo
de temperatura de 0 a 70C. Las partes tipo 54XXX tienen un intervalo de operacin de 55 a +125C.
100

Tabla 2-6 Circuitos ECL de SSI ms comunes
Funcin
Compuertas
Inversor
OR
Velocidad o
Potencia
Descripcin
tiempo de
propagacin
por
dispositivo
Sextuple
Sextuple con habilitador
4 ns
2.9 ns
2.9 ns
255 mW
210 mW
135 mW
1.6 ns
2.9 ns
291 mW
135 mW
2.0 ns
2.9 ns
99 mW
109 mW
2.0 ns
3.5 ns
57 mW
198 mW
2.5 ns
4.0 ns
2.9 ns
1.6 ns
3.5 ns
146 mW
255 mW
135 mW
291 mW
198 mW
2.5 ns
2.5 ns
146 mW
198 mW
Cudruple
2.9 ns
135 mW
Tres OR +
una OR/NOR
Tres OR +
una OR
Triple, entradas 2-3-2
2.0 ns
99 mW
MC10195
MC10189
MC10102
F10102
MCI 662
MC10100
F10100
F95004
MC10106
F10106
F95106
MC10111
F10111
MC10211
F10211
F95111
MC10197
MC10103
MC1664
MC10110
F10110
F95110
MC10210
F10210
MC10101
F10101
F95102
99 mW
F95103
Cudruple, 2 entradas con

terminal muestreadora
Triple, entradas 4-3-3
Doble, 3 entradas, 3 salidas
AND
OR
Sextuple
OR/NOR
2.9 ns
109 mW
2.0 ns
2.9 ns
57 mW
73 mW
2.0 ns
2.5 ns
2.0 ns
57 mW
198 mW
57 mW
3.4 ns
135 mW
Doble, entradas 2-3,

+ inversor
Cuatro, entradas
4-3-3-3
Cuatro + inversor
3.4 ns
135 mW
3.4 ns
135 mW
3.4 ns
135 mW
Doble
1.6 ns
2.0 ns
1.3 ns
146 mW
52 mW
156 mW
Doble, entradas 1-4-5
OR/AND
OR/NOR

Triple, 3 entradas,
3 salidas
Doble, 3 entradas
Doble 4-5
Nmero de
parte
MC10105
F10105
F95105
MC10109
F10109
F95109
MC10212
F95003
MC10118
F10118
MC10117
F10117
MC10119
F10119
MC10121
F10121
MC1660
F95O02
MCI 688
CIRCUITOS LGICOS DE SSl

Funcin
Descripcin
Velocidad
o tiempo de
propagacin
Potencia
por dispositivo
Nmero de
parte
Compuertas
EXCLUSIVEOR
Cudruple
4.5 ns
218 mW
Triple, 2 entradas
Triple
2.3 ns
3.7 ns
286 mW
146 mW
2.5 ns
109 mW
MC10113
F10113
MC1672
MC10107
F10107
F95107
Triple, 2 entradas
2.3 ns
286 mW
MC1674
JK maestro-esclavo
Doble
4.5 ns
354 mW
D maestro-esclavo
Sencillo
Doble
270 MHz
4.5 ns
250 mW
291 mW
3.3 ns
338 mW
Sxtuple
4.5 ns
572 mW
Doble
Cudruple
Cudruple, transicin
descendente
Cudruple, transicin
ascendente
Cudruple, reloj comn
2.5 ns
5.6 ns
5.4 ns
286 mW
390 mW
390 mW
5.6 ns
390 mW
4.0 ns
182 mW
Doble
2.5 ns
286 mW
MC10135
F1O135
MC1670
MC10131
F10131
MC10231
F10231
MC10176
F10176
MCI 668
MC10168
MC10133
F1O133
MC1O153
F1O153
MC10130
F10130
MC1666
Cudruple, TTL a ECL
2.0 ns
6.0 ns
218 mW
351 mW
Cudruple, ECL a TTL
6.0 ns
468 mW
12.5 ns
2.8 ns
499 mW
520 mW
EXCLUSIVEOR/
EXCLUSIVENOR
EXCLUSIVENOR
Flip-flops
Seguro tipo D
Aplicacin especial
Aislador
Cambiadores de
nivel
Monoestable
Triple, ECL a CMOS

Sencillo. redisDarable
MC10188
MC10124
F10124
MC10125
F10125
MC10177
MC10198
Nota: Los componentes mencionados arriba estn disponibles en tres gamas de operacin con temperaturas
definidas por la tabla inferior:
Intervalo de
temperatura ambiente
0 a 70C
Tipo de
familia
MC 10100
F10K
F95K
-30 a +85C
-55 a +125C
MC10100
MC10200
MC1600
MC10500
F10K
SERIES
SERIES
SERIES
SERIES
SERIES
SERIES
SERIES
SERIES
101
102

BIBLIOGRAFA
Fairchild: The TTL Application Handbook, Fairchild Semiconductor, Mountain View, Calf., 1973.
Fleming, D.: Code Conversion-Application Bulletin, Fairchild Semiconductor, Mountain View,
Calif., 1%7.
Greenfield, J.D.: Practical Digital Design Using ICs, Wiley, New York, 1977.
Marcus, M.P.: Switching Circuits for Engineers, 2d ed., Prentice-Hall, Englewood Cliffs, N.J.,
1967.
Meggerson, Jr., L.: Switch Bounce Eliminator Does Double Duty, EDN, November 1, 1970, p.
48.
Meiksin, Z.H.: Electronic Design with Off-the-Shelf Integrated Circuits, Parker Publishing Co.,
West Nyack, N.Y., 1980.
Motorola: "MECL Data Book," Series B, 3d Printing, Motorola, Inc., Phoenix, Ariz., 1982.
Norris, B.: Digital Integrated Circuits and Operational-Amplifier and Optoelectronic Circuit Design,
McGraw-Hill, New York, 1976.
RCA: "COS/MOS Integrated Circuits," RCA Corporation, Somerville, N.J., 1980.
Stout, D.F.: Handbook of Microcircuit Design and Application, McGraw-Hill, New York, 1980.
Texas Instruments: The TTL Data Book for Design Engineers, 2d ed., Texas Instruments, Inc.,
Dallas, Tex., 1976.
Texas Instruments: "Advanced Schottky, Advanced Low-Power Schottky," Texas Instruments, Inc., Dallas,
Tex., 1979.
Captulo
CIRCUITOS LGICOS
DE INTEGRACIN A MEDIANA
ESCALA (MSI)
Peter Alfke
Director
Applications Engineering
Advanced Micro Devices Inc.
Sunnyvale, Calif.
El autor desarroll muchas de estas ideas y circuitos durante

el tiempo que trabaj en Fairchild Camera & Instruments
Corp., por lo cual obtuvo autorizacin para emplear este
material publicado en el TTL Applications Handbook y en el
Fairchild Journal of Semiconductor Progresa.
3-1 INTRODUCCIN A LOS MSI

3-1 a Historia de los MSI
El nombre de integracin a mediana escala (MSI) fue acuado en la dcada de los

sesenta cuando la tecnologa de los circuitos integrados habia avanzado hasta el
punto de integrar unas cuantas compuertas o flip-flop (biestables) en un solo circuito monoltico. Los circuitos con 10 a 100 compuertas se llamaron MSI para
distinguirlos de los viejos circuitos SSI (integracin a pequea escala) y de los que
vendran despus, los LSI (integracin a gran escala), los cuales tienen ms de 100
compuertas.
3-1 b Tecnologas MSI
Los circuitos MSI estn disponibles en las diferentes tecnologas (TTL, Schottky
TTL, Schottky TTL de bajo consumo de potencia, ECL, CMOS) y se consideran
104
como la forma lgica de ms aplicaciones. Los MSI ofrecen la ventaja de un favorable alto nivel de integracin, lo que significa bajo costo, tamao pequeo y poco
consumo, mientras se mantiene una alta confiabilidad y absoluta flexibilidad de
diseo.
Al utilizar circuitos MSI y algunas compuertas y flip-flops, el diseador puede
no slo solucionar un sistema, sino tambin obtener un ahorro de 5 a 1 en el costo
de los componentes, menor rea de circuito impreso y ahorrar por lo menos en una
relacin de 2 a 1 en el consumo de potencia, sin mencionar la reduccin sustancial
en diseo y tiempo de verificacin comparado con el diseo tradicional de circuitos
de integracin a pequea escala.
Ahora, despus de 10 o 15 aos de su aparicin, los circuitos MSI han perdido
algo de su encanto dado que ya no se evalan comparndolos con obsoletos SSI,
sino con los microprocesadores MOS y las "rebanadas de bits" microprogramables
con tecnologa bipolar.
En muchos casos, estas dos opciones ofrecen la mejor solucin, especialmente
cuando una funcin es compleja y de baja velocidad, y puede o debe ser fcil de
modificar.
Los circuitos MSI se emplean actualmente en:
Aplicaciones que requieren alta confiabilidad (minicomputadoras, controlador de disco), utilizadas frecuentemente con "rebanadas de bits"
microprogramadas.
En aplicaciones especializadas que ofrecen la ventaja de un amplio
intervalo de velocidad-consumo, disponibles en componentes MSI con
tecnologa ECL, TTL y CMOS.
En pequeas aplicaciones o en las que el diseo no justifica el uso de
microprocesadores.
Como circuito de apoyo (tambin llamado de relleno) con microprocesadores, donde los MSI efectan la decodificacin de direcciones, decodificacin de estados, multiplexin de direcciones y datos o funciones
similares.
Los circuitos TTL son los ms antiguos y comunes de los MSI; incluyen la
variacin Schottky de bajo consumo de potencia que apareci a mediados de los
aos setenta.
Lo que empez como un enfoque fragmentado en la gran lucha existente entre
las compaas fabricantes de semiconductores (T.I. tiene la mayor diversidad de
circuitos integrados, Fairchild cuenta con las caractersticas ms consistentes y
mejores, Signetics posee los ms populares, National introdujo la salida de tres
estados y AMD ofrece los mejores parmetros elctricos) concluy en la unificacin
dentro del formato original de T.I. numerados con la serie 7400. El resto tuvo que
sacrificar su codificacin y aceptar el nmero de serie 7400 (5400 para especificaciones de intervalos de temperatura similares) e incluso completar la lnea de la
serie mencionada.
CIRCUITOS LGICOS DE INTEGRACIN A MEDIANA ESCALA (MSI)
105
Los CMOS aparecieron mucho despus y fueron, durante muchos aos, el producto de la RCA especialmente utilizado en aplicaciones militares y aeroespaciales.
Motorala, National y Fairchild la siguieron y tambin se difundi la aplicacin
industrial de los CMOS. La serie de circuitos RCA 4000 no se orient del todo en
sistemas, debido a su inconsistencia de caractersticas de polaridad, funciones singulares combinadas con diferencias paramtricas entre componentes idnticos de varios fabricantes. Sin embargo, se han agregado algunas de las funciones TTL ms
comunes a la familia MSI CMOS, sin que por esto los fabricantes hayan alcanzado
el mismo grado de aceptacin que tienen los circuitos MSI TTL.
Los ECL son menos conocidos. Aun cuando ofrecen mayor velocidad que los
TTL e incluso que los TTL Schottky tienen la desventaja de un reducido margen de
ruido, que demanda un mayor, costo de interconexin y alto consumo de potencia.
Excepto para algunos preescaladores y lazos de amarre por fase, utilizados en todas
las reas de radiocomunicacin, incluso los sintonizadores de TV, los ECL se
emplean slo en instrumentos complejos y en aplicaciones de prueba, dominan el
campo de las mainframes. Motorola es, desde hace mucho tiempo, el principal proveedor de estos circuitos con sus familias MECL I, II y III. La familia MECL
10 000 es la de mayor xito aunque resulta ms lenta que la MECL III, la cual es
mucho ms fcil de emplear.
Fairchild introdujo la lnea 100K con respuestas de fracciones de nanosegundo
para circuitos SSI, MSI y LSI para aplicaciones de velocidad mucho ms alta.
Este captulo describe las aplicaciones MSI-TTL; pero el usuario puede sustituirlos con su equivalente en CMOS-MSI en la mayora de los casos, y con ECLMSI en algunos otros.
3-1 c Nomenclatura y notacin
Primero, unas breves palabras acerca de la nomenclatura y notacin lgicas. Los

circuitos MSI representan un grupo de bloques de funciones incorporadas, y quiz
106

Tabla 3-1 Nomenclatura lgica
Designacin
Significado
1x
Trmino general para designar

las entradas en los circuitos
combinatorios
J,K
S,R
Entrada en los flip-flops JK, SR y

D, en los seguros, registros y
contadores
D
P
Ax , Sx
PE
Ejemplo
Entradas de direccin o seleccin,

con que se escoge una entrada,
salida, direccionamiento de datos,
unin o localizador! de memoria
Habilitar, funcin activa baja

en todos los TTL/MSI
Habilitar en paralelo, se usa un
control de entrada para cargar
sincrnicamente la informacin en
paralelo en un circuito autnomo
su nombre no a barque todas las caractersticas del conjunto. Por lo tanto, es muy
important e dibujar estos bloques de una manera fcilment e interpretable.
La descripcin con que se represent a a compone ntes MSI sigue los estndares
MIL 806B para los smbolos lgicos. Los elementos MSI son representados por un
rect ng ulo co n las compuertas aprop iadas AN D/OR cuando so n necesarias, como
se muestra en la figura 3-1. Un pequeo crculo en la entrada significa que es activa
Baja (Low); es decir, produce la funcin deseada, junto con las otras entradas, si su
voltaje es el menor de los dos niveles lgicos en el sistema. Un crculo a la salida
indica, que cuando la funcin es verdadera, la salida es Baja. Generalmente, las
entradas se encuentran en la parte superior y a la izquierda; las salidas en la base y
a la derecha del smbolo lgico. Una excepcin de lo ant erior es el restablecimiento
107
Tabla 3-1 (continuacin)

Designacin
Significado
MR
Borrado maestro, restablece

asincrnicamente todas las salidas,
anulando todas las otras entradas
cL
Borrar, restablece en cero todas las

salidas pero no anula el resto de
las entradas
CP
Pulsacin de reloj, generalmente una

transicin de Alta-a-Baja-a-Alta.
Un reloj activo en Alta (sin crculo)
indica cambio de salidas en la
transicin de reloj de Alta a Baja.
CE, CEP, CET
Zx. Ox, Fx
Cuenta entradas de habilitar para

los.contadores
Trminos generales que designan

las salidas de los circuitos
combinatorios
QX
Trminos generales que designan las

salidas de los circuitos secuenciales.
TC
Salida de conector terminal (de 1111

para contadores binarios, de 1001 para
los contadores decimales o de 0000
para los contadores de bajada)
A, B
S
Trminos de la suma A
+B
Acarreo de entrada
Acarreo de salida
Cent
Csal
Ejemplo
maestro asincrono (Asynchronous Master Reset), que est en la base y en la esquina

del lado izquierdo en algunos circuitos secuenciales.
Las entradas y salidas estn marcadas con letras mnemotcnicas (Tabla 3-1).
Obsrvese que la funcin activa Baja, etiquetada fuera del smbolo lgico, tiene una
raya sobre las letras y que en el interior del smbolo no la tiene. Cuando varias
108
entradas o salidas emplean la misma letra, se usan subndices para individualizarlas.

Se comienza con el cero y se sigue un orden natural para la descripcin de operacin del componente.
La nomenclatura anterior se aplica en este captulo y puede diferir de la nomenclatura escrita en las hojas de datos (principalmente para los primeros dispositivos de la serie 7400), donde las salidas usan subndices alfabticos o una secuencia
de nmeros que empieza con uno.
3-2 FUNCIONES COMBINATORIAS
Los circuitos MSI pueden clasificarse en combinatorios o secuenciales. En los circuitos combinatorios, la salida es slo una funcin de las condiciones de entrada.
No hay almacenamiento o efectos causados por informacin previa. Los multiplexores, decodificadores y circuitos aritmticos son ejemplos de funciones combinatorias. Los circuitos secuenciales contienen elementos de almacenamiento de datos,
como los seguros o los flip-flops, de modo que sus salidas las determinan no slo
las condiciones de entrada, sino tambin los estados previos. Los seguros, registros,
memorias y contadores son ejemplo de funciones secuenciales.
3-2a Multlplexores
Los multiplexores digitales son elementos combinatorios (sin memoria) controlados

por un selector de direccin, el cual dirige una de las muchas entradas de seal a la
salida. Pueden considerarse como el dispositivo equivalente, con base en semiconductores, de los interruptores de varias posiciones o de los interruptores escalonados (stepping switches).
Los multiplexores se aplican al direccionamiento de datos y la divisin de

tiempo. Tambin pueden generar funciones lgicas complejas, ahorrando rea
de circuito impreso, interconexiones, retardos en la propagacin, disipacin de
potencia, esfuerzo de diseo y costo de componentes.
La tabla 3-5 contiene una lista de los circuitos multiplexores ms conocidos.
Estos componentes pueden reconfigurarse mediante el alambrado en paralelo de las
entradas. El multiplexor 74153 doble de 4 entradas, por ejemplo, puede emplearse
como dos multiplexores independientes, de 2 entradas, al interconectar las entradas
en paralelo (Fig. 3-2).
Direccionamiento de datos Los multiplexores se emplean para dirigir datos
digitales bajo el control de entradas de seleccin de datos. El siguiente ejemplo
ilustra una aplicacin de esta tcnica.
Ejemplo 3-1 Multiplexor para la seleccin del contenido de contadores BCD
Disee un circuito que muestre el contenido de uno de los dos contadores

BCD de varios dgitos, mediante un multiplexor para el direccionamiento
de la informacin.
109
110
Solucin
Una solucin normal se ilustra en la figura 3-3. Este sistema indica el contenido de uno de los dos contadores BCD multidgitos. El multiplexor
74157 selecciona uno de los dos contadores en la siguiente forma: cuando
la lnea de seleccin est en Bajo (Low), el contador 1 se activa y en alto se
elige al dos. La salida del multiplexor se lleva al circuito 9368, que es un
decodificador BCD a 7 segmentos con seguro en las entradas.
El visualizador sigue al contador seleccionado cuando la entrada Habilitar Seguro (latch) se encuentra en nivel Bajo. Cuando esa lnea est en
Alto, los cambios en las entradas no afectan al indicador para mantener la
informacin que se aplic a la transicin de Bajo a Alto en la terminal
Habilitar Seguro. El circuito 9368 se enlaza directamente con el visualizador de diodos emisores de luz en configuracin de ctodo comn.
Bus de datos multipalabras Pueden emplearse cinco circuitos 9309 multiplexores dobles de 4 bits, conectados como se indica en la figura 3-4, para conmutar
2 bits de datos de una de las 16 palabras a un bus de datos de 2 bits de capacidad.
Las direcciones aplicadas a las entradas 50, S1, 53 seleccionan la palabra que se
transferir. Si la palabra es de 12 bits y se transferir a un bus de 12 bits, el circuito
debe repetirse seis veces. Las salidas complementarias del 3909 se utilizan a ambos
niveles para reducir el retardo que se obtendr. (La Z de salida se deriva de la Z de
salida mediante el uso de un inversor y, por lo tanto, se tendr el retardo correspondiente a este circuito.) Una doble inversin de los dos niveles del multiplexor se
auto cancela, de modo que los datos no se invierten.
Figura 3-4 Buses de datos multipalabras.
Multlplexin de tiempo El uso del 74153 o del 74151 permite la multiplexin

de tiempo a un mximo de cuatro u ocho lneas de datos, respectivamente. Al
111
Figura 3-5 Multiplexin de tiempo, (a) Circuito multiplexor de 32 entradas; (6) circuito
multiplexor de 64 entradas.
intercalar estos elementos en cascada en dos o ms niveles, el nmero de entradas

puede incrementarse. El circuito de la figura 3-5 presenta los dos niveles de un
sistema multiplexor dispuesto en cascada, para contar con 32 entradas seleccionables con un retardo aproximadamente de 50 h. Dicho arreglo puede aumentarse a
64 entradas; el circuito 74151 puede utilizarse para controlar la seleccin de datos
de salida. Recurdese que las salidas negativas pueden utilizarse en los dos niveles a
fin de obtener el retardo mencionado. Lo anterior se debe a que la inversin de la
salida negativa genera la salida positiva.
Multiplexor como generador de funciones En la mayor parte de los sistemas
digitales hay reas, generalmente en la seccin de control, donde un nmero de
entradas puede generar una salida de manera altamente irregular. En otras palabras, puede generarse una funcin no comn que no es posible en un circuito MSI.
Cuando se encuentran con este problema, muchos diseadores retornan al
mtodo clsico del diseo lgico mediante las compuertas NAND y NOR: adems,
aplican el lgebra booleana, los mapas de Karnaugh y los diagramas de Veitch para
la minimizacin lgica. Es interesante sealar que con los multiplexores se pueden
simplificar estos diseos.
N
Para N variables de entrada, puede obtenerse un total de 2(2 ) funciones en la
siguiente forma:
112
El circuito 74157, multiplexor cudruple de dos entradas, puede generar

cuatro de las 16 funciones de dos variables.
Los circuitos 74153 y 9309, multiplexores dobles de cuatro entradas,
pueden generar dos de las 256 funciones de tres variables.
Los circuitos 74151 y 74152, multiplexores de ocho entradas, pueden
generar una de las 65 536 funciones de cuatro variables.
El 74150, multiplexor de 16 entradas, puede generar una de las ms de
4 000 millones de funciones de cinco variables.
Si una funcin tiene cierta regularidad, con unas pocas compuertas NAND, NOR,
OR, XOR y NOT se obtienen soluciones econmicas. Sin embargo, para funciones
aleatorias, el empleo de multiplexores es ms econmico y, ciertamente, ms compacto, flexible y fcil de disear.
La generacin de funciones con multiplexores se explica mejor con ejemplos.
Tal es el caso del multiplexor 74151 de ocho entradas que se muestra en la figura 3-6a, que puede generar una funcin de tres variables. La funcin deseada se
Figura 3-6 Multiplexores como generadores de funciones, (a) Funcin de tres variables por
medio del circuito 74151. (b) Funcin de tres variables por medio del circuito 9309. (c) Funcin de cuatro variables mediante el circuito 74151. (d) Funcin de cinco variables por medio
del circuito 74150.
113
escribe como una tabla de verdad donde las variables A, B, y C se aplican a las entradas de seleccin So, S1, S2, mientras que las ocho entradas se conectan a los
niveles Alto o Bajo, de acuerdo con lo indicado por la tabla de verdad. ste mtodo
es simple pero ineficiente. La mitad de un multiplexor doble de cuatro entradas,
como el 74153 o el 9309, puede generar la misma funcin. Con este fin, la tabla de
verdad se divide en cuatro secciones, como a continuacin se indica. Cada seccin
tiene las entradas A y B como constantes, pero la salida F debe mostrar una de las
cuatro caractersticas siguientes:
Bajo para ambos cdigos de entradas independientes de C

Alto para ambos cdigos de entradas independientes de C
Idntico a C
Idntico a C
Por tanto, la funcin puede desarrollarse con un multiplexor de cuatro entradas

(Fig. 3-6b), al emplear las variables de entradas A y B para la seleccin So y S1 y
llevar la entrada correspondiente a una de las cuatro seales: Alto, Bajo o a las
variables C o C. La otra mitad del multiplexor puede emplearse a fin de generar
otra funcin de las variables A, B y una tercera que no necesariamente sea C.
Cabe aplicar el mismo razonamiento a una funcin de cuatro variables como se
indica en la figura 3-6c. Un multiplexor de 8 entradas, como el 74151, puede generar cualquiera de las 65 536 (216) posibles funciones de cuatro variables A, B, C y D.
Un multiplexor de 16 entradas como el 74150 (Fig. 3-6d), puede generar cualquiera de las ms de 4000 millones (232) funciones posibles de cinco variables A, B,
C, D y E.
Comparador de posiciones Algunas veces es necesario comparar un estado
codificado con uno real proporcionado por un conmutador de multiposicin. Por
ejemplo, un cdigo de 3 bits puede utilizarse para representar una de las 8 posibles
posiciones de conmutacin. ste se compara con el valor del conmutador de 8 posiciones y se genera una seal de salida para indicar la igualdad. Una forma de
lograr esto es llevar las salidas del conmutador a un codificador de prioridad con
objeto de generar el cdigo de 3 bits correspondiente a la posicin del mismo. ste
puede compararse con el cdigo de entrada mediante el comparador de identidad.
En la figura 3-7, se alcanza el mismo resultado por medio de un solo multiplexor de ocho terminales de entrada (74151); el cdigo de entrada se utiliza para
direccionar las entradas, y las salidas del conmutador son los datos de entrada al
multiplexor. Dado que la terminal comn del conmutador se encuentra a nivel de
tierra, las correspondientes seales de entrada multiplexadas para cualquier posicin
del conmutador se encuentran al mismo nivel (tierra). El cdigo de entrada seleccionado para una posicin en particular y la salida multiplexada indican si la
entrada correspondiente se encuentra al nivel de tierra o abierta. Las resistencias de
carga en las salidas del conmutador se recomiendan para mejorar la caracterstica
de inmunidad al ruido; sin embargo, se omiten en la figura por motivos de claridad.
114
Aunque la entrada Habilitar del multiplexor se indica como aterrizada, en la prctica puede usarse para controlar la salida.
Detector de un patrn X de Y La deteccin de un nmero o grupo especfico
de una de las muchas entradas es un problema comn de diseo. Lo dicho ocurre
particularmente con cdigos de correccin de error y cuando la lectura de los datos
se hace en paralelo a partir de los sistemas digitales de cinta de varias pistas o de
disco. El diseo directo que minimiza el nmero de compuertas es, generalmente,
complejo e ineficiente. Emplear multiplexores o sumadoras puede simplificar tales
diseos hasta cierto punto, pero el diseo ms eficiente en cuanto a costos emplea
una combinacin de ambos.
La fgura 3-8 ilustra el empleo de sumadores completos que permiten reducir
el nmero de entradas a cuatro variables; entonces se emplea un multiplexor de
ocho entradas para generar cualquier funcin de las cuatro variables antes mencionadas. El resultado es una salida Alta para un nmero o grupo especficos de salidas Altas.
La figura 3-8a ilustra dos circuitos MSI, como el 9304 y el 75151, que pueden
generar una salida Alta cuando tres (y slo tres) de las seis entradas son Altas.
En la fgura 3-86 se observa que tres circuitos MSI pueden generar una salida
Alta cuando tres, cuatro, cinco o seis de ocho entradas son Altas.
Esta combinacin de sumadores y multiplexores reduce considerablemente la
cantidad de circuitera, por lo menos a ms de la mitad de lo que se requerira con
los mtodos tradicionales. Como ganancia adicional, estos circuitos facilitan la programacin para detectar patrones diferentes.
Conversin de siete segmentos a BCD Tambin se emplean los multiplexores
para efectuar la conversin de cdigos. Los siguientes ejemplos ilustran una solucin para efectuar la conversin.
115
Figura 3-8 Detector de un patrn X de Y. (a) Detector tres de seis. (>) Detector tres, cuatro,
cinco o seis de ocho.
Ejemplo 3-2 Un convertidor simple, rpido y econmico
de siete segmentos a BCD
Un circuito integrado MOS de calculadora ofrece capacidad de lgica refinada y funciones aritmticas hasta de 24 dgitos BCD de almacenamiento,
y proporciona salidas para un visualizador numrico multiplexado. Debido
a las anteriores caractersticas y al bajsimo costo, el empleo de este circuito
integrado ha rebasado la aplicacin original. Por ejemplo, aparece en los
controles digitales de recoleccin de datos y en los sistemas de conversin
de los mismos. En esta aplicacin un formato de salida, codificado a siete
segmentos, es intil a menudo y debe convertirse de nuevo en BCD. Se
desea un circuito capaz de realizar lo anterior.
Solucin
Se han propuesto diferentes aproximaciones para efectuar esta conversin, las
cuales no necesariamente son complicadas y costosas.
El circuito de la figura 3-9 emplea menos de tres circuitos integrados
para convertir la seal de entrada codificada en siete segmentos a salida
BCD. Las salidas activas Altas y Bajas se encuentran simultneamente disponibles; se genera un cero cuando los siete segmentos estn en blanco. La
116
Figura 3-9 Convertidor simple, rpido y econmico de siete segmentos a BCD. (a) Entradas
activas Altas de los segmentos, (b) Entradas activas bajas de los segmentos.
simplicidad de esta aproximacin es producto de un anlisis cuidadoso de
entradas redundantes. Slo se requieren cinco de los siete segmentos para
definir un carcter e incluso para lograr los diferentes estilos de los nmeros 6 y 9 que se emplean en las calculadoras.
Se emplean dos multiplexores dobles de cuatro entradas (9309) con
salidas verdadera y complementaria para codificar la entrada de siete segmentos y requerir una sola compuerta adicional. El circuito de la figura
117
3-9a acepta entradas activas. Altas (lgica positiva) cuando VCM es mayor
que + 2.4 V para un segmento activo. Si el voltaje Vent es ms negativo que
+ 0.4 V y tiene capacidad de drenar la corriente del circuito TTL, equivale
a un segmento inactivo. El circuito de la figura 3-9> acepta seales activas
Bajas.
3-2b Decodificadores
Hay dos categoras de decodificadores: los lgicos y los controladores de visualizadores. Los decodificadores lgicos son elementos MSI controlados por una direccin. Seleccionan y activan una salida en particular por medio de una direccin.
Los decodificadores para visualizadores y sus controladores generan un cdigo
numrico, como el de siete segmentos, y proporcionan los cdigos para controlar el
visualizador directamente.
Aqu se estudian los decodificadores lgicos. Estos se encuentran en muchas
configuraciones y se emplean ampliamente en las estructuras de direccionamiento
de los sistemas de memoria. Tambin se utilizan en el direccionamiento de datos o de
pulsos de reloj, en el demultiplexaje, y pueden actuar como generadores de minitrminos en un sistema de control lgico o aleatorio.
Direccionamiento de memorias El uso ms comn del decodificador doble de
dos a cuatro 74139 es la decodificacin lgica y direccionamiento de memoria. Lo
anterior se ilustra en la figura 3-10, donde el decodificador proporciona la decodifiEntrada de datos
o o
118
119
cacin adicional necesaria para direccionar una palabra en una memoria semiconductora de 64 palabras. Se utiliza un decodificador 1 de 4 para decodificar los 2 bits
ms significativos de la direccin de memoria, y a fin de habilitar las unidades de
memoria adecuadas. Los cuatro bits menos significativos se decodifican en la memoria (3101A, 93403, 74189 o 27S02). La alta capacidad de abanico de salida (fanout) del 74139 le permite manejar 10 unidades de memoria con una longitud de
palabra de 40 bits, sin necesidad de buffers adicionales.
Decodlflcador 1 de 64 El 74139 se puede emplear para construir un decodificador 1 de 64 a partir de cuatro decodificadores 74154, 1 de 16. Cada uno de los
cuatro decodificadores 74154 mostrados en la figura 3-11 se selecciona mediante
una de las salidas del decodificador 74139. As pues, los dos bits ms significativos
son decodificados por el decodificador 1 de 4 y se utilizan para seleccionar el decodificador 74154 adecuado. El habilitador AND doble del 74154 permite emplear un
Habilitador para seleccionar y otro para sondear. Es preferible enmarcar los cambios de direccin del decodificador en el ltimo nivel para lograr altas velocidades
de conmutador en la terminal Habilitar.
Generador de reloj de cuatro fases La demultiplexin de reloj para generacin
y distribucin de reloj se lleva a cabo fcilmente con el 74139. La figura 3-12 muestra un generador de reloj de cuatro fases que produce pulsos de reloj no traslapados
para circuitos TTL o para manejar circuitos MOS por medio de interfaces. Obsrvese que la terminal Habilitar se utiliza como entrada de reloj, eliminando parpadeos mediante cambios de direccin que se presentan cuando los flip-flops, registros
o contadores cambian de estado en el flanco de subida del pulso de reloj.
Generador de funciones Cada mitad del 74139 genera los cuatro minitrminos
de dos variables. Estos son tiles en algunas aplicaciones; reemplazan funciones
Figura 3-12 Generador de reloj de cuatro fases.
120
lgicas y, por lo tanto, reducen el nmero de circuitos integrados requeridos en la

red lgica. La figura 3-13 muestra las funciones de compuerta que puede reemplazar el 74139, junto con un circuito de complemento a nueves que las utiliza.
Conmutador codificador Los siguientes ejemplos ilustran cmo se utiliza un
multiplexor para reducir al mnimo la complejidad de un circuito.
Ejemplo 3-3 Codificador de interruptor rotatorio
El uso de interruptores rotatorios se generaliza poco a poco para la programacin remota de contadores, visualizadores, sistemas de control industrial,
etc. A fin de reducir el nmero de interconexiones entre los interruptores y
el destino, se recomiendan tcnicas de multiplexin. Diez interruptores rotatorios de diez posiciones con salida BCD sin multiplexar podran requerir
ms de 40 interconexiones, mientras que con un sistema de multiplexin se
necesitan menos de 20. Por ello es preferible esta solucin.
Solucin
El mtodo ordinario de multiplexin utiliza interruptores rotatorios BCD

(o cualquier cdigo de 4 bits), cada uno con un diodo en serie con las
cuatro salidas. stos se conectan a cuatro lneas paralelas de un bus que
van a la salida del sistema. El brazo central de cada interruptor se selecciona de un decodificador. Dado que un conmutador genera cdigo, semejante a un sistema, ordinario, se requieren diferentes interruptores rotatorios para cdigos diferentes, alguno de los cuales son considerablemente
ms costosos que otros; por ejemplo, el de complemento a nueves.
122
El sistema de la figura 3-14 no necesita diodos y utiliza interruptores de

bajo costo de un solo polo y diez posiciones. Las diez salidas se llevan a un
simple codificador que genera el cdigo necesario; el esquema muestra el
formato BCD, pero el complemento a nueves es igualmente simple.
El brazo central de cada interruptor se direcciona por separado mediante la salida activa Baja del decodificador de colector abierto 9302. Nueve
resistencias de carga a las entradas del decodificador aseguran suficiente
inmunidad al ruido. Las salidas decodificadas de colector abierto son necesarias, dado que dos o ms interruptores pueden estar en la misma posicin
y, por tanto, interconectar varias salidas del decodificador. La direccin
aplicada al decodificador determina cul interruptor est direccionado; esta
123
posicin aparece en las salidas de las cuatro compuertas NAND. Este sistema utiliza pocas partes, todas ellas, y menos puntos de soldadura que un
sistema comn, por lo cual aumenta su confiabilidad.
Demultiplexln de datos El decodificador 74154 de la figura 3-15a puede seleccionar una salida especifica mediante el control d una direccin, y es factible aprovechar la terminal Habilitar activa Baja como la entrada de datos para dirigirlos a
una salida especfica por medio del control de las entradas de direcciones. Si la
configuracin de direccin selecciona la salida cero, sta ir a Bajo si la entrada
Habilitar de la compuerta AND est activa, e ir a Alto si est inactiva. Por lo
tanto, cuando se introducen los datos en alguna entrada de la compuerta activa
Baja AND, sta se conmuta a la salida bajo el control de la seal de sondeo presente en la otra entrada de la compuerta AND. Por ello, el decodificador cumplir
la funcin de demultiplexin. Recurdese que todas las salidas no seleccionadas
estn en Alto.
Demultiplexin de reloj Son factibles muchas aplicaciones de este principio de
multiplexin, y la figura 3-15> ilustra el decodificador 74154 como demultiplexor
de reloj. Controlado por las direcciones, el reloj se dirige al registro o al contador
apropiado. Si la direccin del decodificador cambia despus de la transicin de
Bajo a Alto del reloj, no habr parpadeos ni picos en las salidas no seleccionadas.
3-2c Codificadores
Los codificadores son circuitos con muchas

entradas que tienen la capacidad de generar la
direccin de la entrada activa. Si el diseo de un
sistema garantiza que slo se active una entrada
del codificador, la lgica de ste es muy simple y
puede instrumentarse con compuertas (vase Fig.
3-16).
Si pueden activarse varias entradas a la
Figura 3-16 Codificacin con compuertas
vez, un codificador simple podr generar
la funcin OR lgica de estas direcciones, la
cual es probablemente indeseable (por ejemplo, las entradas dos y cuatro activas
podran generar la direccin seis).
Los codificadores con prioridad generan la direccin de la entrada activa con
alta prioridad, la cual est preasignada de acuerdo con la posicin de las entradas.
El circuito 74148, codificador de 8 entradas con prioridad (vase Fig. 3-17), es
un elemento de fines mltiples que se utiliza en una amplia variedad de aplicaciones, como los cdigos de prioridad, control prioritario, codificacin decimal o binaria, conversin de cdigos, conversin analgica a digital o digital a analgica. Un
codificador con prioridad puede volver ms flexible un sistema de cmputo al agregar al hardware capacidades de interrupcin prioritaria, de alta velocidad.
124
Figura 3-17 El codificador 74148 con prioridad.

El 74148 proporciona una salida de 3 bits codificada en binario que representa
la posicin de la entrada de mayor orden; tambin cuenta con una salida que indica
la presencia de cualquier entrada. Esto se puede generalizar fcilmente a varias
entradas y salidas a fin de suministrar codificacin prioritaria a muchos bits.
El 74148 acepta ocho entradas activas Bajas y produce un cdigo de salida
binario de 3 bits cuyo peso representa la posicin de la entrada activa de orden ms
alto. Por lo tanto, cuando dos o ms entradas estn simultneamente activas, se
codifica la entrada de mayor prioridad y se ignoran las otras. Adems, todas las
entradas son controladas por una lgica OR que permite proporcionar una seal de
grupo que indique la presencia de cualquier seal de entrada Baja. Esta seal
de grupo es Baja cuando cualquier entrada tambin es Baja y el codificador est
habilitado.
El circuito 74147 tiene nueve entradas, pero faltan las entradas "cero" y Habilitar, as como las salidas seleccin de grupo y Habilitar requeridas en la mayor parte
de las aplicaciones.
Codificador con prioridad lineal La red de codificacin lineal de la figura 3-18
acepta ocho entradas activas Bajas y produce una sola salida activa Baja acorde a
la entrada de mayor orden. La red consta de un circuito 74148 para establecer la
direccin de la entrada de mayor orden y un 7442A que decodifca esta direccin y
activa la salida apropiada. Este mtodo reduce el tamao de la red considerablemente mucho ms que las redes discretas de prioridad lineal; y adems, permite
ampliarla mediante la simple adicin de ms codificadores y decodificadores. Una
red de codificacin de 16 entradas necesita slo dos circuitos 74148, un decodifcador 1 de 16 (74154) y una compuerta.
Conversin digital/analgica mediante multiplicadores de relacin Aunque la
conversin digital/analgica se realiza normalmente utilizando circuitos integrados
diseados para este propsito, tambin puede efectuarse por medio de multiplicadores de relacin. Los dos siguientes ejemplos ilustran esta tcnica, donde es utilizado el 74148 como codificador con prioridad.
Ejemplo 3-4 Conversin digital/analgica con un multiplicador
de relacin binaria
El 74148 puede emplearse en la conversin digital/analgica. En esta tcnica se utiliza un multiplicador de relacin y se integra la salida del mismo.
Este mtodo es muy econmico para efectuar conversiones D/A mltiples,
dado que cada canal adicional de conversin necesita slo un multiplexor y
un integrador.
Solucin
En el convertidor de la figura 3-19, los 8 bits del dato binario son "muestreados" (multiplicacin de relacin) durante el desarrollo de los 256 periodos de reloj para convertirlos en un formato PDM, y esta seal se lleva a
un integrador para producir una salida analgica. La entrada digital cada 8
bits es muestreada en forma independiente por un multiplexor de ocho
entradas. El 74148 proporciona un cdigo de secuencia a cada multiplexor
de modo que la entrada binaria ms significativa es muestreada por el 50%
del ciclo de conteo, a continuacin la siguiente entrada ms significativa es
muestreada por el 25% del ciclo y as sucesivamente. Esta muestra poseer
los diferentes pesos inherentes del cdigo binario.
126
El convertidor que aparece en la figura 3-19 genera una seal PDM bien entrelazada con un ancho de banda angosto e integrable con facilidad. La salida puede
seguir los datos digitales de entrada mucho ms rpido que el circuito alternativo
mostrado en la insercin de la misma fgura (convertidor modifcado). La salida del
convertidor modifcado no est bien entrelazada y, por lo tanto, genera una seal
PDM con un ancho de banda amplio. Lo anterior requiere una constante de tiempo
127
de integracin grande; pero sta slo tiene un mximo de ocho cambios lgicos por
ciclo de conversin (vs. 256 cambios) y resulta menos sensible al retardo de conmutacin, tiempos de subida y bajada, etctera.
A velocidades altas, el retardo en la prioridad de conmutacin en el codificador
y el multiplexor introduce errores en la salida PDM. El uso de un flip-flop tipo D como resincronizador en cada salida del multiplexor permite eliminar estos retardos en
cascada. La velocidad mxima de pulsos de reloj debe permanecer el tiempo suficiente despus de la transicin del contador para dar margen al retardo de propagacin en el codificador con prioridad y el multiplexor. La salida del multiplexor
puede integrarse o enviarse a un componente que efecte esta funcin, como medidores, selenoides o motores.
Para cada canal adicional se requiere un multiplexor y un integrador. Si se
desea aumentar la conversin a ms bits, debern aumentarse el contador, el codificador con prioridad y el multiplexor. Por ejemplo, un convertidor de 16 bits necesita un contador, un decodificador con prioridad y un multiplexor del mismo
nmero de bits. Como ya se dijo, cada canal adicional necesita un multiplexor y un
integrador.
Ejemplo 3-5 Conversin decimal digital/analgica mediante un
multiplicador de relacin BCD
La conversin del cdigo BCD 8421 en seal analgica se parece a la conversin binaria. Se mantienen las ventajas de la conversin binaria D/A y
slo se necesita aadir una compuerta por canal. El circuito adicional sirve
para manipular ligeramente la entrada de datos BCD, de modo que se
efecte el muestreo correcto.
Solucin
En el convertidor de dos dgitos BCD D/A o los multiplicadores de relacin mostrados en la figura 3-20, la conversin completa ocurre cada 100
pulsos de reloj. El dgito ms significativo es muestreado el 90% de tiempo
y 10% el menos significativo. Para obtener el peso correcto, las entradas A1,
A2, A4 se muestrean, respectivamente, durante uno, dos y cuatro tiempos de
muestreo. La entrada A8 se muestrea dos tiempos; adems, el estado OR se
mantiene con las entradas A4 y A2 Por lo tanto, si la entrada A8 es uno, la
salida es Alta para ocho pulsos de reloj. La seal PDM se lleva a un circuito integrador para producir una salida analgica. Los dos convertidores
decimales, mostrados en la figura, difieren en la misma forma que los convertidores de la figura 3-19. El primer convertidor produce una seal bien
entrelazada, mientras que el segundo tiene pocas transiciones por ciclo de
conversin.
Codificadores de teclado Se ha incrementado la popularidad de los teclados
como el elemento de entrada para los sistemas digitales, a menudo como sustitutos
129
de los bancos de conmutadores rotatorios o botones de presin. Generalmente, slo

se activa un botn a la vez. La direccin de un botn activado puede codificarse y
transmitirse al sistema digital por medio de pocos conductores.
El diseo de un codificador para un teclado ASCII es bien conocido, principalmente desde que varios fabricantes de semiconductores venden codificadores de
teclado MOS/LSI ajustados a las exigencias de estos teclados. Para los teclados ms
pequeos, los circuitos de integracin a gran escala (LSI) representan un elevado
costo y son poco flexibles. Por lo tanto, parece muy conveniente aprovechar diseos ms econmicos mediante, teclados pequeos con 10 a 64 botones los cuales
codifican las seales de las teclas cdigo binario y proporcionan la interfase adecuada al sistema digital.
El diseo de un codificador de teclado debe reunir los siguientes requisitos:
Presin de teclas, esencialmente asncrona, que ocurran a una razn
(veces/seg) muy limitada (menos de 10 por segundo), pero que pueda
cambiar en cualquier momento.
Rebote del contacto mecnico cuando ste se efecta.
Presin secuencia de dos teclas que resulta al oprimir la segunda (rollover) antes de que la primera se desactive.
Codificador de diez teclas por medio de compuertas
La alternativa ms simple, pero no la mejor, para-la codificacin de teclados es

emplear compuertas TTL NAND que necesitan el cierre de los contactos a tierra.
Esto conduce a elaborar un diseo semejante al que se muestra en la figura 3-21,
aun cuando no es recomendable por las siguientes razones:
No distingue entre "todos los contactos abiertos" y "la tecla de cero
presionada".
Genera un cdigo de salida errneo si se oprime ms de una tecla.
130
Rebote difcil de eliminar.

Requiere muchos resistores de carga de entrada.
El conteo de partes se vuelve prohibitivo para ms de 16 contactos.
El diseo de la figura 3-22 elimina la primera de estas desventajas al generar
una seal de salida activa Baja (direccin). Entonces, la condicin de "todos los
contactos abiertos" genera una salida "toda Baja" equivalente al nmero binario 15
y, por lo tanto, diferente de "cero". Subsisten todas las otras desventajas, por lo
que este circuito sirve hasta un mximo de 15 teclas.
Codificador de diez teclas con el 74148
La figura 3-23 ilustra cmo codificar 10 teclas por medio del circuito 74148 como
codificador con prioridad, ms una compuerta. Una compuerta NAND de dos
entradas desactiva el circuito integrado cuando los contactos k8 o K9 se encuentran
cerrados; se emplea para producir el cdigo de salida A3. Cuando los contactos k8
K9 no estn cerrados, el codificador est habilitado y codifica las entradas I0I7.
Este codificador decimal tiene sus salidas activas Altas, que representan la entrada
de mayor orden. Sin embargo, al introducir dos inversoras en las lneas Ao y A3 en
lugar de A1 y A2, se obtienen salidas activas Bajas.
La terminal Salida Habilitada (EO: Enable Output) es Baja si ninguna tecla est
activada. Si se oprime ms de una tecla, slo se codifica la correspondiente al
nmero mayor. Lo anterior no es conveniente en el sistema de tecleo sucesivo
(roll-over) de 2 teclas, pues se puede dar la generacin de cdigos errneos. No se
olvide que los cdigos de salidas errneos pueden generarse durante algunos nano-
131
segundos tras oprimir cualquier tecla. Sin embargo, este circuito es mejor que la
configuracin de compuertas, aunque sigue siendo difcil analizar el rebote; adems
requiere resistencias de carga para todas las entradas y su costo las hace prohibitivas si se trata de ms de 16 teclas. Para resolver estos problemas de manera econmica y confiable, lo mejor es abandonar estas ideas combinatorias y aplicar el
mtodo de barrido secuencial. ste alarga el tiempo de respuesta de nanosegundos
a milisegundos, lo cual generalmente es aceptable.
Codificador simple de barrido de 10 teclas
El codificador de barrido de la figura 3-24 consta de un contador, decodificador,

contactos y un oscilador controlado. Cuando todas las teclas se encuentran abiertas, el oscilador trabaja libremente a una frecuencia cercana a 1 kHz, causa el
conteo en mdulo 10 y activa las salidas de colector abierto, una despus de otra,
del decodificador 9302, 1 de 10. Los contactos de las 10 teclas se encuentran conectados a las salidas del decodificador y su terminal comn es llevada al nivel Vcc por
medio de un resistor de 1 k.
132
Al presionar cualquier tecla, la terminal comn es llevada a un nivel cercano a

tierra tan pronto el estado del contador sea, idntico al nmero de la tecla oprimida.
Esto hace que el oscilador se detenga con un nivel Bajo en la entrada de reloj de la
dcada contadora 7490. La constante de tiempo del oscilador proporciona cierta
proteccin al rebote; sin embargo, en circunstancias desfavorables, el contador
puede completar otro ciclo antes de ser detenido. Una seal de salida Baja en la
lnea de cdigo vlido indica que la salida del contador corresponde al nmero del
botn presionado.
La proteccin contra el tecleo sucesivo (rollover) es inherente a este diseo. Si se
oprime una segunda tecla mientras el contador est todava asegurado en el primer
uno, se ignora la segunda hasta que la primera sea liberada y el contador alcance a
la otra activada. Si simultneamente se presionan dos o ms teclas dentro de un
periodo de 10 ms o si otras dos teclas son presionadas mientras la primera est
todava abajo, el sistema no puede resolver la secuencia de entrada aun cuando
puede continuar la produccin de cdigos vlidos.
ste codificador simple de barrido requiere adiciones externas para obviar la
falta de iluminacin total del rebote y la dificultad para distinguir entre el rebote de
una tecla y la entrada reiterada de la misma tecla. A fin de resolver estos problemas, puede agregarse un circuito monoestable redisparable, de modo que pueda
distinguir entre periodos largos y cortos (Fg. 3-25).
Mientras todas las teclas se encuentren arriba, los pulsos de reloj redisparan
constantemente al monoestable. Cuando se oprime una tecla y el oscilador se
detiene, el monoestable queda fuera de accin. Un nivel Alto en la salida Q (vlido)
indica que la salida del contador corresponde a la tecla presionada. Cuando se
libera la tecla, el flanco de subida del primer pulso de reloj dispara al circuito
monoestable y termina la seal de validez medio periodo de reloj antes del cambio
de estado del contador. Esto evita una salida ambigua.
Algunos sistemas digitales necesitan un pulso, no un flanco, para la admisin
de datos; esto puede generarse al reemplazar el circuito monoestable 9601 representado en la figura 3-25 por monoestable doble 9602 (Fig. 3-26).
Codificadores de barrido de teclado para 16 o ms teclas
Durante el diseo simple de barrido de 10 teclas, puede ampliarse para 16, o incluso
ms teclas, si se agrega una etapa contadora y un decodificador, por medio del 9302
como decodificador 1 de 10 o como 1 de 8 con la entrada A como entrada Habilitar
activa Baja. Este diseo con el concepto de "fuerza bruta" no es recomendable para
ms de 16 teclas, puesto que un codificador de matriz de barrido necesita pocas
partes y el nmero de conductores necesarios es significativamente menor. Las figuras 3-27 y 3-28 ilustran, respectivamente, un codificador con una matriz de 8 X 2
para 16 teclas y una matriz codificadora de 8 X 8 para 64 teclas. Debe observarse
que estos circuitos no necesitan diodos en las intersecciones de la matriz, ya que no
pueden operarse ms de una o dos teclas simultneamente. Si se activan tres o ms
se genera un cdigo error; sin embargo, ste no es vlido porque el sistema no
puede resolver la secuencia en la cual se activaron los botones.
133
Figura 3-25 Circuito de barrido con monoestable.

Dilogo con la computadora
Algunos sistemas digitales (computadoras) necesitan una interfase ms refinada entre

el codificador de teclado (perifrico) y la unidad de procesamiento (CPU); la figura
3-29 ilustra uno de los posibles diseos. Cuando se detecta una tecla y el rebote ha
terminado, se desactiva el monoestable y se activan los flip-flops disparables por
flanco. sto genera una seal de "listo" para la computadora y evita el avance del
barrido, aunque se libere la tecla, hasta que la computadora registre la recepcin de
datos mediante un pulso de sondeo que restablece el flip-flop de "listo".
3-2d Operadores
El trmino "operadores" describe una amplia categora de dispositivos combinatorios (sin memoria) que efectan operaciones lgicas: AND, OR, XOR, inversores y
134
operaciones aritmticas, como suma, resta, multiplicacin, divisin y comparacin

de magnitudes de dos operandos o el generador/verificador del bit de paridad.
Dado que los operadores se emplean en la parte central de los sistemas digitales,
tienen una fuerte influencia en su diseo y arquitectura. Es muy importante investigar cuan grande es el nmero de dispositivos alternativos antes de escoger un diseo del sistema. Estos dispositivos representan un compromiso de velocidad, costo,
136
Respuesta
Figura 3-29 Dilogo con la computadora.

nmero de partes y complejidad de conexin. Los siguientes puntos son algunas de
las principales consideraciones que deben tenerse en cuenta:
Velocidad. Los sistemas lentos normalmente requieren componentes de
bajo costo y son menos sensibles al ruido. El diseador deber siempre
tratar de aprovechar todo el tiempo disponible; quizs haciendo la transicin a la arquitectura serial o al incremento de contadores, etctera.
Cdigos. El cdigo aritmtico binario es ms simple que el decimal. Los
cdigos BCD y exceso 3 son ms adecuados para las operaciones decimales. Los cdigos especiales (BCD y Gray con exceso 3) requieren una
conversin ms amplia antes de emplearse en operaciones aritmticas.
Nmeros negativos. Para la suma y resta, los nmeros negativos se representan mejor como complementos a unos o doses en notacin binaria, o
a nueves o dieces en notacin decimal. Es ms fcil generar el complemento a unos o nueves; sin embargo, el complemento a doses o dieces,
permite una mayor y ms veloz simplificacin aritmtica. Para la multi
plicacin y divisin, as como para la comunicacin con el usuario (en
trada/salida), los nmeros negativos se representan mejor en forma de
signo y magnitud.
137
Diversidad de aplicaciones. Cuando deben efectuarse varias operaciones

diferentes, se requiere una unidad aritmtica y lgica (ALU) bien diseada para ejecutarlas en secuencia. Por ejemplo, una unidad aritmtica
y lgica puede contar mediante el incremento o decremento de un registro, o puede utilizarse para controlar el multiplexor de un visualizador,
etctera.
Confusin de terminales Las seales utilizadas en los sistemas digitales se describen en diferente forma y, algunas veces, en trminos confusos. Una seal lgica
puede ser activa (= Verdadera) o no activa (no Verdadera = Falsa). En otras palabras, los circuitos digitales estn definidos por niveles de voltaje que pueden ser
Altos (ms positivo) o Bajos (menos positivo o ms negativo). Cualquiera de estos
niveles pueden considerarse como activos (Verdadero), por lo que el nivel opuesto
es no activo (Falso).
El estndar militar 806 ha establecido una simbologa clara: el nivel Alto se
considera activo, a menos que un pequeo crculo a la entrada o salida describa la
opcin opuesta (Bajo = Activo).
En circuitos no aritmticos, el smbolo "0" y el "1" son innecesarios y confusos, que algunas personas piensan que el 1 significa un nivel Alto, mientras otras
piensan que es una seal Activa (Verdadera) y otros consideran que stos pueden
significar Activo y Alto.
Por lo tanto, en este captulo generalmente no es utiliza ni el "0" ni el "1",
pero s se emplearn los trminos "Activo" y "No Activo" para la descripcin del
sistema, y de H (Alto) y L (Bajo) para el circuito y las tablas de verdad.
En sistemas aritmticas (binarios y BCD), los trminos cero y uno son inevitables debido a su significado matemtico. Estos dgitos tendrn que relacionarse con
los trminos lgicos en forma congruente e inequvoca.
1 Aritmtico = Activo = Verdadero
0 Aritmtico = No Activo = no Verdadero = Falso
Las reglas del estndar militar 806B sirven para describir cundo un nivel Alto
significa uno (activo Alto) o cundo un nivel Bajo significa un uno (activo Bajo, con
un pequeo crculo a la entrada o salida del smbolo lgico).
Funciones de sumadores Un sumador completo produce las salidas de suma y
acarreo en funcin de las tres entradas A, B y C. La tabla de verdad central de
figura 3-30 describe las funciones elctricas en trminos de alto (H) y bajo (L). Las
dos tablas de verdad lgicas y los dos smbolos lgicos describen el circuito en
trminos de los niveles activos Alto o Bajo. Cualquier red lgica que efecte la suma
o resta binaria puede describirse en trminos de activo Alto o activo Bajo a las
entradas o salidas de la misma.
Tal equivalencia es una caracterstica bsica de la estructura del sumador y es
cierta independientemente del nmero de bits y el mtodo de propagacin del
acarreo. Lo anterior se aplica tanto a un solo sumador completo como a un complejo sistema de ALU.
138
Figura 3-30 Funciones elctricas de sumadores.
Propagacin de acarreo en sumador binario paralelo Los sistemas digitales

de alta velocidad efectan la suma y resta de palabras en paralelo con un ancho de 8 a
64 bits. El resultado de efectuar estas operaciones en cualquier posicin de bits
depende no slo de los 2 bits que operan en esta posicin, sino tambin del bit
menos significativo (LSB). Ms especficamente, el resultado depende del acarreo
desde las posiciones del bit menos significativo.
Acarreo en cascada
En un esquema simple, cada posicin recibe una entrada de acarreo desde la posicin menos significativa y pasa un acarreo a la posicin ms significativa. Esto
determina que el retardo, en el peor caso, para la suma de dos nmeros de n bits sea
n-1 retardos de acarreo ms un retardo de suma. Esta tcnica se aplica con los
sumadores simples, como el 9304 y el 7483 que son sumadores con acarreo en
cascada de 4 bits. Ocupan un mnimo de hardware, pero son relativamente lentos.
Bsqueda de acarreo anticipada1 Las sumas y restas pueden efectuarse con ms
rapidez si se aplica ms lgica en cada posicin de bit, a fin de anticipar el acarreo
en esa posicin en lugar de esperar a que ocurra el acarreo a travs de todas las
posiciones menores. La construccin de un sumador con anticipacin de acarreo se
llama "sumador con propagacin al frente". Esta tcnica se explica a continuacin:
El acarreo en la posicin 0 es Co
El acarreo en la posicin 1 es C 1 = A o B 0 + C0 (A a + B o )
El acarreo en l a posici n 2 es C2 = A,B 1 + C1 (A, + B 1 )
1
El texto que est en tipo menor est tomado de Fairchild TTL Applications Handbook.
Si las funciones auxiliares & y V se definen como:

& i = A B,
v i = Ai + B,
Entonces, las ecuaciones del acarreo sern:

C 1 = & 0 + v0 c 0
C 2 = & 1 + V1 ( & o + V 0 C 0 )
C 3 = & 2 + V2 ( &1 + V 1 & 0 + V 1 V 0 C 0 )
o, en trminos generales:
c i + 1 = & i + V i & i- 1 + V i V i- 1 & i_ 2 + V iV i - 1 V i - 2 & i - 3 +
El acarreo anticipado para cualquier posicin puede generarse en dos retardos

de compuerta (se cuenta AND/OR/NOT como un retardo de compuerta), un retardo de
compuerta para generar todas las funciones & y V, y un segundo retardo de compuerta
para generar el acarreo anticipado. Las salidas de sumas y restas se generan en un
retardo adicional para un total de tres retardos de compuerta, independientes de la longitud de la palabra. Las funciones auxiliares & y V pueden interpretarse como:
& = Generacin de acarreo AB genera un acarreo, independientemente de cualquier acarreo entrante.
V = Propagacin de acarreo A+B contenido en el acarreo de llegada.
Este esquema de bsqueda de acarreo de "fuerza bruta" es simple conceptualmente;
pero el gran nmero de interconexiones y la excesiva carga de las funciones & y V lo
hacen imprctico para longitudes de palabras de ms de 5 o 6 bits.
El mismo concepto puede aplicarse a un mayor nivel al dividir la palabra en segmentos prcticos de 4 bits de longitud mediante la bsqueda de acarreo para cada bloque
y la generacin de una nueva funcin auxiliar G, la generacin de acarreo, y P, la
propagacin de acarreo, la cual podr referirse a un bloque completo. G es obviamente el
acarreo de salida de la posicin ms significativa del bloque. P se define como la propagacin del acarreo a travs del bloque, o sea: P es verdadero si la propagacin dentro del
bloque produce un acarreo hacia afuera del mismo. Con un bloque cuyo tamao sea de 4
bits puede utilizarse el 9340 y el 9341/74181.
G = & 3 + V3 & 2 + V 3 V 2 & 1 + V3 V 2 V 1 & 0
P = V3 V2 V1 V0
Ninguna de estas dos funciones es afectada por el acarreo entrante; pueden mantenerse
estables dentro del lmite de dos retardos de compuerta y emplearse para alimentar la
informacin del acarreo a los bloques ms significativos. El acarreo dentro del bloque n
es:
Cn = Gn-1 + Pn-1,Gn-2 + Pn-1Pn-2G n-3 +
Esta seal de acarreo se utiliza en la es estructura interna de bsqueda de acarreo:

C 0 = Cn
C 1 = & 0 + V0 C n,
C 2 = &1+ V 1 &0 + V1 V o C n
C3 = & 2 + V 2 & 1 + V 2 V 1 & 0 + V 2 V 1 V 0 C n
Las unidades aritmticas y lgicas de bsqueda de acarreo TTL MSI, como el 9340
y el 9341/74181, utilizan esta bsqueda de acarreo de 2 niveles, con algunas diferencias
139
140

de conexin y particionamiento. El 9340 incorpora el acarreo en la lgica de un dispositivo sumador, aunque limita las entradas de tres bloques menos significativos. Esto da una
completa bsqueda de acarreo para 16 bits, si se utilizan cuatro circuitos integrados 9340.
El 9341 tiene una lgica ms flexible, la cual necesita otras tres entradas de control.
Estas no tendrn, ningn acarreo en su lgica. Dicho acarreo se obtendr de un dispositivo aparte, como el 9342/74182. Slo se necesita un 9342 para efectuar una bsqueda
completa de acarreo para 16 bits.
Representacin numrica Todos los sumadores y unidades aritmticas y lgicas

TTL/MSI hoy disponibles trabajan con nmeros binarios. Las operaciones en otros
sistemas numricos, como el BCD, exceso 3, etc., se logran al sumar lgica o ciclos
a los sumadores binarios.
Hay solamente una forma de representar los nmeros binarios positivos, y tres por
representar los nmeros negativos.
Magnitud y signo. El bit ms significativo (MSB) indica el signo (0 = positivo, 1
= negativo); los restantes indican la magnitud, representada como un nmero
positivo.
Signo
LSB
0 1 1 0 1
1 1 1 0 1
= +13
= -13
Esta representacin es adecuada para la multiplicacin y la divisin, y puede ser

til para entradas y salidas orientadas a los usuarios; pero para la suma y la
resta no es adecuada y rara vez se utiliza.
Complemento a unos. Los nmeros negativos son la inversin de bits de su
equivalente positivo. El bit ms significativo indica el signo (0 = positivo, 1 =
negativo). Entonces, An se representa como 2nA 1. El complemento a unos
tiene una forma muy simple, y tambin varias desventajas, principalmente una
doble representacin del cero (todos unos o todos ceros).
Complemento a doses. Es la representacin ms generalizada. Sin embargo, es
ms difcil de generar que el complemento a unos, aunque simplifica la suma y
la resta. El complemento a doses se genera al invertir cada bit del nmero positivo
y al sumar uno al bit menos significativo (LSB).
LSB
Signo
0 1 1 0 1
1 0 0 1 1
=
=
13
13
Y as una palabra de n bits puede representar el intervalo entre +(2 n-1 1) y

(2n-1'). Una palabra de 4 bits puede representar el intervalo entre 0111 = +7
y 1000 = -8.
Suma y resta de nmeros binarios La suma de nmeros positivos se efecta de
manera directa; pero un acarreo en el bit de signo se debe evitar e interpretar como
desbordamiento (overflow). Cuando se suman dos nmeros negativos o un negativo y un
positivo, la operacin depende de la representacin del nmero negativo. En el mtodo
de complemento de doses la suma se efecta en forma directa, pero debe incluir el bit del
signo. Cualquier acarreo en el bit del signo se ignora simplemente.

+ 14 01110
- 7 11001
+ 7 00111
+ 7 00111
-14 10010
- 7 11001
141
-4 11100
-3 11101
-7 11001
Si se emplea la notacin complemento a unos, la operacin es similar pero el acarreo saliente del bit del signo debe emplearse como acarreo entrante al bit menos significativo (LSB). Esto se llama "acarreo alrededor del final".
+ 14
- 7
+ 7
01110
11000
00110
+
1
00111
+ 7 00111
- 14 10001
- 7 11000
-4
-3
-7
11011
11100
10111
1
11000
En la resta de complemento a doses, la funcin aritmtica se efecta por inversin;

por ejemplo, el complemento de uno del sustraendo se suma, y se fuerza un acarreo al
bit menos significativo (LSB).
+ 14 01110
-(+ 7)
-00111
01110
+ 11000
+
1
+ 7 00111
+ 7 0 011 1
-(+14) -01110
00111
+ 10001
+
1
- 7
-6
-( + 8)
-14
11010
- 01000
11010
+ 10111
+
1
10010
En el mtodo de complemento a unos, la resta se efecta por inversin; por ejemplo, el complemento a unos del sustraendo se suma utilizando el acarreo de salida de la
posicin del signo como acarreo de entrada para el bit menos significativo (acarreo
alrededor del final).
+ 14
01110
-(+ 7)
-00111
01110
+ 11000
00110
+ 7 +
1
00111
+ 7
-(+14)
00111
-01110
00111
+ 10001
-7
11000
-6
-( + 8)
11001
11001
+
10000
+
1
-14 10001
Es interesante sealar que el acarreo de salida en la posicin del signo ocurre

cuando el resultado no cambia de signo; ningn acarreo se realiza cuando el signo cambia
e implica entonces un "pedir prestado" de la siguiente posicin ms significativa.
Suma binaria en serte El circuito sumador completo ms flexible es el 9304,

que consta de dos sumadores completamente independientes. Uno de ellos tiene un
conjunto de entradas de polaridad opuesta. El 9304 sirve para efectuar la suma en
serie o la adicin de ms de dos variables. La mitad de un 9304, sumador completo
doble, y una mitad de un doble flip-flop realizan la suma binaria en serie, como se
indica en la figura 3-31. Para un operando activo alto, el flip-flop del acarreo debe
establecerse (set) cuando se aplique el bit menos significativo.
Suma y resta binaria en serle El diseo ms obvio de un sumador/restador
en serie invierte la entrada B para la resta, al utilizar la otra mitad del 9304 como un
142
Figura 3-31 Suma binaria en serie.

inversor condicional (Fig. 3-32). Este diseo necesita un segundo paso para el acarreo hacia el final o que el flip-flop del acarreo sea establecido inicialmente para la
suma y restablecido para la resta (con operandos activos Altos, operandos activos
Bajos).
El segundo paso se evita empleando dos compuertas XOR en la trayectoria de
los datos. Entonces se hace ms eficaz el empleo del sumador con operandos activos Altos en un modo y con operandos activos bajos en el otro. Tanto en la suma
CIRCUITOS LGICOS DE INTEGRACIN MEDIANA ESCALA (MSI)
143
como en la resta, el flip-flop del acarreo debe establecerse para los operandos activos Altos y restablecerse para los operandos activos Bajos.
El 7483 como sumador/restador BCD El 7483 consta de cuatro sumadores
completos en cascada. La suma de 4 bits de A con 4 bits de B, ms un acarreo de
entrada genera 4 bits de suma y un acarreo de salida. No hay control de las entradas y la velocidad est limitada por la estructura interna del acarreo en cascada. Sin
embargo, este sumador de 4 bits de bajo costo en un paquete de 16 terminales es
sumamente til en sistemas binarios paralelos de mediana velocidad, as como en
aritmtica BCD de caracteres en serie.
El circuito de la fgura 3-33 efecta la suma BCD corregida y la resta de 4 bits
(un dgito) en paralelo. Para la suma, la entrada de control (resta) en Baja y el
primer sumador de 4 bits de acarreo en cascada como el 7483 suman las entradas Bo_3 a las entradas Ao_3, generando la suma binaria en las salidas S0_3 y el
144
acarreo binario en la salida C4. Siempre que la suma binaria sea mayor que 9, o sea
cuando S3(S2 +S1) + C4 se genera un acarreo decimal mediante la estructura de
compuertas mostrada. Esto establece el flip-flop del acarreo y fuerza un 6 binario
en las entradas B del segundo 7483. Las salidas Do a D3 representan la suma BCD
corregida D = A + B.
Para efectuar la resta, la entrada de control (resta) es Alta y se invierten las
entradas Bo_3 al primer sumador 7483. El multiplexor 74157 lleva la salida Q del
flip-flop del acarreo a la entrada del flip-flop correspondiente del primer 7483, el
cual efecta la operacin: acarreo ms A ms B, que es el conocido algoritmo de la
resta binaria. La seal de acarreo de salida (C4 se invierte antes de ser llevada del
multiplexor a travs de las entradas J.K, del flip-flop del acarreo "pedir prestado'.
Sin embargo, este flip-flop comienza por ser establecido y el resultado binario en
So_3 necesita que se realice una correccin mediante la resta de un 6 o la suma de
un 10. Esto se efecta en el segundo 7483, al llevar la seal C4 a Co (peso 2) y B2
(peso 8).
Las salidas Do_3 representan el resultado BCD corregido de D= A B. Dado
que la suma BCD es una funcin asimtrica, el circuito debe modificarse ligeramente para operandos activos Bajos (figura 10-33).
La unidad aritmtica y lgica 74181 La ALU 74181 de la figura 3-34 es un
dispositivo de integracin a mediana escala de 4 bits en paralelo. Puede efectuar 16
operaciones aritmticas y todas las 16 posibles operaciones lgicas para dos palabras de 4 bits en paralelo. Las operaciones aritmticas ms significativas son: suma,
resta, pasar, incrementar, disminuir, invertir y doblar. La operacin se selecciona
mediante 4 lneas selectoras SoS3 y una lnea de control de modo M, la cual es Baja
en operaciones aritmticas y Alta en operaciones lgicas. El dispositivo tiene un
acarreo de entrada; un acarreo de salida para unidades con acarreos en cascada y
dos funciones auxiliares de bsqueda de acarreo: generacin de acarreo y propagacin de acarreo para emplearse con el circuito 74182. La salida de colector abierto
A= B forma tambin parte del circuito, lo que permite conectarla en forma AND a
las salidas A = B de otros dispositivos ALU a fin de detectar la condicin de salida
en nivel alto en varias unidades.
Operacin del 74181
En la lgica de la ALU 74181, cuatro redes idnticas AND/OR controlan los operandos de entrada A y B con las cuatro lneas selectoras So-3 que permitirn producir
las funciones auxiliares AND y OR de primer nivel. Sirven para generar las
funciones de suma y acarreo. La bsqueda de acarreo interno proporciona alta
velocidad. La salida A = B se genera al detectar la condicin "todas unos" en las
salidas F. Cuando el control M se encuentra en estado de Alta, se inhibe la propagacin de los acarreos y se generan las funciones lgicas en las salidas. Las funciones
disponibles en el dispositivo forman un grupo cerrado, de manera que la inversin
de las entradas lgicas produce una funcin que es parte del mismo. Por lo tanto, el
145
comportamiento del dispositivo tendr funciones lgicas y aritmticas iguales tanto

en la representacin activa Alta como en la activa Baja, pero con un cdigo de
seleccin diferente. Si se emplea una representacin mezclada, la mayora de las
funciones tiles estn disponibles. La lista de operaciones de cada modo se incluye
en la tabla 3-2.
El 74182 como generador de bsqueda de acarreo La ALU 74181 puede
utilizarse de diversos modos. El ms simple es el de acarreo en cascada, donde el
acarreo de entrada Cent de una ALU es controlado por la seal de acarreo de salida
C4 de una unidad ALU previa. Este mtodo de propagacin del acarreo es lento
para palabras largas; pero tiene la ventaja de que no se necesitan circuitos adicionales para el acarreo. Si se permiten varios niveles de bsqueda de acarreo y se aplica
lgica adicional, se puede mejorar la velocidad de la ALU. El 74181 ofrece las
funciones de acarreo auxiliares, de generacin y propagacin de acarreo, que se
pueden utilizar con el 74182 para bsqueda de acarreo o de cascada en bloque. En
este ltimo modo, el circuito ALU se divide en bloques de 16 bits, cada uno con su
propia bsqueda de acarreo, con acarreos permitidos para circular en cascada entre
los relojes. El 74182 acepta hasta 4 conjuntos de funciones de generacin y propagacin de acarreo y un acarreo de entrada. Asimismo, genera las tres seales de
acarreo de salida requeridas por las ALU, as como por el siguiente nivel de funciones auxiliares. Estas funciones auxiliares generadas por el circuito de bsqueda de
acarreo permitirn mayores niveles de bsqueda anticipada. Desafortunadamente,
para satisfacer las polaridades de la seal se introduce un retardo equivalente a dos
compuertas para cada nivel de bsqueda anticipada, y las funciones auxiliares rara
vez se emplean con ms de dos niveles de bsqueda anticipada. Los smbolos y el
diagrama lgico del 74182 circuito de bsqueda de acarreo aparecen en la figura
3-35. Las funciones lgicas auxiliares, en el caso de activo Alto, no producen generacin ni propagacin de acarreo. Estas se marcaron como X e Y, respectivamente.
Por supuesto tendrn que conectarse como en el caso del activo Bajo. En este diseo lgico, las funciones auxiliares se emplean para generar tres seales de acarreo
de salida y las dos funciones auxiliares necesarias para niveles ms altos de bsqueda anticipada.
Circuito de bsqueda de acarreo Un circuito simple de bsqueda de acarreo se observa en la figura 3-36; emplea cuatro dispositivos ALU 74181 para efectuar operaciones aritmticas con bsqueda completa de acarreo en palabras de 16
bits. Para las palabras cuya longitud sea de 20 y 24 bits, la velocidad mxima se
logra mediante un circuito 74182 como ya se mencion y realizando el acarreo en
cascada a travs de uno o dos circuitos 74181 adicionales. Para las palabras cuya
longitud sea de 28 y 32 bits, la velocidad se mejora utilizando dos 74182 por la
construccin de dos bloques de 16 bits similares al mencionado, adems de permitir
que el acarreo en cascada pase del primer bloque al segundo. Slo cuando la longitud de palabra exceda de 32 bits aumenta la velocidad al emplear tres niveles de
bsqueda de acarreo.
148
Multiplicador binarlo de 8 X 8 bits El circuito de la figura 3-37 efecta el

algoritmo ordinario de corrimiento y suma para la multiplicacin binaria. Este circuito acepta dos palabras de 8 bits (A0-7 y B0-7) y genera el producto de 16 bits Co-15
despus de 10 pulsos de reloj. El sistema es autosufciente, necesita un reloj de
operacin continua y genera una seal de "listo" que indica cundo est disponible
el producto en las 16 salidas. En el modo ocioso, el contador de control 76160 se
detiene en la posicin 0, y la salida "ocupada" Qo se encontrar en Bajo e inhibir
149
los pulsos de reloj hacia el registro de entrada/salida. En la transicin de Alto a

Bajo, en la entrada de arranque comienza la multiplicacin. La siguiente transicin
de pulsacin de reloj de Bajo a Alto reestablece Qo (listo), haciendo que Qo =
ocupado y permite que los pulsos de reloj lleguen al registro de entrada/salida. Esto
tambin activa las entradas Habilitar paralelo (PE) tanto del contador de control
74160 como de los registros de corrimiento A, as como las entradas restablecer
maestro (MR) de los registros de salidas restantes. Despus del siguiente pulso de
reloj, el contador de control 74160 se carga con el cdigo 8; el registro A tambin se
carga con los 8 bits del factor A, mientras que los registros restantes son borrados.
150 CIRCUITOS LGICOS Y CONVERSIN DE A/D Y D/A
Figura 3-37 Multiplicador binario de 8 X 8 bits.

Durante los 8 pulsos de reloj siguiente, se efecta la multiplicacin real. En cada
pulso de reloj se har lo siguiente:
Incrementar el contador de control 74160.
Corrimiento hacia la derecha de los 8 bits, a mano derecha del registro
de entrada/salida.
Corrimiento hacia la derecha del registro completo C cuando el bit
menos significativo (LSB) del registro A sea cero.
Sumar el factor B (Bo-7) al contenido de las ltimas ocho posiciones del
registro C (C8-15 ) e insertar la suma una posicin ms a la derecha
cuando el bit menos significativo del registro A sea uno.
151
Cuando el contador ha alcanzado su limite superior (posicin 15), establece Qo.

Esto genera la seal de "listo" y elimina la salida ocupado, lo cual indica que el
producto se encuentra disponible en las salidas C0-15
Multiplicadores combinatorios Para los sistemas muy rpidos que no aceptan los retardos internos en la multiplicacin normal por corrimiento y suma, se
encuentran disponibles varios circuitos de integracin a gran escala; pueden realizar
directamente la multiplicacin combinatoria con los factores enumerados a continuacin:
Capacidad:
2x
8x
Circuito
4 bits Am25S05
8 bits MM67558
Am25S558
MPY8HJ
12 x 1 bits MPY12HJ
16 x 1 bits MPY16HJ
TDC1010
Am29516
Fabricado por:
AMD
MMI
AMD
TRW
TRW
TRW
TRW
AMD
Estos circuitos se emplean en filtros digitales, sistemas de radar y sonar, as como

en varias aplicaciones de instrumentacin donde se usa la transformada rpida de
Fourier (FFT).
Una explicacin detallada de estos multiplicadores rebasa el mbito de este
libro. La informacin sobre aplicaciones se obtiene de los fabricantes:
Advanced Micro Devices, Sunnyvale, Calif.
Monolithic Memories, Inc., Sunnyvale, Calif.
TRW, Redondo Beach, Calif.
Comparadores Los sistemas comparadores se dividen en dos clases:
Comparadores de identidad. Detectan cundo son idnticas dos palabras.
Comparadores de magnitud. Detectan cul de las dos palabras es mayor.
Son ms complejos y, por lo general, ms lentos.
Todos los comparadores se definen en trminos binarios, aunque pueden emplearse con el cdigo BCD o cualquier otro cdigo monotnico que no cambie.
Un circuito OR exclusivo (XOR) y un flip-flop forman el comparador de identidad de tipo serie de la figura 3-38a. El flip-flop debe restablecerse al principio.
Tan pronto las entradas A y B sean idnticas, la salida de la compuerta XOR ser
Baja y llevar el flip-flop al estado de restablecimiento. Cuando A B, el flip-flop se
establece (set) y permanece as hasta que se inicia un nuevo ciclo al borrar asncro-
(b )
Figura 3-38 Comparadores de identidad, (a) Operaciones con bits en series; (b) operaciones
en paralelo.
152
153
mente el flip-flop. El estado Q despus de que el ltimo bit haya sido temporizado indicar el resultado de la comparacin:
Q: A B
Q: A = B
Es obvio que la secuencia de bits no afecta a la comparacin de identidad.

La comparacin de identidad en paralelo es ms eficiente cuando se emplean
cuatro compuertas XOR con salidas hacia una compuerta NAND o NOR. La configuracin NAND es ms rpida, pero necesita polaridades opuestas de los dos
operandos. Ambos arreglos se muestran en la figura 3-386.
Comparacin de magnitud para bits en serie: primer bit

menos significacin (LSB)
La comparacin de magnitud se efecta entre tres posibles condiciones: A es mayor

que B, A es menor que B y A es igual a B, aun cuando por lo general se codifica en
dos seales de salida.
El comparador de magnitud de tipo serie para el primer dgito menos significativo es ms efciente cuando se instrumenta con un multiplexor de 4 entradas doble
y un flip-flop doble, o con una compuerta XOR y un flip-flop doble con Habilitacin, como se observa en la figura 3-39a.
Si se supone la notacin de activo Alta, Qx se establece mediante A B, y se
restablece por A B, mientras que no le afecta:
A B o B ( A = B)
Q2 es establecida por A B y no le afecta A = B.

Entonces, si se comienza por establecer ambos flip-flops sus estados despus
del pulso de reloj en el bit ms significativo indican el resultado de la comparacin.
Un pequeo rearreglo del mismo circuito bsico puede generar un grupo diferente
de salidas, como se indica en la figura 3-39b.
Comparacin de magnitud para bits en serie: primer bit
ms significativo (MSB)
La comparacin de magnitud es factible tambin cuando la palabra en serie viene

"invertida", es decir, el dgito ms significativo llega primero (Fig. 3-40a). En este
caso, el primer bit determina el resultado cuando A difiere de B. Este circuito establece Q1 cuando A B Q 2 , o sea si A es mayor que B y todos los bits previos han
sido A = B; esto deja Q1 sin afectar en todas las otras condiciones.
Esto establece Q2 si A B, pero no se restablece sino hasta que se inicie una
nueva comparacin, cuando ambos flip-flops son borrados.
154
Figura 3-40 Comparacin de magnitud para bits en serie: MSB primero, (a) Circuito bsico;
(b) rearreglo.
Un arreglo ligeramente modificado del mismo circuito bsico se muestra en la

figura 3-406, el cual puede generar un conjunto diferente de salidas:
Q1: A es mayor que B
Q2: A es menor que B
Los sistemas paralelos de alta velocidad requieren una comparacin de magnitud directa sobre muchos bits. En una computadora, esta funcin la efecta normalmente la unidad aritmtica y lgica. La resta A B da un resultado negativo si
A es menor que B, positivo si A es mayor que B y cero si A = B. Si se necesita una
comparacin en paralelo aislada, puede realizarse econmicamente por medio del
9324 que es un comparador de magnitud de 5 bits o con el 7485, que es un comparador de magnitud de 4 bits.
El comparador 9324 de 5 bits
El 9324 de la figura 3-41 es un comparador de magnitud para 5 bits (o de 4 bits

ampliable). Este dispositivo acepta dos nmeros de 5 bits, Ao_} y B0_4, y genera tres
salidas mutuamente exclusivas, activas Altas: A mayor que B, A menor que B y A =
B. Cuando la entrada Habilitar activa Baja, es Alta, todas las salidas son forzadas
al nivel bajo. El retraso de las entradas de los operandos a las salidas "A menor que
B" y "A mayor que B" tiene un mximo de cinco retardos de compuerta, o sea
aproximadamente 40 ns. La salida "A = B" se obtiene de las otras dos salidas y
tiene, por lo tanto, un retardo adicional de una compuerta. El 9324 puede conectarse en cascada como comparador de 4 bits ampliable, aunque es un verdadero
155
comparador de 5 bits; por lo tanto, la ampliacin se efecta en paralelo y da una

operacin mucho ms rpida, sin costo adicional. El arreglo de un comparador en
paralelo para una capacidad de hasta 25 bits se advierte en la figura 3-42.
Deteccin y correccin de errores Cuando se transfieren datos digitales de
un lugar a otro, hay probabilidad de error debido a fallas en los elementos o al
ruido. Existen numerosas formas de manejar los errores; algunos sistemas registran
el error y envan una orden de retransmisin de los datos. En otros la retransmisin
puede ser imposible o extremadamente costosa. En estos casos, el equipo receptor
debe no solamente ser capaz de detectar el error, sino tambin de corregirlo.
La deteccin y correccin de errores est relacionada con la transmisin de
informacin redundante. Esto ltimo requiere bits adicionales de datos y, por consiguiente, una disminucin en la eficiencia total del sistema de transmisin. En sistemas de transmisin paralelos se necesitan ms alambres, transmisores y receptores; mientras que en sistemas de transmisin en serie se utiliza ms tiempo para
transmitir la informacin redundante. Todos estos mtodos no eliminan los errores
por completo, aunque el incremento en el porcentaje de bits redundantes, o en la
complejidad del sistema de deteccin de errores o en el algoritmo de correccin,
disminuye la probabilidad de no detectar o corregir los errores.
Generador del bit de paridad
El mtodo ms simple y de mayor uso en la eliminacin de errores es agregar un

bit, llamado bit de paridad. Se escoge en forma tal que el nmero total de unos en
la palabra (contando al bit de paridad sea non (en el sistema de paridad non) o par
(en un sistema de paridad par). Por lo general se prefiere la paridad non, ya que
asegura que el ltimo bit sea "1" en cualquier palabra. En el receptor se examina la
paridad de la palabra. Si un solo bit en la palabra fue cambiado, el detector indica
una paridad errnea. Sin embargo, si un nmero par de errores ocurre, este
mtodo simple no puede detectarlo. El bit de paridad slo opera mientras se tenga
un solo error.
En el generador de paridad serie de la figura 3-43, se cambia un flip-flop por
cada "1" en la palabra, y el estado del mismo se inserta al final como bit de par-
156
dad. En el lado del receptor, el comparador de paridad tiene un flip-flop equivalente. Su estado es interrogado despus de que llegan los datos. Ambos circuitos se
adaptan con facilidad al sistema de paridad par o non.
Para los sistemas en paralelo es necesario generar la suma mdulo dos de
muchas entradas simultneamente. Esto obliga a emplear un arreglo de circuitos
XOR en cascada. Los circuitos 74180, 74280, 9348 y 8262 estn diseados para
efectuar esta funcin. Son verificadores o generadores de paridad de 8 a 12 entradas
utilizados en la deteccin de errores y en la aplicacin de la correccin correspondiente con datos en paralelo.
Correccin de error mediante la aplicacin de los cdigos Hamming
El bit de paridad puede detectar slo errores individuales. Este bit no registra errores mltiples ni efecta la correccin correspondiente. Un bit redundante no lleva
informacin suficiente para realizar lo anterior. Sin embargo, es posible aadir ms
informacin redundante a los datos y formularla de manera que los errores no
solamente sean registrados sino corregidos.
Una palabra de datos con un campo de error y correccin se llama cdigo de
Hamming. Este cdigo aplica varios bits de paridad, generados y arreglados
de manera que resulte un conjunto de errores de paridad de un error en cualquier
posicin. Por ejemplo, tres bits redundantes tienen un total de 8 estados diferentes.
Puesto que uno de estos estados puede indicar "no error", los otros 7 pueden servir
para localizar un error en cualquiera de los 7 bits transmitidos. Tres de los bits
transmitidos tienen redundancia por s mismos; as quedan 4 bits de datos en los
cuales el error puede detectarse y corregirse en forma perfectamente identificable.
La codificacin de los bits de paridad se efecta de manera que su patrn sea la
direccin binaria del bit errneo. En general, el cdigo Hamming contiene 2m 1
bits, m de los cuales son bits de comprobacin o de Hamming y 2m m 1 son los
bits de datos. Por ejemplo:
Total de bits
7
15
31
Bits de Hamming
3
4
5
Bits de datos
4
11
26
Y as, si se agregan 3 bits de paridad (Hamming); lo cual permite una correccin de

un solo error para una palabra de datos de 4 bits de longitud. Los 7 bits se disponen de la siguiente forma:
P 0 P1 D0 P2 D1 D2 D3
A > B
A < B
157
A =B
(b)
Figura 3-42 Arreglos de comparadores en paralelo, (a) de 10 a 13 bits; (b) de 6 a 9 bits; (c)
de 14 a 17 bits; (d) de 22 a 25 bits.
donde Do, D1 D2, D3, son los cuatro bits de datos.
P0 es el bit de paridad non para los bits D0, D1 , D3
P1 es el bit de paridad non para los bits D0, D2 , D3
P2 es el bit de paridad non para los bits D1, D2, , D3
En el extremo receptor se generan de nuevo los tres bits a partir de los bits de datos
mediante un esquema idntico. Estos tres bits de paridad se comparan despus con
los tres transmitidos. Si son iguales, ello significa que no hay error. Si existe
diferencia, el patrn de diferencias se interpreta como la direccin binaria del bit
errneo.
158
A>B
A<B
(b)
A=B
Figura 3-42 (Continuacin)
Un sistema prctico evita la comparacin adicional y genera la direccin del

error (E 0-2) mediante la inclusin de los bits de paridad en la verificacin de sta:
Eo es el bit de paridad non para los bits P0lD0D1D3
E1 es el bit de paridad non para los bits PlD0D2D3
E2 es el bit de paridad non para los bits P2D1D2D3
159
Tiempo del bit de paridad
Figura 3-43 Generacin y deteccin del bit de paridad en serie.

Este cdigo Hamming puede detectar y corregir errores simples, pero fracasar
con los errores dobles; puede corregir el bit errneo. Sin embargo, si se agrega un
bit de paridad global, es posible detectar (mas no corregir) errores dobles. Cuando
el receptor descubre que la verificacin de paridad global es correcta y la direccin
del error es cero, no hay error. Si la verificacin de paridad global es errnea y la
direccin no es cero, entonces hay un solo error que puede corregirse. Sin embargo,
si la verificacin de paridad global es correcta pero la direccin del error no es cero,
entonces hay un error doble que no se pueda corregir.
Hay tres dispositivos LSI diseados especficamente para la correccin Hamming de errores simples y la deteccin de errores dobles.
El CI Fujitsu MB 1412A de 64 terminales opera en 8 bits y es ampliable hasta
64 bits.
El CI AMD 8160 de 48 terminales opera en 16 bits y es ampliable a 32 y 64 bits.
Acepta la operacin de escritura de bytes y tiene salidas de sndrome para el registro de errores, as como los modos de diagnstico destinados a la prueba de
memoria.
El TI 74630 de 28 terminales tambin opera en 16 bits. Sin embargo, no contiene la operacin de escritura de bytes y carece de las caractersticas de las salidas
de sndrome y de diagnstico del 8160.
Para mayores detalles vase la documentacin de los fabricantes:
Fujitsu America, Santa Clara, Calif.
Advanced Micro Devices, Sunnyvale, Calif.
Texas Instruments, Inc., Dallas, Tex.
Conversin de Cdigo Los nmeros pueden ser representados en una amplia
variedad de cdigos. El cdigo binario es el ms natural simple y utilizado en los
sistemas de cmputo de alta velocidad. Por razones de comodidad, a menudo se
agrupan en grupos de 3 bits (cdigos octal) o en grupos de 4 bits (cdigo hexadecimal); aun cuando existen diferencias de interpretacin de los mismos, se mantienen
todas sus caractersticas.
Desafortunadamente, se utiliza a diario un sistema de numeracin diferente,
con base en el nmero 10. Tambin se emplean combinaciones de sistemas numri-
160
cos en algunas aplicaciones especiales (tiempo, ngulos, etc). Esto ha creado la

necesidad de contar con circuitos convertidores de binario a BCD y de BCD a
binario.
El nmero de bits y dgitos en cuestin, el tiempo disponible y la cantidad de
lgica de aplicacin general disponible en los sistemas (incluso la microprogramada) son factores importantes al efectuar la seleccin de uno de los muchos mtodos con que se cuenta para la conversin del cdigo.
Cualquier cdigo arbitrario puede convertirse en otro mediante el uso de memorias de slo lectura (ROM) utilizndolas como tablas de consulta. Este mtodo es
muy rpido, principalmente cuando se utilizan circuitos bipolares. Ahora bien, la
mayora de las veces resulta excesivamente costoso, porque los cdigos muestran
algn tipo de regularidad. Los circuitos MSI, que son ms baratos y escasos, pueden aprovechar esta regularidad y ofrecer una solucin ms econmica.
Se utilizan sumadores binarios para la conversin paralela de BCD a binario a
alta velocidad. Cada bit en el nmero BCD puede expresarse como nmero binario,
y su suma es el equivalente binario del nmero BCD completo.
Convertidor de dos dgitos BCD a 7 bits binarios mediante sumadores
Convertir un nmero de dos dgitos BCD en uno de 7 bits binario es, sencillo y
econmico cuando se emplean dos sumadores de 4 bits. Las interconexiones necesarias se determinan con la primera expresin del peso de cada uno de los bits BCD
en trminos de potencias de 2.
80 = 64 + 16 = 26 + 24
40 = 32 + 8 - 25 + 23
etc.
La distribucin de nmeros BCD y binarios en un arreglo ordenado, como el de
la tabla 3-3, permite visualizar fcilmente cul de las entradas BCD debe sumarse en
las diversas salidas binarias. Por ejemplo, la salida 2o es el bit menos significativo
de las unidades del dgito BCD, mientras que las entradas 2 y 10 deben sumarse para
producir una salida 21. Obsrvese que la suma 23 tiene ms de dos entradas (8, 10 y
40) y, por lo tanto, no puede formarse en una sola etapa sumadora. En consecuencia, para la salida 23 la suma se forma parcialmente en el primer sumador y termina en el segundo, como se advierte en la figura 3-44. Las entradas marcadas con
una T deben terminarse como Bajos para entradas activas Altas y como Altos para
entradas activas Bajas.
Convertidor de 3 dgitos BCD a 10 bits binarios
El convertidor paralelo de BCD a binario de la figura 3-45 utiliza cuatro 7483,
sumadores de 4 bits con acarreo en cascada, para sumar todos los equivalentes
binarios de los 12 bits del nmero BCD de 3 dgitos y generar un nmero binario de
10 bits.
Tabla 3-3 Conversin de nmero* BCD binarios por medio de sumadores

Binario
161
162
Como se indica en la tabla 3-3, hay 4 entradas para el 8 binario. Por lo general,
requiere una estructura sumadora considerablemente ms compleja; pero dado que
los bits BCD de peso cuatro y ocho son mutuamente excluyentes pueden enlazarse
mediante OR fuera del arreglo sumador y el ocho puede dividirse en dos cuatros.
Los sumadores con bsqueda de acarreo pueden utilizarse para una operacin ms
rpida. Este mtodo es prctico en el caso de tres o cuatro dgitos (cuatro dgitos
necesitan diez sumadores). Ms all de este lmite la complejidad de la estructura
sumadora resulta prohibitiva.
Ejemplo 3-6 Decodificador de 8 bits binarios a visualizador de
3 dgitos decimales
La popularidad de los microprocesadores de 8 bits ha creado una gran

demanda de convertidores de 8 bits binarios a visualizador. La razn es que
Figura 3-45 Convertidor paralelo de BCD a binario.
un nmero de 3 dgitos no slo es ms fcil de leer, interpretar y recordar

que una palabra binaria de 8 bits; tambin requiere menos espacio en el
tablero para su lectura. Conviene que un circuito de poca complejidad efecte esta conversin.
Solucin
Con suma frecuencia las memorias ROM y PROM son muy idneas para
efectuar la conversin de cdigo; pero un diseo clsico de libro de texto
requiere una ROM de 256 X 10 ms tres controladores/decodificadores de
7 segmentos. El circuito de la figura 3-46 permite alcanzar el mismo resultado con una sola PROM de 256 X 4, tres controladores/decodificadores de 7 segmentos con entrada asegurada (9368 o 9364) y dos paquetes
(chips) de compuertas.
Figura 3-46 Decodifcador de 8 bits binarios a visualizador de 3 dgitos decimales.
163
164
El nmero total de bits del circuito PROM se reduce al excluir el bit

menos significativo de la conversin de cdigo (LSBent = LSBsal) y la combinacin de la entrada I7, con una salida del PROM para generar los tres
valores posibles de la informacin "cientos", de acuerdo con la informacin de la tabla de verdad. Esto permitir reducir los requerimientos del
PROM a 128 X (3 + 4 + 1) bits.
Este PROM no se encuentra en el comercio pero puede emplearse una
de 256 X 4 en un arreglo multiplexado en el tiempo mediante seguros (latches) en el 9368 o el 9364. Esto demultiplexa la informacin de salida del
PROM. El diagrama siguiente ilustra este diseo en detalle.
Convertidor de entrada serie a salida serie de BCD a binario
Un conocido algoritmo genera el equivalente binario de un nmero BCD al efectuar divisiones repetitivas entre 2. La serie de los bits menos significativos generados es la salida binaria, los menos significativos primero. Este algoritmo se implanta
con el registro de corrimientos 74195 y algunas compuertas o sumadores, segn se
muestra en la figura 3-47.
Cuando se almacena un nmero BCD en el registro de corrimiento 74195, con
el bit menos significativo en la posicin de Q3, un corrimiento a la derecha lo divide
entre 2. Se presenta un problema si el LSB del digito ms significativo es uno, lo
cual implica un valor de 10 con respecto al primer dgito. El corrimiento de este
uno a la posicin de Qo cambia el 10 en un 8, en lugar de dividirlo entre dos. Para
corregir esto, se debe restar un 3 al nuevo contenido del registro 74195. El circuito
mostrado proporciona una instrumentacin, minimizada en compuertas, de este
algoritmo utilizando las entradas en paralelo del 74195 para efectuar la correccin.
Convierte un nmero BCD de cuatro dgitos (menos de 10 000) en su equivalente
binario de 14 bits. La operacin comienza por un corrimiento de bits en serie en los
tres dgitos BCD menos significativos (primero el bit menos significativo del dgito
menos significativo), mientras la entrada Convertir es Baja. La conversin real
comienza cuando se han recorrido los tres dgitos y el LSB del dgito ms significativo se introduce en la entrada serie. En este punto, la entrada Convertir se hace
Alta, activando las tres redes de correccin siempre que haya un uno por recorrer
en alguno de los registros. Los siguientes 14 pulsos de reloj se recorren fuera del
resultado binario, primero el bit menos significativo. Este circuito puede emplearse
con cualquier nmero de dgitos; slo se necesita un registro de corrimiento de
4 bits con una red de conversin para cada dgito decimal, excepto para el ms
significativo (MSD).
Convertidor de bits en serie, de binario a BCD
El inverso del algoritmo de BCD a binario se utiliza en la conversin de binario a

BCD. La palabra binaria se desplaza comenzando con el bit ms significativo, hacia
el registro de corrimiento, el cual consta de varios circuitos 74195 conectados en
166
serie. Cada corrimiento dobla el contenido de registro en trminos de la notacin

BCD. Por lo tanto, es necesario una correccin cuando cualquier registro de 4 bits
contiene un nmero mayor que 4. Dicho nmero, cuando se recorre, genera cdigo
no BCD. Esta correccin se efecta al sumar un tres al contenido del registro e
insertar la suma un bit flujo abajo en las entradas de datos en paralelo. Al sumar
once e ignorar el bit ms significativo, el mismo sumador de 4 bits detecta cundo
es necesaria o no la correccin. Un nmero binario est convertido completamente
cuando el bit menos significativo ha sido introducido al registro. Ahora bien, el
registro de corrimiento ha de ser lo suficientemente largo para contener el resultado
BCD, que siempre es ms extenso que el nmero binario. Este circuito sirve para
cualquier nmero de bits y dgitos; slo un registro de corrimiento de 4 bits 74195,
un sumador de 4 bits 7843 y un inversor para cada dgito BCD resultante. Esta
configuracin se muestra en la figura 3-48.
Conversiones de cdigo Gray
Los cdigos binarios no son especialmente adecuados para los sistemas codificadores elctricos o electropticos (codificadores de la posicin angular de ejes o flechas,
etc.), porque un movimiento de un estado al siguiente frecuentemente ocasiona un
cambio mayor de un bit (de siete a ocho, el cdigo binario cambia de 0111 a 1000).
Tales cambios nunca son simultneos, de modo que el codificador genera cdigos
transitorios errneos cuando conmuta entre ciertas posiciones. Este problema se
evita cuando se recurre al cdigo Gray, en el cual slo un bit cambia entre estados
adyacentes. El cdigo Gray es un cdigo sin pesos y no es til en otras aplicaciones.
167
Tabla 3-4 Comparacin de cdigos
Decimal
Binario
Gray
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
1111
1110
1010
1011
1001
1000
Exceso de 3
binario
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
Exceso de
Gray
0010
0110
0111
0101
0100
1100
1101
1111
1110
1010
Este cdigo se debe convertir en binario o BCD antes de efectuar cualquier operacin aritmtica. El cdigo Gray se compara con el cdigo binario en la tabla 3-4.
En la conversin en serie de Gray a binario, un flip-flop que cambia con cada
uno efecta la conversin. El bit ms significativo deber llegar primero. La conversin en paralelo de Gray a binario se realiza por medio de una serie de compuertas XOR. Estos circuitos aparecen en la figura 3-49.
En la conversin en serie de Gray a binario, el flip-flop acta como un elemento de retardo equivalente a un bit y se utiliza una compuerta XOR entre el bit
binario presente y el previo. Debe hacerse notar que, en este caso y en la conversin
168
Figura 3-51 Circuito controlado de completo a nueves por medio de dos paquetes
de compuertas.
169
en serie de Gray a binario, el bit ms significativo deber llegar primero. La conversin en paralelo de binario a Gray la efecta una serie de compuertas XOR.
Los sistemas decimales utilizan el cdigo Gray con exceso 3 dado que cambia
slo un bit a la vez, incluso en la transicin de 9 a 0. El cdigo Gray con exceso 3 se
detecta o genera en la misma forma que el cdigo Gray; pero se suma un tres al
valor binario para la conversin de binario a exceso 3 y se resta (o sea sumando el
nmero binario 13) del valor binario para la conversin de exceso 3 a binario.
Generacin de complemento a nueves
El complemento a unos de un nmero binario se genera con facilidad mediante la

inversin de cada bit. El equivalente en un sistema decimal (BCD), el complemento
a nueves, no es tan fcil. Los tres circuitos de la figura 3-50 convierten una entrada
BCD de un dgito en su complemento a nueves. stos utilizan una compuerta equivalente o un CI MSI por dgito (dcada). El circuito controlado de complemento a
nueves de la figura 3-31 utiliza dos paquetes de compuertas y cualquiera de dos:
genera el complemento a nueves o pasa las entradas BCD sin cambiarlas.
3-3 CIRCUITOS SECUENCIALES 33a Seguros
Los seguros (tambin llamados sujetadores o cerrojos) son los dispositivos almacenadores de datos ms simples. El circuito seguro bsico consta de dos compuertas
acopladas en forma cruzada, generalmente compuertas NAND. Tres formas de
seguros se muestran en la figura 3-52.
Un nivel Bajo en la entrada S del seguro bsico mostrado en la figura 3-52a
establece (set) al circuito (Q Alta, Q Baja), mientras un nivel Bajo en la entrada R lo
Figura 3-52 Seguros, (a) Seguro bsico; b) seguro habilitado; c) seguro de tipo D.
170
(b)
Figura 3-54 Expansin de puerto del

microprocesador. a) Solucin clsica; b)
solucin ms eficiente.
<
U t|
171
restablece. Cuando ambas entradas se encuentran en Alto, el seguro est en el

estado anterior. Mediante dos compuertas ms, como se indica en la figura 3-52b,
el seguro puede ser sondeado o habilitado. Cuando la entrada Habilitar se encuentra en Alto, las entradas S o R afectan al seguro. Cuando E es baja, las entradas no
afectan al seguro.
Cuando R es igual a S (mediante un inversor adicional), el seguro se cambia al
tipo D de la figura 3-52c. La salida Q sigue a la entrada D mientras E sea Alta, pero
se mantendr asegurada cuando E cambie a Bajo.
Los seguros son transparentes, o sea la salida habilitada permite que las salidas
cambien cuando lo hacen las entradas. Por lo tanto, los seguros no deben emplearse
en aplicaciones donde la salida es retroalimentada a la entrada, dado que esto
puede generar una condicin de ''carrera continua" (oscilacin). Se deben utilizar
registros en estos casos.
Los seguros se emplean para mantener estable la informacin de direccin proveniente de los buses de Direcciones/Datos multiplexados, en el tiempo de muchos
microprocesadores populares (8085, 8086, Z8000).
El circuto Z8000, que se muestra en la figura 3-53, utiliza un bus de direcciones/datos de 16 bits de tiempo compartido que debe ser de multiplexado, esto es,
asegurado para el uso con memorias estndar. AS es la seal de control obvia para
asegurar direcciones y la mejor eleccin para efectuar esta funcin es dos seguros
transparentes octales 74LS373. Dado que las direcciones no tienen garantizada su
validez mientras AS est en un nivel Bajo, no es posible servirse del flanco de
bajada de AS para temporizar las direcciones dentro de los registros disparados por
flanco. El flanco de subida de AS puede funcionar como reloj, pero esto retarda la
disponibilidad de las direcciones aproximadamente en 100 ns. Los seguros transparentes son la mejor opcin.
Ampliacin de la capacidad de salida del microprocetador El circuito
74059 (9334) es un seguro de 8 bits con salidas individuales para cada seguro (latch),
pero tiene una sola entrada de datos direccionable de 3 bits. Este dispositivo ofrece
una capacidad ms eficiente de almacenamiento cuando no se requiere entrada en
paralelo y puede utilizarse para ampliar la salida de un microprocesador.
Con frecuencia, los sistemas pequeos con microprocesadores estn limitados
por su capacidad de salida, tanto en el nmero de lneas como en el manejo de
corriente. La solucin clsica es contar con seguros cudruples; por ejemplo, ocho
87475 excitados por cuatro salidas de datos manejados mediante buffer y seleccionadas por medio de un decodificador, como se advierte en la figura 3-54a. Esto
ampla un puerto de salida del microprocesador (ocho lneas) a 32 salidas TTL, a
expensas de 10 chips TTL. Obviamente, slo puede cambiarse un conjunto de cuatro salidas TTL a la vez.
Una solucin ms prctica y barata slo requiere cinco circuitos integrados
como se ilustra en la figura 3-54b. Este circuito utiliza cuatro 74259, que son seguros de 8 bits direccionables y un inversor hexadecimal. Obsrvese que las 4 salidas
TTL que pueden cambiarse simultneamente estn en diferentes chips. El 74LS259
172
Schottky de baja potencia y los seguros direccionables 4724 CMOS son dispositivos
equivalentes. El 4724 elimina la necesidad de utilizar el inversor hexadecimal, pero
ofrece menos manejo de salida.
3-3b Registros
i
Los registros son dispositivos de almacenamiento de datos ms refinados que los

seguros. Utilizan flip-flops disparados por flanco y, por lo tanto, no son transparentes; es decir, sus salidas cambian como resultado del flanco de un pulso de reloj y de
acuerdo con las seales de entrada que estaban presentes antes del flanco del pulso
del reloj. As pues, es viable retroalimentar las salidas a las entradas sin incurrir en
oscilacin. (Las entradas de datos asncronas de los registros 7494 y 7496 no siguen
esta regla y deben utilizarse con sumo cuidado).
El 74195 es el registro de 4 bits ms flexible. Las operaciones en serie y en
paralelo son totalmente sincrnicas; se obtiene ms flexibilidad mediante las entradas en serie J y K separadas, que forman una entrada tipo D cuando se conectan
entre s. El cuarto bit tiene las dos polaridades de salida.
Flip-flop tipo D cudruple o registro de 2 bits doble Cuando se opera el
74195 en el modo paralelo, aparece como un flip-flop tipo D cudruple controlado
por reloj (Fig. 3-55a). Estos cuatro flip-flops pueden interconectarse externamente
para formar otras combinaciones, como en la configuracin doble de dos bits de la
figura 3-556.
Registro de corrimiento a la Izquierda y a la derecha Las entradas en
paralelo sincrnicas del 74195 pueden utilizarse para obtener un registro que se
corra a la derecha o a la izquierda en cada pulso. Lo anterior se observa en la figura
3-56, donde las salidas Q1, Q2 y Q3, se conectan a las entradas Po, Pt y P2, de modo
que cada elemento puede correrse a la derecha cuando la entrada Habilitar paralelo
Figura 3-55 El registro universal de corrimiento 74195 de cuatro bits, a) Flip-flop D doble;
b) registro doble de 2 bits.
173
Figura 3-57 Conteo con registros de corrimiento.
se encuentra en Alto, y a la izquierda cuando est en Bajo. Para un corrimiento a la

izquierda, Qo es la salida de datos y P3 su entrada, ambas en serie.
Contador con registros de corrimiento El 74195 es un registro universal de
corrimiento de 4 bits con mltiples aplicaciones de conteo. El contador de anillo
torcido ofrece la ventaja de la decodificacin libre de "parpadeos" para cualquier
estado individual con un inversor y una compuerta NAND de dos entradas. Decodificar cualquier grupo de estados adyacentes (2, 3, 4, 5, 6 o 7) es igualmente sencillo. Los estados no usados de estos contadores son no persistentes; es decir, el
contador regresa a su ciclo de operacin si accidentalmente establece un grupo de
estados no utilizados o cae en l. La figura 3-57 presenta esta tcnica.
174
Contador reversible de anillo torcido (Johnson o Moebius) El contador reversible de anillo torcido puede realizarse con registros de corrimiento o con multiplexres. Los estados adyacentes o individuales son fcilmente decodifcables, sin "parpadeos", con compuertas NAND de dos entradas e inversores. Tambin en este
caso, todos los estados no usados son no persistentes. Se muestran contadores para
mdulo 6 y 8 en la figura 3-58.
Detector rpido de direccin Se necesitan y bastan dos seales digitales, A y B,
para detectar e indicar la direccin de un objeto en movimiento. Estas dos entradas
pueden provenir de un voltaje suministrado a las bobinas de induccin de un motor
escalonado o bien ser seales de dos fotoceldas que registran perforaciones de un
engrane, etctera.
La direccin del movimiento puede detectarse con slo aplicar una seal como
reloj, mientras que puede enviarse el otro dato de entrada a un flip-flop tipo D
disparado por flanco; sin embargo, este registro tendr un retraso inherente hasta
de un periodo completo de B y, por lo tanto, no podr seguir adecuadamente los
cambios de direccin. Lo anterior se corrige con el circuito de la figura 3-59, el cual
Figura 3-58 Contadores reversibles de anillo torcido.
175
detecta e indica la direccin en cada transicin de las dos seales de entrada en

forma tan precisa como sea tericamente posible. Este circuito utiliza un oscilador
d alta velocidad que comanda el registro doble de corrimiento de 2 bits que se
alimenta de las seales de entrada. Existen cuatro salidas sincrnicas: A, y B,, equivalentes sincronizadas de las seales de entrada, y A2 y B, contraparte con un
retardo de un pulso de reloj, o sea aproximadamente de 100 ns.
Las cuatro se emplean para determinar la direccin en la forma siguiente:
A1
A2
B1
B2
Hacia adelante
H
L
H
L
L
H
H
L
L
H
H
L
L
H
L
H
A va. a. Alto mientras B es Bajo

A va a Bajo mientras B es Alto
B va a Alto mientras A es Alto
B va a Bajo mientras A es Bajo
Hacia atrs
H
L
L
H
L
H
L
H
H
L
H
H
H
L
L
L
A van Alto mientras B es Alto

A va. a Bajo mientras B es Bajo
B va a Alto mientras A es Bajo
B va a Bajo mientras A es Alto
Esta complicada lgica puede implantarse eficientemente con dos compuertas XOR y
dos NAND.
Hacia adelante
Hacia atrs
Las dos compuertas NAND restantes se utilizan como un seguro acoplado en
forma cruzada para almacenar la informacin de direccin.
Trampa de datos asncronos con transferencia Independiente de datos.
Muchos sistemas digitales, particularmente los perifricos de computadora, necesitan un sistema almacenador que acepte nuevos datos de entrada mientras mantiene la salida establecida adems de estar en posibilidades de transferir los datos
recientemente recibidos (y atrapados) a las salidas tiempo despus. Una palabra
larga puede ensamblarse mediante varios accesos a la memoria secuencial, aun
cuando todas las salidas cambien en forma simultnea.
Una caracterstica relativamente desconocida de los contadores sncronos 74160
al 74163 es que pueden utilizarse como una trampa de datos de 4 bits. Las entradas
de control de modo (CET, CEP, y PE) no son disparables por flanco. Esta configuracin se muestra en la figura 3-60.
176
177
Cuando las entradas CET o CEP estn permanentemente desactivadas {Bajo) y

la entrada de pulso de reloj se encuentra tambin en Bajo, los cuatro seguros maestros reciben la informacin de las entradas de datos respectivas (P), mientras la
terminal Habilitar Paralelo (PE) se encuentre en Bajo. Cuando PE va a Alto, los
4 bits de datos son "atrapados" en los cuatro seguros maestros; pero sus salidas
permanecen en los estados previamente establecidos hasta que la entrada de reloj
cambie de Bajo a Alto.
Entre el flanco de subida de PE y el filo de subida del pulso de reloj, cada uno
de los cuatro flip-flops, maestro/esclavos almacena los datos originales y los nuevos
en forma esttica durante cualquier intervalo deseado. El tiempo para establecer las
entradas de datos con respecto a la entrada PE cuando va al nivel Alto es menor que
30 ns, mientras que el retardo de salida (desde la condicin de pulso de reloj Alto
hasta el cambio en la salida) es menor que 23 ns y el nivel Alto del reloj debe ser de
17ns o ms.
El 9310 y el 9316 (los contadores sncronos originales de los cuales se copi la
serie 74160) tienen las mismas caractersticas, mas todos los contadores del tipo
Shottky y Shottky de baja potencia de la familia 74160 y 9310/16 son disparables
por flanco y no sirven para esta aplicacin.
Generador de secuencia seudoaleatorIa simple Un generador de secuencia
seudoaleatoria simple se muestra en la figura 3-61. Este circuito utiliza los registros de
Figura 341 Generador de secuencia seudoaleatoria simple.
178
corrimiento 9328 y 9300 (74195) y se recicla cada 50 ms con una frecuencia de reloj
de 20 MHz. La conexin de retroalimentacin necesaria puede expresarse:
Q2
Q = Q 2 Q 19 + Q 2 Q 19
Para efectuar esta funcin sin compuertas adicionales, se lleva Q2 a la terminal

Habilitar Paralelo (PE) del registro de corrimiento 9300, el cual se conecta para
efectuar esta funcin cuando la carga en paralelo est presente. Cuando Q2 se
encuentra en Bajo, la salida del registro de corrimiento es Q19, pero cuando Q2 es
Alta, la entrada es Ql9 a travs de las terminales JK normales.
Generador largo de secuencia seudoaleatoria. El circuito 9328 puede funcionar como parte de un contador de corrimiento largo, para proporcionar una secuencia
seudoaleatoria, como se muestra en la figura 3-62. Este contador tiene capacidad de
operar 2601 estados; con una frecuencia de reloj de 20 MHz, no repetir ningn
estado sino hasta que pasen 18 siglos.
3-3c Contadores
Los circuitos contadores MSI son normalmente de 4 bits de longitud y, cuando se

activan incrementan o reducen su conteo de uno en uno. Pueden clasificarse de
muchas maneras:
Figura 3-62 Generador de secuencia seudoaleatoria larga.
179
Sncronos y asncronos. En los contadores sncronos, todos los cambios

ocurren como resultado de un flanco del pulso de reloj, lo que minimiza el
retardo interno y la asimetra en la salida. En los contadores asncronos simples, un flip-flop conmuta al siguiente. Esto produce un retardo sustancial y
asimetra en la salida.
Preestablecidos no preestablecidos. Los contadores preestablecidos (o cargables) pueden cargarse con cualquier valor. En los mejores contadores sncronos, esta carga es tambin sncrona y la afecta el mismo flanco de reloj que se
utiliza para el conteo.
De subida/bajada y slo de subida. Los contadores de subida/bajada ofrecen mayor flexibilidad pero sacrifican algunas otras caractersticas cuando estn
confinados dentro de un paquete de 16 terminales.
Binario y decimal. Los contadores binarios son simples, aun cuando los
decimales son ms prcticos para aplicaciones de lectura humana. Los contadores
sncronos del 74160 al 74163 (originalmente introducidos como el 9310 y el 9316)
se ajustan especialmente para conteo sncrono.
Como se mencion, estos contadores son completamente sncronos; es decir,
cada cambio ocurre como resultado del flanco de subida de los pulsos de reloj.
Incluso la carga en paralelo es sncrona, habilitada mediante un nivel bajo en la
terminal PE. La carga elimina la cuenta que lleve el contador.
El mximo valor (o sea 9 para el 74160 y el 15 binario o F para el 74161) es
decodificado y activa la salida TC (conteo terminal, o sea el conteo mximo). Hay
dos entradas para habilitar el conteo.
El contador se incrementa slo cuando ambas terminales CEP (Habilitar conteo paralelo) y CET (Habilitar conteo disminuido) se encuentran en nivel Alto. La
diferencia entre CEP y CET es que un Bajo en CET obliga a que TC sea Bajo,
mientras que CEP no afecta a TC. Los circuitos 74160 y 74161 cuentan con una
entrada de borrado asncrona (MR), mientras que la entrada de borrado en los
circuitos 74162 y 74163 es sncrona.
Contador multietapas sncrono Para el conteo multietapas, todas las etapas
menos significativas deben tener su conteo limite antes de que el contador ms significativo sea activado. Los circuitos 74160 y 74161 decodifican internamente la condicin de terminal de conteo, la cual efecta la funcin AND con la terminal CET
para generar la salida TC. Esta disposicin (Fig. 3-63) permite habilitamiento en
serie, mediante la conexin de la salida TC (seal Habilitar) a la entrada CET de la
siguiente etapa. Esta configuracin requiere muy pocas interconexiones pero tiene
una desventaja: la cadena de conteo es completamente sncrona y, por lo tanto,
pasa tiempo antes que la seal Habilitar circule en cascada por las diferentes etapas
de conteo. Y esto hace que la velocidad mxima de esta funcin sea reducida. Tal
desventaja puede superarse si se emplean las terminales CEP y CET en forma apropiada. La entrada CEP del 74160 y del 74161 realiza internamente la funcin AND
con la entrada CET y est conectada a las entradas R y S de los flip-flops individuales dentro del contador. Esta caracterstica permite construir un contador multieta-
180
(b)
Figura 3-63 Conteo multietapas. a) Esquema de conteo multietapas lento para los contadores 74160 a 74163. b) Esquema de conteo multietapas de alta velocidad para los contadores
74160 a 74163.
pas que opere tan rpido como una etapa de conteo unitaria. La ventaja del mtodo
de "Habilitar mientras cuenta" se observa mejor al considerar que todas las etapas,
excepto la segunda y la ltima, se encuentran en sus condiciones terminales (conteo
lmite). Cuando la segunda etapa avanza hacia su condicin terminal, se permite
que una seal habilitar vaya a la ltima etapa de conteo. Esto completa el ciclo del
primer contador. Cuando la salida TC de la primera etapa va a un nivel activo
(alto), todas las terminales de entrada CEP se activan lo cual permite que todas
cuenten en el siguiente pulso de reloj.
Contador multietapas programable En los contadores multietapas programables decimales y binarios (Fig. 3-64), el estado anterior al conteo terminal (TC-1)
es decodifcado y activa la entrada PE. En consecuencia, el siguiente pulso de reloj
no incrementa el conteo para llegar al conteo terminal (todos nueves para decimal o
todos unos para binario), aun cuando permite cargar el valor del programa dentro del contador. Los contadores estn programados con el complemento a nueves
o unos de los mdulos de conteo, en lugar de los ms complicados complementos a
dieces o a doces utilizados en los enfoques ordinarios. La mxima frecuencia de
conteo est limitada por el retardo en la decodifcacin de TC duante el tiempo
de establecimiento de la entrada PE. Esta condicin puede superarse mediante un
flip-flop adicional, como se muestra a continuacin.
La mxima frecuencia de conteo de un contador programable mejora codificando el estado TC-2 (conteo lmite menos dos) del contador y sincronizando este
181
(b)
Figura 3-64 Contadores multietapas programables. a) Decimal (74160, 74162); b) binario

(74161, 64163).
estado con un flip-flop rpido, como el 74S109. Dicho mtodo se ilustra en la figura 3-65.
El pulso de reloj que incrementa el contador al estado TC-1 tambin reestablece
este flip-flop, entonces se activa la entrada PE. El siguiente pulso de reloj carga el
contador con un valor programado. La frecuencia de conteo garantizada puede ser
superior a 25 MHz, y slo la limita la suma de los tiempos tpd de los flip-flops, ms
el tiempo de activacin (establecimiento) de las entradas PE.
Los contadores programables ilustrados, en la (figuras 3-64 y 3-65) sufren una
disminucin en su velocidad de conteo mxima, cuando son programados con ciertos nmeros desfavorables que no permiten el tiempo suficiente para el retardo en
cascada de la salida TC.
Por ejemplo, supngase que se programa un contador BCD para el mdulo 90.
La secuencia de conteo es la siguiente:
LSD
MSD
99996
99997
99998
99909
99910
etc.
____
se activa PE
se carga el complemento a nueves de 90
182
(a)
Programa con complemento o nueve
( o ) P rograma con
cosmplemento a nueve
Figura 3-65 Contadores multietapas programables. a) Decimal (que utiliza los circuitos
74160, 64162); b) binario (que usa los circuitos 74161, 74163).
La salida TC en cascada del dgito ms significativo (MSD) debe desaparecer

durante un pulso de reloj (cuando 99909 ha sido cargado).
Si el periodo del pulso de reloj es ms corto que el retraso del acarreo, en el
siguiente pulso de reloj se efectuar una recarga y el contador dividir entre un
nmero equivocado. El uso de un segundo flip-flop resuelve este problema, como se
muestra en la figura 3-66.
El doble flip-flop proporciona un tiempo adicional para quejas salidas TC
tomen el valor Bajo en cascada, dado que stas activan la seal PE durante dos
pulsos de reloj en lugar de solo uno. Los dos flip-flops forman un contador de
mdulo 3 y estn normalmente establecidos (set). El estado TC-3 se decodifca y
activa la entrada de restablecimiento (K) del primer flip-flop. El siguiente pulso de
reloj incrementa el contenido del contador a TC-2 y restablece el primer fli-flop.
Esto activa las entradas PE y la entrada de restablecimiento (K) del segundo bies-
183
Programa con complemento a nueves
Figura 3-66 Contadores multietapas programables rpidos, sin restricciones de programas.

a) Decimal (que utiliza los circuitos 74160, 74162); b) binario (que usa los circuitos 74161,
74163).
table. El siguiente pulso de reloj carga el contador nuevamente y establece ambos
flip-flops. El siguiente pulso de reloj incrementa el contenido del contador.
Contador con factor d servicio dl 50% en la salida Cuatro circuitos que

dividen entre 6, 10, 12 y 14 se muestran en la figura 3-67. La salida Q3 proporciona
una salida con un factor de servicio del 50%. No se necesitan compuertas adicionales, excepto cuando se divide entre 14. Todas las secuencias de conteo comienzan en
el 0000 y terminan en el 1111, lo cual significa que el funcionamiento de la entrada
de restablecimiento maestra (MR) y la salida conteo terminal (TC) funcionarn
apropiadamente.
La carga en paralelo sincronizada del 74161 har qu el contador omita alguno
de los estados alcanzables durante el ciclo de conteo. En cada circuito se conecta
184
una de las salidas Q1 o Q2 a la entrada Habilitar Paralelo (PE), que es activa Baja.
Ahora bien, si la salida es Baja, se efecta la carga del contador, en lugar de realizar
conteo en el siguiente pulso de reloj.
74192/74193 como contadores de subida/bajada El 74192 es un contador
decimal de subida/bajada, mientras que el 74193 es un contador binario de 4 bits de
subida/bajada. Ambos son contadores de subida/bajada sncronos con doble entrada de reloj, adems de contar con carga en paralelo asncrono. La asincrona tiene
prioridad sobre la terminal de reestablecimiento maestra y tiene lgica interna para
el conteo terminal. Esto permite conectarla fcilmente en cascada sin ninguna lgica
adicional. Los 74192 y 74193 pueden emplearse en muchas aplicaciones de conteo
de subida/bajada, particularmente cuando el valor de conteo inicial debe cargarse
dentro del contador y cuando se requiere un conteo multietpico.
185
El conteo es sncrono y las salidas cambian de estado despus de la transicin

de Bajo a Alto, ya sea del reloj de subida (CPU) o del de bajada (CPB). La direccin
del conteo es determinada por la entrada de reloj que cambia mientras la otra
entrada de reloj se mantiene en Alto.
Los circuitos 74192 y 74193 tienen la capacidad de cargarse en forma asncrona
en paralelo, lo cual permite preestablecer (prefijar) el contador. Cuando las entradas
de carga en paralelo (PL) y la entrada maestra de reestablecimiento (MR) se
encuentra en Bajo, la informacin presente en las entradas de datos en paralelo (Po,
P1, P2 y P3 ) se carga en el contador y aparecer en las salidas, independientemente
de las condiciones de las entradas de reloj. Cuando la entrada carga en paralelo va a
Alto, el contador almacena esta informacin, y cuando lo activa el reloj, pasa al
siguiente estado apropiado en la secuencia de conteo. Las entradas paralelo se desactivan (inhiben) cuando la terminal carga en paralelo est en Alto y no tendr
afecto en el contador. Un nivel Alto en la terminal asncrona maestra de reestable-
186
cimiento (MR) tendr ms jerarqua que ambos relojes y que la carga en paralelo,
por lo que borra el contador. Obviamente, para que opere en forma predecible, no
deben desactivarse simultneamente las entradas de carga en paralelo y restablecimiento maestro.
Los circuitos 74192 y 74193_tienen las terminales de salida de conteo ascendente
(TCU) y conteo descendente (TCD), que permiten operaciones de conteo decimal
y conteo binario multietpico en cascada sin necesidad de lgica adicional. La terminal de salida de conteo ascendente se encontrar en Bajo mientras la entrada que
responde al flanco ascendente del reloj est tambin en Bajo y el contador est en su
estado ms alto (9 para el 74192, 15'para el 74193). En forma similar, la terminal de
salida de conteo descendente se encontrar en Bajo cuando la entrada que responde
al flanco descendente del reloj se halle en el mismo nivel y el contador est en el
estado cero.
Los contadores estn conectados en cascada al llevar la terminal de salida de
conteo ascendente (TCU) a la entrada que responde al flanco ascendente del reloj y
la salida de la terminal de conteo descendente (TCD) a la entrada que responde al
flanco descendente del reloj contador (y ms importante) del siguiente, como se
advierte en la figura 3-68. Por lo tanto, cuando un contador 74193 se encuentra en
el estado 15 y cuenta hacia arriba o cuando est en estado 0 y cuente hacia abajo,
un pulso de reloj cambia el estado del contador durante el flanco ascendente y en
forma simultnea temporiza el siguiente contador mediante la terminal de salida
Baja adecuada. La operacin del 74192 es la misma, excepto cuando el conteo es
hacia arriba; la temporizacin se presenta en el estado nueve. El retardo entre la
entrada de reloj y la salida de conteo terminal es equivalente al retardo de dos
compuertas (generalmente de 18 ns). Es evidente que estos retardos son acumulativos cuando los contadores estn conectados en cascada. Cuando se reestablece un
contador, la salida de conteo descendente terminal (TCD) va a Bajo si el reloj de
bajada est en Bajo y, por el contrario, si est preestablecido a su valor de conteo
terminal (valor lmite), la salida conteo ascendente terminal (TCu) va a Bajo mientras el reloj de subida est en Bajo.
Ejemplo 3-7 Conteo hacia arriba/abajo controlado por luz
En muchas aplicaciones industriales o cientficas se necesita un contador de

objetos que pasen frente a un censor. Un circuito que efecte esta funcin
requerir contar los objetos en movimiento y que stos se desplacen entre

la fuente de luz y los fototransistores.
Solucin
El circuito de la figura 3-69 permite la cuenta de objetos que pasen en

cualquier direccin y est capacitado para contar objetos en sentido contraro al normal o con movimiento no uniforme. Cada objeto que se mueva
de abajo hacia arriba incrementar el contador. Cualquier objeto que cruce
entre la fuente de luz y los dos fototransistores se toma como una unidad;
ahora bien, la longitud del objeto debe ser tal que alcance a cubrir ambos
transistores simultneamente. Este circuito puede aceptar cualquier movi-
187
188
CIRCUITOS LGJCOS Y CONVERSIN DE A/D Y D/A
miento errtico e, incluso, una direccin contraria a la normal. Los inversores hexadecimales sirven como generadores de reloj y como amplificadores de fototransistor. El flip-flop doble y las compuertas NAND de tres
entradas llevan las seales de los fototransistores a los contadores de subida/bajada.
Cuando un objeto se mueve desde un extremo al otro, cubre primero al
fototransistor dos y lleva la lnea B a Bajo. Esta accin almacena un 0 en el
registro de corrimiento de 2 bits. Cuando el objeto contina su movimiento,
cubre el fototransistor uno y lleva la lnea A a Alto. Cuando se mueve un
poco ms, descubre el fototransistor dos y de nuevo lleva la lnea B a Alto.
El siguiente pulso de reloj introduce un 1 en el primer bit de registro de
corrimiento. Esta combinacin de cero-uno en el registro de corrimiento y
el nivel Alto en la lnea A es decodificada y controlada por el reloj para
incrementar el contador. Para un objeto que se mueva de arriba hacia
abajo, la secuencia es al revs y el valor del contador disminuye.
3-3d Diseo de un controlador lgico programado simple
Cada da aumenta la tendencia a construir equipo de control electrnico sin utilizar

circuitos especializados pero con una arquitectura semejante a la de las computadoras que emplee circuitos regulares y que almacene el programa en memoria (ROM o
RAM). Algunos equipos ms complejos (control numrico, etc.) se sirven de minicomputadoras o computadoras comerciales, mientras que ciertas aplicaciones pequeas o de baja velocidad utilizan las microcomputadoras ofrecidas actualmente por
los fabricantes de semiconductores. Incluso, algunas calculadoras muy baratas tienen instrumentada alguna lgica programada en un solo chip (CI), con diseo
orientado a una ROM.
Esta seccin describe algunos diseos fciles de entender que emplean circuitera TTL/MSI para un pequeo controlador dedicado (especializado). Este controlador se aplica casos en que una minicomputadora es demasiado costosa y una
microcomputadora puede ser lenta en exceso o requerir un programa demasiado
engorroso o complicado. Este concepto utiliza una o dos docenas de circuitos
TTL/MSI muy baratos, ms una o dos memorias de slo lectura (ROM), y puede
implantar prcticamente cualquier funcin de control hasta con 16 entradas y 50
salidas.
Ejemplo 3-8 Controlador de una lavadora automtica
Normalmente, en todas las mquinas lavadoras se encuentra un simple
controlador de lazo abierto. Un motor sncrono controla un engranaje de
reduccin, el cual a su vez controla el giro de un tambor que tiene en su
superficie las terminales de programacin o las levas que activan los interruptores de salida (Fig. 3-70a). Conviene tener un circuito electrnico que
efecta esta funcin.
189
Figura 3-70 Controlador de una lavadora automtica, a) Controlador simple de lazo abierto, b) Controlador lgico programado de lazo abierto.
190
Solucin
El circuito electrnico equivalente al controlador de tambor con terminales

se ilustra en la figura 3-706. Ah, un oscilador (motor) comanda un contador que divide entre 256 (caja de engranes) para direccionar una ROM
(tambor) con ocho salidas. Si el objetivo fuera generar ocho cambios arbitrarios y salidas aleatorias, el diseo se detendra aqu. Pero, por lo general,
el punto real no requiere salidas que cambien radicalmente en una forma
aleatoria. Por el contrario es necesario tener la capacidad de activar y mantener ciertas salidas (solenoides, vlvulas, luces, etc.), comenzando en determinada posicin del programa para desactivar el sistema despus de alcanzar otra posicin. Con este fin, la ROM puede representar un exceso de
diseo. Sin embargo, es muy simple reducir el nmero de salidas de la
ROM, incrementar el nmero de salidas del sistema mediante otros componentes MSI de bajo costo o ambas opciones.
Las salidas de la ROM pueden interpretarse como direcciones e instrucciones. Como se observa en el ejemplo de la figura 3-70b las primeras
cuatro salidas son una direccin que, por medio de un decodificador 1 de
16 (74154), activa cualquiera de los 16 circuitos MSI. Las cuatro salidas
restantes de la ROM funcionan como instrucciones para seleccionar los
circuitos MSI. La direccin 15 activa el primer registro de 4 bits, igualando
sus cuatro salidas con el valor del cdigo de instruccin de 4 bits, asociado,
que llega de la ROM. La direccin 14 selecciona otro registro de 4 bits,
mientras que la direccin 13 selecciona un seguro direccionable de 8 bits
(74259). La instruccin de 4 bits determina cul salida deber cambiarse y a
qu nivel deber hacerlo. Ahora bien, un incremento insignificante del
costo permite incrementar el nmero de salidas de 8 a 64, con la restriccin
de que slo puede cambiarse un grupo simultneamente.
Cabe considerar lo anterior como un controlador de lazo abierto poco
complejo, que puede mejorarse agregando la capacidad de reduccin de
velocidad controlada. Dicha capacidad consiste en un contador preestablecido (Fig. 3-71). Una instruccin puede cambiar la configuracin de la instruccin a cualquiera de los 16 valores, mantenindolo hasta que ste sea
cambiado de nuevo. El poder real de este diseo se aprecia cuando se
incluye la capacidad de retroalimentacin, lo que en trminos de programacin sera la ejecucin de saltos condicionales, como en el circuito de la
figura 3-72. Se utiliza una de las 16 direcciones para investigar el estado de
las 8 lneas de entrada, y la instruccin asociada definee cul entrada debe
investigarse y cul es el nivel deseado. Despus, la salida subsecuente de la
ROM no se interpreta como un par de direccin/instruccin, sino como
una direccin de salto de programa. Si la entrada a prueba tiene el nivel
esperado (Alto o Bajo), esta direccin de salto se carga en el programa del
contador y contina desde ah. Si la entrada bajo prueba no tiene los niveles esperados, la direccin de salto se ignora y el programa contina sin
ejecutar ningn salto.
Figura 3-71 Controlador lgico programado, bucle abierto, velocidad variable.
191
192
HP.nBMmii.iyi
193
Obviamente, este diseo puede afinarse mediante la adicin de capacidades aritmticas, memoria de datos, apilamiento de direcciones, etc.; sin
embargo, siempre conservar el valor bsico de este diseo, lo cual implica
simplicidad y economa. La ventaja de este diseo es la flexibilidad que
ofrece al diseador de circuitos.
Normalmente, el diseo de un pequeo sistema de control comienza con el
conocimiento claro del nmero de salidas y entradas necesarias y sus caractersticas
elctricas. Pero la definicin exacta de cmo afectan las entradas de control a las
salidas (en circunstancias normales y anormales) requiere ms tiempo y ocasiona
errores normales.
El diseo lgico clsico slo puede comenzar cuando el diseo del sistema haya
sido terminado, y posiblemente necesite cambios sustanciales si el diseo de este
ltimo se modifica debido a errores o nuevos requerimientos.
Sin embargo, es posible disear, construir y probar un controlador programado
tan pronto se definan los requerimientos de entrada y salida, casi siempre en forma
simultnea con el diseo detallado del sistema. ste, la programacin y el diseo
del circuito pueden efectuarse de manera paralela, con una considerable y notable
reduccin de tiempo. Los cambios en el sistema pueden efectuarse mediante cambios en la (P)ROM, y verificarse y probarse en horas en lugar de semanas.
3-4 DISEO CON CIRCUITOS MSI

3-4a El Impacto de los circuitos MSI en el diseo lgico
En la poca de los tubos al vaco, transistores, diodos e incluso circuitos de integracin a pequea escala (SSI), el arte del diseo lgico estaba claramente definido y
medido. El diseador trataba de desarrollar un diseo con el menor nmero de
componentes y aplicaba tcnicas establecidas como los mapas de Rarnaugh, diagramas de Veitch y el lgebra booleana. El diseo del sistema, el diseo lgico y la
seleccin de componentes eran independientes; adems requeran muy poca interaccin por parte de los diseadores. Ahora bien, la integracin a mediana escala y los
circuitos estndar con un contenido de 20 a 100 compuertas han hecho que esas tres
actividades estn fuertemente interrelacionados; cada concepto influye en los otros
y es influido por los otros. Ya no es suficiente, ni lo ms importante, reducir el
nmero de compuertas y flip-flops. Pero s es mucho ms importante seleccionar
el circuito integrado complejo apropiado que pueda realizar la funcin deseada en la
forma ms econmica posible. Y hasta puede ser conveniente una redefinicin
apropiada de subsistemas que contengan componentes ms refinados y menos caros.
Adems, los niveles ms altos de integracin ofrecen tambin un menor consumo
de potencia y ms confiabilidad de los sistemas. El diseo lgico, que ha dejado de
ser un arte aislado, ya abandon su torre de marfil y la actividad es ms exigente,
pero al mismo tiempo ms estimulante y satisfactoria.
194
El diseador lgico actual debe participar en el diseo de sistemas, estar enterado de los componentes complejos con que se cuenta hoy y conocer las repercusiones econmicas de los semiconductores, los circuitos impresos, las conexiones y
las fuentes de alimentacin. Este conocimiento, lo mismo que los compromisos a
que da origen, son indispensables para alcanzar esta meta: el sistema de costo ms
bajo que cumpla con las especificaciones de funcionamiento.
3-4b Reglas generales del diseo de sistemas
Adapte la arquitectura del sistema al rendimiento requerido y a los componentes utilizados. Es recomendable usar el concepto de arquitectura paralela y de componentes rpidos para alcanzar la ms alta velocidad. Se
utiliza la arquitectura serie y componentes lentos con sistemas lentos,
con lo cual se reduce el costo y el consumo de potencia. Se emplea la
arquitectura paralela con componentes lentos o la arquitectura serie con
componentes rpidos cuando se necesita una velocidad intermedia.
Evite los sistema asincronos; convirtalos en sncronos. Los sistemas sncronos son ms fciles de disear, depurar y de darles mantenimiento.
Son ms confiables que los asincronos. Un generador de reloj simple y
barato que use menos de un circuito de compuertas puede ser suficiente
para resolver un problema de asincrona convirtindolo en una funcin
sncrona.
Use con mucho cuidado todas las seales de reloj a los contadores y registro, y tambin las entradas de disparo en los circuitos monoestables. Hay
que evitar los disparos de reloj en lo posible, utilizando a cambio las
entradas sncronas Habilitar. Tngase cuidado especial con los "parpadeos" en las salidas de los decodificadores y en la lgica combinatoria
similar. Se evitarn los tiempos lentos de subida (menores que 50 ns) y
se estar alerta por si aparecen pulsaciones dobles (sobretonos) de los
osciladores de cristal. La mayor parte de los problemas de los sistemas
intrnsecamente lentos se deben al doble disparo de los registros y circuitos monoestables ocasionados por seales deficientes de reloj o disparo.
El diseador de sistemas lentos nunca debe olvidar el hecho de que los
componentes modernos son capaces de operar en la banda de 10 a 50
MHz y que reaccionan ante pulsaciones de disparo invisibles en un osciloscopio que se use para mostrar procesos de baja velocidad.
Reduzca al mnimo el empleo de circuitos monoestables y evite los elementos RC en cualquier cambio de seal. Los circuitos monoestables con frecuencia se usan como "disparos rpidos" para corregir un sistema mal
diseado. Sin embargo, son circuitos lineales con poca inmunidad al
ruido, lo cual constituye una gran desventaja en un ambiente digital
ruidoso. Un sistema sncrono bien diseado que se sirva de dispositivos
disparados por flanco casi nunca necesitar un monoestable.
195
Los diseos con circuitos MSI debern basarse directamente en los diagramas de bloques de sistemas. Un diseo lgico con un mnimo de compuertas encubre la estructura bsica del sistema, y una conversin directa
al MSI necesariamente ser ineficiente. Siempre es mejor prescindir del
diseo lgico de minimizacin de compuertas y disear con el MSI
directamente de los diagramas originales de bloques de sistemas.
Explore creativamente las capacidades funcionales de los circuitos MSI. El
nombre que se aplica a estos circuitos se limita a designar la funcin
primordial de ellos. Un circuito MSI bien definido es mucho ms flexible
que la funcin indicada por su nombre. Un contador sncrono preestablecido puede emplearse como registro de corrimiento, un decodificador
puede servir de demultiplexor de datos y un multiplexor puede ser un
eficiente generador de funciones. Los circuitos MSI son extraordinaria
mente flexibles y esta flexibilidad puede aprovecharse en muchas formas.
3-4c Tabla de seleccin de circuitos MSI

Tabla 3-5 Multiplexores
Cudruples de 2 entradas Dobles de 4 entradas
8 entradas
16 entradas
______________________________ TTL _________________________________

74157
74158
74257
74258
74298
9322
74153
74253
74352
74353
9309
74151
74251
74152
9312
9313
25LS2535
74150
CMOS
4019
4519
4539
10159
10158
10174
4512
ECL
Triple de 3 entradas
10071
10164
Doble de 8 entradas
100163
100164
196

Dobles 1 de 4
1 de 8
1 de 10
Idel6
TTL
74139
74155
74156
9321
25LS2539
74259
7445
7442
4052
4555
4556
4051
7442
7445
9302
25LS2537
74137
74154
931174154
9311
74138
74145
9301
9302
25LS2538
CMOS
4028
4514
4515
ECL
10171
10571
10172
10572
10161
10561
10162
10562
Tabla 3-6 Decodificadores

Tabla 3-7 Operadores
TTL
Sumador completo doble
Cudruple sumador/sustractor en serie
Sumador de 4 bits
ALU de 4 bits
Bsqueda de acarreo
Multiplicador de complemento a doses de 4 X 2
Multiplicador de 8 X 8
Comparador de magnitud de 4 bits
Paridad de 8 entradas
9304
74LS385 (25LS15)
7483
74181
74182
25S05
MM67558
Am25S558
MPY8HJ
MPY12HJ
MPY16HJ
TDC1010
Am29516
7485
9324
74180
74280
8262
9348
CMOS
Sumador de 4 bits
Sumador BCD
ALU de 4 bits
4008
4560
4581
4531
4532

ECL
Sumador/sustractor completo
ALU de 4 bits
10180
10181
100181
10179
100179
10166
100166
100166
10170
10160
Bsqueda de acarreo
Paridadde9 + 9 Paridad de 11
entradas Paridad de 12 entradas
Tabla 3-8 Seguros

4 bits
4 + 4 bits
8 bits
TTL
7475
7477
74196
74197
74279
74375
9314
74116
74256
9308
74LS373
74LS573
74LS259
74LS533
9334
CMOS
4042
4043
4044
4723
2 bits
3 bits
4724
4 bits
5 bits
6 bits
10175
100150
ECL
10130
101331
10153
10168
100130
Tabla 3-9 Registros

4 bits
6 bits
8 bits
16 bits
TTL
74173
74175
74178
74194
74195
74295
74298
74379
74395
74398
74399
9300
25LS2519
74174
74378
74164
74165
74166
74198
74199
74273
74299
74323
74322
74374
74377
74574
25LS2520
9328
197
198

CMOS
4035
40194
40195
4014
4015
4021
4034
ECL
10000
10141
100141
Tabla 3-10 Contadores

TTL asincronos
De dcadas
7490
74176
74196
74290
74390
74490
Binarios de 4 bits
Divididos entre 12
7493
74177
74197
74293
74393
7492
TTL sncronos
74160
74162
9310
74168
74190
74192
74568
(ascendente/descendente)
74161
74163
9316
74169
74191
74193
74569
CMOS asi ncronos

Binarios multietapas
BCD
4020 (14 bits)

4024 (7 bits)
4040 (12 bits)
4045 (21 bits)
4727 (7 bits)
4521 (24 bits)
4553 (3 dgitos)
4534 (5 dgitos)
CMOS asincronos
De dcadas
4017
40160
40162
40192 (ascendente/descendente)
4518
Binarios de 4 bits
40161
40163
40193
4520
""""'"I" """' ..t'f""
Diversos
4526
(Programable)
4022 (temporizador
contador octal)
ndice
Acarreo en cascada, 138
Amplificadores de muestreo y retencin, 48-51
Bsqueda de acarreo, 138, 145
Cambiadores de nivel, 95
Capacitor conmutado, 11
Codificacin de la posicin de un conmutador,
120-123
Codificadores, 123-133
Codificadores con prioridad lineal, 124
Cdigo Hamming, 156
Comparador de posiciones de un conmutador, 113
Comparadores, 151-155
Compuerta AND, 69
Compuerta OR exclusiva (XOR), 72
Compuertas:
AND, 69
OR, 70
NAND, 69-70
OR, 71
XOR, 72
Contadores, 173-174, 178-188
Conversin A/D en rfaga, 23-25, 34
Conversin por aproximaciones sucesivas, 25-27
Conversin de siete segmentos a BCD, 114-117
Conversiones de cdigo, 159-169
Convertidor A/D de alta velocidad, 31-33
Convertidor A/D "de persecucin", 32
Convertidores A/D, 31
aproximaciones sucesivas, 25-27
glosario de trminos, 42-43
integracin, 28-31
de rfaga, 23-25, 34
Convertidores de analgico a digital (vase
Convertidores A/D)
Convertidores por integracin, 28-31
DAC por conmutacin de corriente, 3-9
DAC por conmutacin de tiempo, 9
DAC (conversin de digital a analgico):
BRM (multiplicador de relacin binaria), 125
conmutacin de corriente, 3-9
conmutacin de tiempo, 9
especificaciones para, 18
glosario de trminos, 21-22
linealidad, 20
multiplicacin, 13-15
DAC multiplicadores, 13-15

Deteccin de errores, 155
Detector de un patrn X de Y, 114
Direccionamiento de memoria, 117
Disparador Schmitt, 93-94
Escalera R-2R, 7
Escalera de resistores, 92
Excitadores de lnea, 94
Flip-flop acoplado por ce, 80
Flip-flops, 79-89
acoplados por ce, 80
JK, 82-89
maestro-esclavo, 80
tipo D, 82 Funciones
combinatorias, 108
Generador de funciones, 111-113, 119-120
Generador de reloj de cuatro fases, 119
Inmunidad al ruido, 65-67
Inversor, 73
JK, flip-flop, 82-89
Maestro-esclavo, flip-flop, 80
Manejo por bus de palabra mltiple, 110
Margen de ruido, 65-67
Monoestables:
no redisparables, 89-90
redisparables, 90-93
Multiplexin de tiempo, 110-111
Multiplexor analgico, 44-48
Multiplexores, 108
Multiplicacin binaria, 148
NAND, compuerta, 69-70
OR, compuerta, 71
Operadores, 133
OR, compuerta, 70, 133
Registros, 172-173
Resta binaria, 141
Seguros, 79-89, 169-170
Sistemas de adquisicin de datos, 53-56
200
CIRCUITOS LGICOS
Suma binaria, 141

Sumadores, 137
Tecnologa CMOS (semiconductor

complementario de xido/metal), 58-59
Tecnologa ECL (lgica acoplada por

emisor), 59-60
Tecnologa MSI (integracin a mediana
escala), 103
Tecnologa TTL (lgica transistor a
transistor), 58

Circuitos Logicos y Conversion de AD y DA

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SERIE DE CIRCUITOS INTEGRADOS

SERIE DE CIRCUITOS INTEGRADOS

Fotografa de los forros:

CIRCUIT OS LGICOS Y CONVERSI N DE A/ D Y D/A

Esta obra se termin de

Acrnimos usados en el libro

Binary Rate Multiplier

Direct Current (DC)

Count Enable Paralell

Count Enable Trickle

Integrated Circuit (IC)

Complementary Metal-Oxide Semiconductor

EEPROM Electrically Erasable Programmable Read-Only Memory

Erasable Programable Read-Only Memory

Least Significant Bit

x ACRNIMOS USADOS EN EL LIBRO

Least Significant Digit

MOSFET Metal-Oxide Semiconductor Field-Effect Transistor,

More Significant Bit

More Significant Digit

Programmable Read-Only Memory

Successive Aproximations Register

Mnimum Input Voltaje

Mximum Input Voltage

ACRNIMOS USADOS EN EL LIBRO

Input High Noise Margin

Input Low Noise Margin

Mnimum High Voltage

Maximum Low Voltage

1-2 Principios de conversin D/A

1-3 Especificaciones importantes en los DAC

Principios de la conversin Analgico/Digital (A/D)

l-4a Conversin en rfaga (flash)

Especificaciones importantes de los convertidores A/D

1-6 Otros circuitos utilizados en conversin D/A y A/D

Sistemas completos de adquisicin de datos

2. CIRCUITOS LGICOS DE SSI

l-6a Preamplificadores para transductores

2-2 Tipos de familias lgicas

2-2b Tecnologa CMOS

Caractersticas de las familias lgicas

2-4 Definicin de los parmetros generales

2-4a Valores mximos absolutos

2-5a Compuerta AND

Seguros o basculadores (latches) y Flip-FIops

2-8a Disparadores Schmitt

2-9 Tablas de seleccin de circuitos

Introduccin a los MSI

3-la Historia de los MSI

Deteccin y correccin de errores

Diseo con circuitos MSI

3-4a El impacto de los circuitos MSI en el diseo lgico

Amplificadores operacionales, circuitos de funcin y diseo de filtros

Nos esforzamos mucho para solucionar esta urgente necesidad y no dudamos

CONVERSIN A/D Y D/A

Director of Advanced Applications

Array Technology Inc.

El autor trabajaba en Intersil Inc. cuando escribi este capitulo

Figura 1-1 Voltmetro digital.

Figura 1-2 Sistema de control de procesos.

CONVERSIN A/D Y D/A

CIRCUITOS LGICOS Y CONVERSIN DE A/D Y D/A

Este tipo de convertidor se caracteriza por un conjunto de fuentes de corriente que

Figura 1-4 Convertidor D/A simple de 4 bits por conmutacin de corriente.