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1.

Les circuits logiques programmables : Faisons le point


Il y a quelques annes la ralisation dun montage en lectronique numrique impliquait lutilisation dun
nombre . Ceci avait pour consquences un
prix de revient lev, une mise en oeuvre complexe et un circuit imprim de taille importante.
Le dveloppement des mmoires utilises en informatique fut lorigine des premiers circuits logiques
programmables (PLD : ).
Les circuits logiques programmables sont
. ... Le cblage est
... Certains PLD ne
permettent pas la relecture de la fonction logique programme, cest pratique lorsque le
.... .
Ces circuits disposent dun certain nombre de broches dentres et de sorties. Lutilisateur associe ces broches
(plus ou moins complexes) quil programme dans le
circuit.
Sa mise en oeuvre se fait trs facilement laide . .. et
dun logiciel adapt.
Pour des moyennes sries, les composants programmables sont en gnral prfrs . Les PLD
peuvent tre programms par lutilisateur (bureau dtude, chane dassemblage) alors que les ASIC qui sont
(ils ne peuvent tre que simuls par le bureau
dtude) sont rservs des productions de trs grande srie ne serait-ce quen raison de leur cot de
dveloppement lev.

Le terme PLD regroupe 4 familles de composants :

PLD

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1.1 Les PAL

Ce sont les circuits logiques ... Les PAL sont


programms par . Ils ne sont donc
., ce qui peut tre gnant en phase de dveloppement. Un PAL permet de
remplacer jusqu ..

Principe dun PAL

Ce PAL simplifi comporte 2 entres I 1 et I2 et une sortie


O. Huit fusibles (F1 F8) permettent de raliser diverses
fonctions logiques. La programmation va consister
faire sauter les fusibles ncessaires afin de raliser la
fonction voulue. . La fusion des fusibles est obtenue en
appliquant leurs bornes une tension de 11,5 V pendant
10 50 S (leur tension de fonctionnement est environ
de 5V).

Convention de reprsentation :
La reprsentation simplifie ne montre pas tous
les fusibles, les entres de la porte ET sont
regroupes sur une seule ligne. .
.
Fusible intact

1.1.1 Exemple de programmation dun PAL

On souhaite raliser une fonction : Dterminer la fonction raliser par ce pal

1.1.2 Structure dun PAL 4 entres et 4 sorties

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1.1.3 Les diffrents types dentres / sorties
On distingue 3 principes utiliss pour les sorties. Selon le modle, un ou plusieurs types de sorties peuvent tre
utiliss sur un mme PAL.

Entres / :
Ces sorties 3 tats sont reboucles vers la matrice de fusibles. Une sortie
. intermdiaire. En mode haute impdance (la sortie tant inhibe), on peut utiliser une broche de
sortie comme tant une entre. On parle alors dentre / sortie (I/O).

Porte 3 tats

Sorties .. :
Ces sorties utilisent qui permet la logique squentielle. Par contre, une sortie
registre ne peut pas tre utilise comme entre.

Remarques :
Le nombre dentres varie ..
Le nombre de sorties varie .
La puissance est indique par une lettre code.
La vitesse indique le temps de propagation en nS.
Les versions versatiles ont une cellule de sortie programmable permettant dobtenir nimporte quel autre
type de structure de sortie (L, H, R ...).
Les versions CMOS (CE) . Les fusibles sont remplacs par des
transistors de type MOS FET. Ce ne sont ni plus ni moins que des GALs .

1.2 Les GAL


Lappellation GAL est une marque dpose de LATTICE SEMICONDUCTOR qui a t la premire socit
proposer sur le march ce type de produits. Dautres marques proposent des quivalents (compatibles)
commercialiss sous le nom de PAL CMOS, E2PAL ou encore PAL EECMOS.

Les GAL sont des PAL effaables lectriquement, qui utilisent la technologie CMOS.

1.3 Les EPLD


Ces circuits ont une capacit en nombre de portes et en possibilits de configuration est suprieure celle des
GAL.
Historiquement, les premiers EPLD taient des GAL effaables aux U.V. Il existe maintenant des EPLD
effaables lectriquement.
Les pLSI et ispLSI de LATTICE sont mi-chemin entre les EPLD et les FPGA.

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1.4 Les FPGA
Apparus il y a seulement quelques annes, les FPGA sont assimilables des ASIC programmables par
lutilisateur.
Ce sont de gros ensembles . (plusieurs milliers de portes) que
lutilisateur peut interconnecter loisir.

2. La programmation de circuits logiques


Plusieurs solutions sont possibles pour programmer les PLD. Elles dpendent essentiellement de loutil de
dveloppement utilis.
..
.
.
Fichiers JEDEC.
Le format international JEDEC est un standard de programmation trs rpandu qui est accept par la plupart
des programmateurs de PLD.
Des outils de dveloppement et de simulation tels que VIEWLOGIC ou PROTEUS disposent dune
bibliothque de composants trs tendue et permettent de concevoir graphiquement des fonctions logiques qui
peuvent tre exports en fichiers JEDEC en fonction du PLD utilis.
Les ispLSI de LATTICE peuvent se programmer directement sur la carte lectronique de lapplication. On peut
trs bien imaginer quils soient reprogramms par tlchargement alors quils sont embarqus sur un satellite !

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Lexique
ASIC (Application Specific Integrated Circuit) : Circuit non programmable configur lors
de sa fabrication pour une application spcifique.
CPLD (Complex Programmable Logic Device) : Dsigne des PLD ayant un haut niveau
d'intgration.
EEPROM ou E2PROM (Electrical Erasable Programmable Read-Only Memory) :
Mmoire programmable lecture seule, effaable lectriquement.
E2PAL : c.f. GAL.
EPLD (Erasable Programmable Logic Device) : Circuits logiques reprogrammables.
EPROM (Erasable Programmable Read-Only Memory) : Mmoire programmable
lecture seule, effaable par ultraviolets.
FPGA (Forecasting Programmable Gate Array) : Rseau de portes programmables la
demande. Technologie qui utilise des circuits encapsuls comportant des rseaux de portes
logiques non relies : lutilisateur ralise les interconnexions ncessaires par programmation.
FPLS (Field Programmable Logic Sequencer) : Ancien nom donn aux PAL registres.
GAL (Generic Array Logic) : Circuits logiques PAL reprogrammables technologie CMOS.
ISP (In System Programmable) : Circuit que lon peut programmer (et donc effacer) mme
lorsquil est en place sur lapplication.
JEDEC : Format de fichier de programmation des circuits logiques (image des fusibles
griller).
LSI (Large Scale Integration) : Intgration grande chelle : circuits regroupant quelques
centaines quelques milliers de portes logiques (CI de tlcommande, dcodeur de code
barre, etc ).
MSI (Medium Scale Integration) : Intgration chelle moyenne : circuits regroupant
quelques dizaines de portes logiques (dcodeurs, multiplexeurs, bascules ).
PAL (Programmable Array Logic) : Circuits logiques programmables dans lesquels seules les
fonctions ET sont programmables, les fonctions OU ne le sont pas.
PAL CMOS ou PAL EECMOS : c.f. GAL.
PLD (Programmable Logic Device) : Famille des circuits programmables qui comprend les
PAL, GAL, EPLD et FPGA.
PROM (Programmable Read-Only Memory) : Mmoire programmable une seule fois
lecture seule.
SSI (Small Scale Integration) : Intgration petite chelle : circuit ne regroupant que
quelques portes logiques (fonctions de base des sries 74 ou 4000).
VHDL : Langage de programmation utilis pour programmer les PLD.
VLSI (Very Large Scale Integration) : Intgration trs grande chelle : circuits regroupant
quelques dizaines de milliers de portes logiques (microprocesseurs ).

1. Exercice N1

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Soit le schma suivant :
1. Trouver lquation de Q0 et Q1.

2. En rouge raliser sur le schma les quations suivantes :


Q0 = ( /a .b ) + ( a . b ) + /b
Q1 = ( b . /b) + a + /a

2. Exercice N2
Soit le schma ci-dessous. Raliser les connections pour avoir lquation LCDFM valide.

H1
1
H2
1
HC
1

&
&
& 1
& LCDFM
&
HF
1
LF
LCDFM = + H1 * H2 * HF *
1 LF
LC + H1 * LC
1 C F C 2 1 + H1 * H2 * LC
L CLF H F H C H 2 H 1 + H1 * HF * LC
+ H1 * LF * LC
/ L / LF / H / H / H / H

3. Exercice N3
Soit le schma de la carte microprocesseur d un systme de traitement des eaux de piscine.

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1. Caractriser tout les botiers en donnant le rle, leur fonction, lorganisation, la capacit etc
2. Remplir un tableau du dcodage dadresses du systme.
3. Raliser le tableau doccupation mmoire (le mapping) du systme.
4. On dsire raliser un dcodage complet du systme ( sans adresse image ) avec un pal 14 entres et
4 sorties. Ecrire les quations de toutes les sorties du pal.
5. Complter le schma interne en rouge pour que O0, O1, O2 et O3 valident respectivement IC2, IC3 ,
IC4 et IC5.

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

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3. Les circuits logiques programmables : Faisons le point
Il y a quelques annes la ralisation dun montage en lectronique numrique impliquait lutilisation dun
nombre important de circuits intgrs logiques. Ceci avait pour consquences un prix de revient lev, une mise
en oeuvre complexe et un circuit imprim de taille importante.
Le dveloppement des mmoires utilises en informatique fut lorigine des premiers circuits logiques
programmables (PLD : programmable logic device).
Les circuits logiques programmables sont utiliss pour remplacer lassociation de plusieurs botiers logiques.
Le cblage est simplifi, lencombrement et le risque de pannes est rduit. Certains PLD ne permettent pas la
relecture de la fonction logique programme, cest pratique lorsque le programme doit rester confidentiel.
Ces circuits disposent dun certain nombre de broches dentres et de sorties. Lutilisateur associe ces broches
aux quations logiques (plus ou moins complexes) quil programme dans le circuit.
Sa mise en oeuvre se fait trs facilement laide dun programmateur, dun micro-ordinateur et dun logiciel
adapt.
Pour des moyennes sries, les composants programmables sont en gnral prfrs aux ASIC. Les PLD peuvent
tre programms par lutilisateur (bureau dtude, chane dassemblage) alors que les ASIC qui sont configurs
lors de leur fabrication (ils ne peuvent tre que simuls par le bureau dtude) sont rservs des productions
de trs grande srie ne serait-ce quen raison de leur cot de dveloppement lev.

Le terme PLD regroupe 4 familles de composants :

PLD

PAL GAL EPLD FPGA

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1.1 Les PAL

Ce sont les circuits logiques programmables les plus anciens. Les PAL sont programms par destruction de
fusibles. Ils ne sont donc programmables quune fois, ce qui peut tre gnant en phase de dveloppement. Un
PAL permet de remplacer jusqu 10 botiers SSI ou 2 3 botiers MSI.

Principe dun PAL

Ce PAL simplifi comporte 2 entres I 1 et I2 et une sortie


O. Huit fusibles (F1 F8) permettent de raliser diverses
fonctions logiques. La programmation va consister
faire sauter les fusibles ncessaires afin de raliser la
fonction voulue. . La fusion des fusibles est obtenue en
appliquant leurs bornes une tension de 11,5 V pendant
10 50 S (leur tension de fonctionnement est environ
de 5V).

Convention de reprsentation :
La reprsentation simplifie ne montre pas tous
les fusibles, les entres de la porte ET sont
regroupes sur une seule ligne. Une croix
reprsente un fusible intact.
Fusible intact

3.1.1 Exemple de programmation dun PAL

On souhaite raliser une fonction : Dterminer la fonction raliser par ce pal

3.1.2 Structure dun PAL 4 entres et 4 sorties

3.1.3 Les diffrents types dentres / sorties


On distingue 3 principes utiliss pour les sorties. Selon le modle, un ou plusieurs types de sorties peuvent tre
utiliss sur un mme PAL.

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Entres / Sorties combinatoires :
Ces sorties 3 tats sont reboucles vers la matrice de fusibles. Une sortie peut donc servir de variable
intermdiaire. En mode haute impdance (la sortie tant inhibe), on peut utiliser une broche de sortie comme
tant une entre. On parle alors dentre / sortie (I/O).

Porte 3 tats

Sorties registres :
Ces sorties utilisent une bascule D qui permet la logique squentielle. Par contre, une sortie registre ne peut
pas tre utilise comme entre.

Remarques :
Le nombre dentres varie entre 10 et 22.
Le nombre de sorties varie entre 1 et 10.
La puissance est indique par une lettre code.
La vitesse indique le temps de propagation en nS.
Les versions versatiles ont une cellule de sortie programmable permettant dobtenir nimporte quel autre
type de structure de sortie (L, H, Z ...).
Les versions CMOS (CE) sont effaables lectriquement. Les fusibles sont remplacs par des transistors de
type MOS FET. Ce ne sont ni plus ni moins que des GALs .

3.2 Les GAL


Lappellation GAL est une marque dpose de LATTICE SEMICONDUCTOR qui a t la premire socit
proposer sur le march ce type de produits. Dautres marques proposent des quivalents (compatibles)
commercialiss sous le nom de PAL CMOS, E2PAL ou encore PAL EECMOS.

Les GAL sont des PAL effaables lectriquement, qui utilisent la technologie CMOS.

3.3 Les EPLD


Ces circuits ont une capacit en nombre de portes et en possibilits de configuration est suprieure celle des
GAL.
Historiquement, les premiers EPLD taient des GAL effaables aux U.V. Il existe maintenant des EPLD
effaables lectriquement.
Les pLSI et ispLSI de LATTICE sont mi-chemin entre les EPLD et les FPGA.

3.4 Les FPGA


Apparus il y a seulement quelques annes, les FPGA sont assimilables des ASIC programmables par
lutilisateur.

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Ce sont de gros ensembles de blocs logiques lmentaires (plusieurs milliers de portes) que lutilisateur peut
interconnecter loisir.

4. La programmation de circuits logiques


Plusieurs solutions sont possibles pour programmer les PLD. Elles dpendent essentiellement de loutil de
dveloppement utilis.
Equations logiques.
Logigrammes.
Langage VHDL.
Fichiers JEDEC.
Le format international JEDEC est un standard de programmation trs rpandu qui est accept par la plupart
des programmateurs de PLD.
Des outils de dveloppement et de simulation tels que VIEWLOGIC (au hasard !) disposent dune bibliothque
de composants trs tendue et permettent de concevoir graphiquement des fonctions logiques qui peuvent tre
exports en fichiers JEDEC en fonction du PLD utilis.
Les ispLSI de LATTICE peuvent se programmer directement sur la carte lectronique de lapplication. On peut
trs bien imaginer quils soient reprogramms par tlchargement alors quils sont embarqus sur un satellite !

Les circuits programmables page 11/7


Lexique
ASIC (Application Specific Integrated Circuit) : Circuit non programmable configur lors
de sa fabrication pour une application spcifique.
CPLD (Complex Programmable Logic Device) : Dsigne des PLD ayant un haut niveau
d'intgration.
EEPROM ou E2PROM (Electrical Erasable Programmable Read-Only Memory) :
Mmoire programmable lecture seule, effaable lectriquement.
E2PAL : c.f. GAL.
EPLD (Erasable Programmable Logic Device) : Circuits logiques reprogrammables.
EPROM (Erasable Programmable Read-Only Memory) : Mmoire programmable
lecture seule, effaable par ultraviolets.
FPGA (Forecasting Programmable Gate Array) : Rseau de portes programmables la
demande. Technologie qui utilise des circuits encapsuls comportant des rseaux de portes
logiques non relies : lutilisateur ralise les interconnexions ncessaires par programmation.
FPLS (Field Programmable Logic Sequencer) : Ancien nom donn aux PAL registres.
GAL (Generic Array Logic) : Circuits logiques PAL reprogrammables technologie CMOS.
ISP (In System Programmable) : Circuit que lon peut programmer (et donc effacer) mme
lorsquil est en place sur lapplication.
JEDEC : Format de fichier de programmation des circuits logiques (image des fusibles
griller).
LSI (Large Scale Integration) : Intgration grande chelle : circuits regroupant quelques
centaines quelques milliers de portes logiques (CI de tlcommande, dcodeur de code
barre, etc ).
MSI (Medium Scale Integration) : Intgration chelle moyenne : circuits regroupant
quelques dizaines de portes logiques (dcodeurs, multiplexeurs, bascules ).
PAL (Programmable Array Logic) : Circuits logiques programmables dans lesquels seules les
fonctions ET sont programmables, les fonctions OU ne le sont pas.
PAL CMOS ou PAL EECMOS : c.f. GAL.
PLD (Programmable Logic Device) : Famille des circuits programmables qui comprend les
PAL, GAL, EPLD et FPGA.
PROM (Programmable Read-Only Memory) : Mmoire programmable une seule fois
lecture seule.
SSI (Small Scale Integration) : Intgration petite chelle : circuit ne regroupant que
quelques portes logiques (fonctions de base des sries 74 ou 4000).
VHDL : Langage de programmation utilis pour programmer les PLD.
VLSI (Very Large Scale Integration) : Intgration trs grande chelle : circuits regroupant
quelques dizaines de milliers de portes logiques (microprocesseurs ).

1. Exercice N1

Les circuits programmables page 12/7


Soit le schma suivant :
1. Trouver lquation de Q0 et Q1.

2. En rouge raliser sur le schma les quations suivantes :


Q0 = ( /a .b ) + ( a . b ) + /b
Q1 = ( b . /b) + a + /a

2. Exercice N2
Soit le schma ci-dessous. Raliser les connections pour avoir lquation LCDFM valide.

H1
1
H2
1
HC
1

&
&
& 1
& LCDFM
&
HF
1
LF
LCDFM = H1 * H2 * HF * LF
1 + H1 * LC
LC + H1 * H2 * LC
1 C F C 2 1 + H1 * HF * LC
L CLF H F H C H 2 H 1 + H1 * LF * LC
/ L / LF / H / H / H / H

3. Exercice N3
Soit le schma de la carte microprocesseur d un systme de traitement des eaux de piscine.

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6. Caractriser tout les botiers en donnant le rle, leur fonction, lorganisation, la capacit etc
7. Remplir un tableau du dcodage dadresses du systme.
8. Raliser le tableau doccupation mmoire (le mapping) du systme.
9. On dsire raliser un dcodage complet du systme ( sans adresse image ) avec un pal 16 entres et
4 sorties. Ecrire les quations de toutes les sorties du pal.
10. Complter le schma interne en rouge pour que O0, O1, O2 et O3 valident respectivement IC2, IC3 ,
IC4 et IC5.

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

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