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OPERACIN DE BUS
Cada ciclo de bus de procesador consta de al menos cuatro ciclos CLK. Estos se denominan
T1, T2, T3 y T4 (ver Figura 5). La direccin es emitida desde el procesador durante T1 y la
transferencia de datos ocurre en el bus durante T3 y T4. T2 se usa principalmente para
cambiar la direccin del bus durante las operaciones de lectura. Los periodos pueden ocurrir
entre 8086 ciclos de bus. Estos se conocen como estados "inactivos" (Ti) o ciclos inactivos
de CLK. El procesador utiliza estos ciclos para el mantenimiento interno. (Intel, 1990)
Los bits de estado S0, S1 y S2 se utilizan, en modo mximo, por el controlador de bus para
identificar el tipo de transaccin de bus de acuerdo con la tabla siguiente: (Intel, 1990)
S2 S1 S0 Caractersticas
0 (LOW) 0 0 Reconocimiento instrucciones
0 0 1 Leer I/O
0 1 0 Escribir I/O
0 1 1 Detener
1 (HIGH) 0 0 Instruccin Fetch
1 0 1 Leer datos de la memoria
1 1 0 Escribir datos en la memoria
1 1 1 Pasivo (sin ciclo de bus)
Figura 4 Temporizacin bsica del sistema
Se requiere que NMI tenga una duracin en el estado ALTO de ms de dos ciclos CLK, pero
no se requiere que est sincronizado con el reloj. Cualquier transicin de alto nivel de NMI
se engancha en el chip y se prestar servicio al final de la instruccin actual o entre
movimientos enteros de una instruccin de tipo de bloque. La seal debe estar libre de picos
lgicos en general y estar libre de rebotes en el borde inferior para evitar desencadenar
respuestas extraas. (Intel, 1990)
El 8086 proporciona una entrada de peticin de interrupcin nica (INTR) que puede ser
enmascarada internamente por software con el restablecimiento del bit de estado de FLAG
de habilitacin de interrupcin. La seal de peticin de interrupcin es generada se sincroniza
internamente durante cada reloj en el borde alto de CLK. Para responder, INTR debe estar
presente (ALTO) durante el perodo de reloj que precede al final de la corriente instruccin
o el fin de un movimiento completo para una instruccin de tipo de bloque. Durante la
secuencia de respuesta de interrupcin se desactivan otras interrupciones. El bit de
habilitacin se restablece como parte de la respuesta a cualquier interrupcin (INTR, NMI,
interrupcin de software o de un solo paso), aunque el registro FLAGS que es
automticamente empujado sobre la pila refleja el estado del procesador antes de la
interrupcin. Hasta que el antiguo registro de FLAGS sea restaurado, el bit de habilitacin
ser cero a menos que sea especficamente establecido por una instruccin. (Intel, 1990)
Durante la secuencia de respuesta (Figura 5), el procesador ejecuta dos ciclos sucesivos de
confirmacin de interrupcin (back-to-back). El 8086 emite la seal LOCK desde T2 del
primer ciclo de bus hasta T2 del segundo. (Intel, 1990)
WAVEFORMS
Bibliografa
Intel. (1990). 8086 16-BIT HMOS MICROPROCESSOR .