UNIVERSIDAD JOSE CARLOS MARIATEGUI

LECCIN N 02

FUNCIONES DE LOGICA COMBINACIONAL

(PARTE 1)

1. CONVERSORES DE CODIGO
La disponibilidad de una gran variedad de cdigos para los mismos elementos
discretos de informacin origina el uso de cdigos diferentes por sistemas digitales
diferentes. Algunas veces es necesario usar la salida de un sistema como la entrada a
otro. Debe insertarse un circuito de conversin entre los dos sistemas si cada uno
utiliza cdigos diferentes para la misma informacin. As que, un convertidor de cdigo
es un circuito que hace dos sistemas compatibles aun cuando cada uno use un cdigo
binario diferente.
Ejemplo 01:
Disear un circuito que convierta un nmero binario de 3 bits a un nmero en cdigo
Grey

2. CODIFICADORES
Un codificador tiene 2n o menos lneas de entrada y n lneas de salida. Por ejemplo, en
una de las entradas se puede ingresar un dgito decimal u octal y generarse un cdigo
de salida en BCD o binario. Los codificadores se utilizan tambin para codificar
smbolos diferentes y caracteres alfabticos.

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Codificador Binario
El codificador binario tiene 2n entradas y n salidas. Slo, una sola de las entradas
puede estar activada. La salida suministra el valor binario correspondiente a la entrada
activada.

Ejemplo 01:
Codificador de 8 a 3.
El codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dgitos y 3
salidas que conforman el nmero binario equivalente (A0 a A2). La figura muestra en el
diagrama de bloques del decodificador.

En la tabla de verdad, A0 tiene un 1 lgico para las columnas de entrada con subndice
impar. La salida A1 es 1 en las columnas I2, I3, I6 e I7 y la salida A2 es 1 en la columnas
I4, I5, I6 e I7. Las expresiones lgicas son las siguientes:
A0 = I1 + I3 + I5 + I7
A1 = I2 + I3 + I6 + I7
A2 = I4 + I5 + I6 + I7
Por ejemplo, s est activada la entrada 3, la salida es 011. El circuito se construye con
compuertas OR y se muestra en la figura.

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Ejemplo 02:
Codificador Decimal - BCD
El codificador decimal a BCD posee diez entradas, correspondientes cada una a un
dgito decimal y cuatro salidas en cdigo BCD. El diagrama de bloques de la figura
muestra la disposicin de entradas y salidas del decodificador.

El bit A3 es el ms significativo del cdigo BCD y es 1 para los decimales 8 9. La

expresin para este bit en funcin de los dgitos decimales se escribe:
A3 = 8+9
Por tanto las funciones siguientes corresponden a:
A2 = 4+5+6+7
A1 = 2+3+6+7
A0 = 1+3+5+7+9.
Ahora configurando el anlisis en un circuito combinacional, se obtiene el siguiente
circuito sin necesidad de una entrada para el bit 0.

Los circuitos codificadores pueden ser diseados con prioridad o sin ella. En los
codificadores sin prioridad con entradas activas altas, la activacin de ms de una
entrada simultneamente con valor 1, genera un cdigo errneo en la salida, de
acuerdo al nmero de entradas excitadas con el respectivo valor. La solucin de este
conveniente se logra empleando codificadores de prioridad.

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Codificador de prioridad
Los codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se
presentan varias entradas activas simultneamente. En la tabla se muestra la lgica
de entrada y de salida de un decodificador.

El codificador se encuentra comercialmente tal como se encuentra dispuesto en la

figura. La diferencia radica en unas entradas de habilitacin adicionales que activan
las entradas las salidas a unos valores predefinidos.

3. DECODIFICADORES
Un decodificador es un circuito lgico cuya funcin es indicar la presencia de cierto
cdigo en sus lneas de entrada con un nivel predeterminado a la salida. El
procedimiento consiste en interpretar el cdigo de n lneas de entrada con el fin de
activar un mximo de 2n lneas a la salida. Si el cdigo de entrada tiene
combinaciones no usadas o de no importa, la salida tendr menos de 2n salidas. La
caracterstica predominante en los decodificadores es un mayor nmero de salidas
con respecto al nmero de entradas. El diagrama de bloques se muestra en la figura.

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Decodificador Binario
Un decodificador binario tiene como caracterstica que slo una de las salidas es
habilitada a la vez, es decir, nicamente una de las salidas se pone en 1 mientras que
las otras estn en 0. La salida habilitada depende del cdigo binario de entrada.

Decodificador Binario de 2 a 4 lneas (2 bits)

El Decodificador de 2 a 4 lneas tiene 2 lneas de entrada y 4 lneas de salida. En la
tabla, las entradas del decodificador son I0 e I1 y representan un entero de 0 a 3 en
cdigo decimal. G es la entrada de habilitacin y determina la activacin del circuito de
acuerdo a su valor lgico ("1" circuito activo, "0" circuito no activo). Segn el valor
binario presente en las 2 entradas se activa una de las 4 salidas al valor lgico 1. Por
ejemplo, con el valor 1 en I0 y el valor 0 en I1 se activar la salida Y1.

Decodificador Binario de 3 a 8 lneas (3 bits)

El decodificador de 3 a 8 lneas activa una sola de las 8 lneas de salida de acuerdo
con el cdigo binario presente en las 3 lneas de entrada. Las salidas son mutuamente
exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.
Las entradas del decodificador son x, y, z y las salidas van de y0 a y7 (activas bajas).
La tabla de verdad del decodificador se muestra en la tabla.

Como la tabla anterior tiene 8 salidas, por lo tanto sera necesario dibujar ocho mapas
de karnaugh para simplificar cada una de las funciones de salida. Por tanto
procedimiento, se puede dibujar un solo mapa y reducir la funcin para cada trmino
por separado. La reduccin de cada trmino da como resultado la equivalencia entre
cada mintrmino de entrada y la salida correspondiente. Por ejemplo, la entrada 110
activar la salida Y6. En el circuito el mintrmino corresponder a una compuerta AND
de tres entradas con las variables ABC como entradas. De manera similar se
construye el circuito para el resto de entradas. El circuito lgico del decodificador de 3
a 8 lneas se representa en la figura.

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Ejemplo 01:
Decodificadores BCD a 7 segmentos
El decodificador de BCD a siete segmentos es un circuito combinacional que permite
un cdigo BCD en sus entradas y en sus salidas activa un display de 7 segmentos
para indicar un dgito decimal.
El decodificador requiere de una entrada en cdigo decimal binario BCD y siete salidas
conectadas a cada segmento del display. La figura representa en un diagrama de
bloques el decodificador de BCD a 7 segmentos con un display de ctodo comn.

Suponiendo que el visualizador es un display de ctodo comn, se obtiene una tabla

cuyas entradas en cdigo BCD corresponden a A, B, C y D y unas salidas
correspondientes a los leds que se encenderan en cada caso para indicar el dgito
decimal. La tabla muestra el caso de ejemplo.

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Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se
tratan como condiciones de no importa.
La simplificacin de la informacin contenida en la tabla requiere de siete tablas de
verdad, que se pueden separar para cada segmento. Por consiguiente, un 1 en la
columna indica la activacin del segmento y varios de estos segmentos activados
indican visualmente el nmero decimal requerido.
Segn la informacin de la tabla de verdad, se puede obtener la expresin para cada
segmento en suma de productos o producto de sumas segn la cantidad de unos y
ceros presentes.
Salida a
En la columna a existen 3 ceros y 7 unos, entonces es ms fcil obtener la funcin
PDS (producto de sumas):
a = (A+B+C+D)(A+B+C+D)= A + D(B+C) + B(D+C) = A + AB + AC + AD + BA +
BC + BD + CA + CB+ C + CD + DA + DB + DC
a = A + (AB+BA)+(AC+CA)+ (AD+DA)+( BC+CB) + BD + C + (CD+DC) +
DB = A + A +AC + A+ C + BD + C + C + DB = A + A.C + C + BD + DB

a = A + C + (B D)

Salida c
En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS:
c = (A + B + C + D)

Salida e
La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar la
representacin SDP:
e = (ABCD) + (ABCD) + (ABCD) + (ABCD); factorizando el primer trmino
con el cuarto y el segundo con el tercero:
e = BCD + ACD = D(BC+ AC)

El resto de salidas se obtiene por las mismas deducciones anteriores.

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4. MULTIPLEXORES
Un multiplexor es un circuito combinacional que selecciona una de n lneas de entrada
y transmite su informacin binaria a la salida. La seleccin de la entrada es controlada
por un conjunto de lneas de seleccin. La relacin de lneas de entrada y lneas de
seleccin est dada por la expresin 2n, donde n corresponde al nmero de lneas de
seleccin y 2n al nmero de lneas de entrada.
Multiplexor de 2 entradas
El multiplexor se caracteriza por tener dos lneas de entrada, una lnea de seleccin y
una de salida. El smbolo lgico de un multiplexor de dos entradas se muestra en la
figura.

En el multiplexor, las entradas son I0 e I1 y la

seleccin viene dada por el valor de la entrada S. El
valor de la salida Y depende de los valores lgicos
ingresados en los cuadros de texto para las variables
I0, I1 y S. Por ejemplo, s I0=0, I1=1 y S=0, entonces
Y=I0=0. La tabla de verdad se muestra en la tabla.

Multiplexor de 4 entradas
El multiplexor de 4 entradas es un multiplexor de 4 lneas a 1. La figura muestra el
diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la seleccin viene
dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lgicos
presentes en las entradas de datos y la seleccin

La tabla de verdad se muestra en la tabla. Por ejemplo, s I0=1, I1=1, I2=0, I3=1 y S1=1,
S0=0 entonces Y=I2=0.

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El problema consiste en definir un conjunto de expresiones para construir el circuito

lgico. La ecuacin en cada fila, se obtiene a partir del dato de entrada y la entrada de
seleccin de datos:

La salida es Y= I0, s S1=0 y S0=0. Entonces Y = I0S1S0.

La salida es Y= I1, s S1=0 y S0=1. Entonces Y = I1S1S0.
La salida es Y= I2, s S1=1 y S0=0. Entonces Y = I2S1S0.
La salida es Y= I3, s S1=1 y S0=1. Entonces Y = I3S1S0.

Sumando lgicamente las ecuaciones anteriores:

Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0

En consecuencia, el circuito asociado se implementa en la figura.

5. DEMULTIPLEXORES
Un demultiplexor es un circuito combinacional que recibe informacin en una sola lnea
y la transmite a una de 2n lneas posibles de salida. La seleccin de una lnea de
salida especfica se controla por medio de los valores de los bits de n lneas de
seleccin. La operacin es contraria al multiplexor. La figura muestra el diagrama de
bloques del demultiplexor.

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La figura muestra un demultiplexor de 1 a 4 lneas. Las lneas de seleccin de datos

activan una compuerta cada vez y los datos de la entrada pueden pasar por la
compuerta hasta la salida de datos determinada. La entrada de datos se encuentra en
comn a todas las AND.

El decodificador de la figura funciona como un demultiplexor si la lnea E se toma

como lnea de entrada de datos y las lneas I0 e I1 como lneas de seleccin. Observe
que la variable de entrada E tiene un camino a todas las salidas, pero la informacin
de entrada se dirige solamente a una de las lneas de salida de acuerdo al valor
binario de las dos lneas de seleccin I0 e I1. Por ejemplo si la seleccin de las lneas
I0I1 = 10 la salida Y2 tendr el mismo valor que la entrada E, mientras que las otras
salidas se mantienen en nivel bajo.

En consecuencia, como las operaciones decodificador y demultiplexor se obtienen del

mismo circuito, un decodificador con una entrada de activacin se denomina
decodificador/demultiplexor; siendo la entrada de activacin la que hace al circuito un
demultiplexor.

6. AUTOEVALUACION

Problema 01:
Disee un convertidor de cdigo cuya entrada sea un cdigo de 4 bits (c3 c2 c1 c0) que
represente los dgitos hexadecimales { 0 a 9, A, b, C, d, E, F} de modo que las salidas
controlen un digito de un display de siete segmentos y exhiban el carcter
correspondiente. (Las letras B y D generalmente se exhiben en minsculas para
distinguirlas de los dgitos 8 y 0, respectivamente.

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Problema 02:
Diseo un circuito lgico que convierta un nmero de 4 bits del formato de magnitud y
signo al formato de complemento a dos. Utilice un circuito AND-OR de dos niveles
para cada una de las salidas.

Problema 03:
Disee un convertidor de cdigo que convierta un nmero de 4 bits del cdigo Gray al
cdigo binario

Problema 04:
Disear un circuito capaz de detectar si una entrada con cuatro variables representa o
no un nmero vlido en BCD.

Problema 05:
Disee un circuito codificador 4 a 2 con prioridad que slo utilice compuertas NOR.
Las entradas son a3 a2 a1 a0, donde a3 tiene la mxima prioridad y a0 la mnima. Las
salidas son y1 y0, que indican la entrada activa con mayor prioridad, y G, la cual indica
que al menos una entrada est activa.

Problema 06:
Dados dos decodificadores 3 a 8 como el de la figura, constryase un decodificador 4
a 16.

Problema 07:
Disee un decodificador binario a decimal cuyas entradas sean activas altas, dadas
por nmeros codificadores en BCD de 4 bits (x3 x2 x1 x0) y cuyas salidas sean las
lneas activas bajas (d9,d8,d7,d6,d5,d4,d3,d2,.d1,d0). El circuito debe estar minimizado.

Problema 08:
Disee un circuito multiplexor 5 a 1 minimizando hasta donde sea posible.

Problema 09:
Disee un circuito multiplexor de tres entradas y 3 bits. Utilice slo compuertas NAND.

Problema 10:
El bloque codificador de la figura es un circuito combinacional que realiza una
codificacin de las seales cba, segn las ecuaciones siguientes:

donde c y z son los bits ms significativos:

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Se pide:
a) Obtener la tabla de salida del codificador.
b) Disear el circuito decodificador, tal que vuelva a obtenerse el cdigo original.

Problema 11
Un embalse de una presa, que se est llenando de agua, dispone de 4 sensores de
nivel designados como n0, n1, n2, n3.

La salida de cada sensor vale uno o cero segn el sensor que est cubierto por el
agua o no. Por tanto, una vez que un sensor est cubierto por el agua, todos los que
estn ms abajo tambin lo estarn. Las salidas de los sensores estn conectadas a
un circuito combinacional que codifica el nivel del agua mediante un nmero de 2 bits
formados por variables lgicas x1 y x0. Existe una salida ms, denominada V, que
solamente vale 1 cuando la presa est vaca (ningn sensor cubierto), en cuyo caso
las salidas x0 y x1 no importan. La codificacin que realiza este bloque se muestra en
la siguiente tabla:

Se pide:
a) Escribir la tabla de verdad de las funciones x1, x0 y V
b) Obtener las funciones lgicas simplificadas para x1 y x0
c) Implementar la funcin V con puertas NAND

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