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Table de matires

Introduction ........................................................................................................... 2
Manipulation 1 : ..................................................................................................... 3
1. Exprience 1 : ............................................................................................... 3
2. Exprience 2: ................................................................................................ 5
3. Exprience 3: ................................................................................................ 5
4. Exprience 4: ................................................................................................ 6
5. Exprience 5: ................................................................................................ 6
Manipulation 2 : ..................................................................................................... 8
1. Objectif : ....................................................................................................... 8
2. Cahier de charge : ......................................................................................... 8
3. Implmentation de la structure logique de ladditionneur 4 bits dans le
composant FPGA :.............................................................................................. 8
4. Le multiplexeur 4 bits :............................................................................... 10
5. Afficheur 7 segment : .................................................................................. 12
6. Compteur : .................................................................................................. 13
Manipulation 3 : ................................................................................................... 16
1. Table de vrit : .......................................................................................... 16
2. Les composantes utilises : ........................................................................ 16
3. Le montage ralis : ................................................................................... 18
4. Test du montage : ....................................................................................... 19
5. Validation du montage : ............................................................................. 20
Introduction
Grace a LabVIEW FPGA (Field-Programmable Gate Array) de National Instruments, il est
possible de crer des E/S et du matriel de contrle personnaliss sans connaissance pralable des
langages classiques HDL ni de la conception matrielle au niveau de la carte. Avec le module NI
LabVIEW FPGA, il est possible dutiliser le dveloppement graphique LabVIEW pour synthtiser
directement pour des FPGA. Il est galement possible dutiliser la technologie de FPGA
reconfigurable, pour la personnalisation du matriel de mesure et de contrle, avec la mme
programmation graphique intuitive que pour les systmes de test et de contrle.

Dans le mode NI ELVIS II+, la carte FPGA peut tre utilise comme une carte de prototypage sur
un poste de travail NI ELVIS II+. La figure montre le schma de rfrence de la carte FPGA avec
les composants :

Signal descriptions Rotary push-button Knob and


Slide switches LEDs
Push buttons 50 MHz Onboard Oscillator
LEDs FPGA Boot-up options
Two digit Seven-Segment Display Breadboard areas
GPIO Lines Digilent Pmod Connectors
NI ELVIS Connector

Figure 1: Maquette FPGA.


Conclusion

Manipulation 1
1. Exprience 1 :
Avant de commencer cette exprience on doit tout dabord installer et configurer le FPGA et le NI
ELVIS II+ selon les instructions suivantes :
Insrer la carte FPGA comme un carte de prototypage
Connecter la carte FPGA a laide du cble USB avec le PC
Alimenter le poste de travail NI ELVIS II +.
Alimenter la carte FPGA en dplaant linterrupteur sur la position ON.
Une fois on a ralis ces tapes on peut effectuer toutes nos expriences.
Pour la 1ere exprience on commence par la cration dun projet LabVIEW FPGA, en lanant
LabVIEW puis on enregistre un nouveau projet dans lexplorateur de projets. Puis on passe a la
cration dun FPGA cible VI, ensuite on rajoute le bouton BTN0 et LED0 et LED1 en les ajoutant
au volet E/S FPGA.

Figure 2

Et puis on glisse ses composantes sur notre interface LabVIEW block diagram, et on commence
les connecter de faon obtenir ceci :
Manip 1

Figure 3
Et ensuite on enregistre cela et on lexcute, et pour cela on devra attendre un temps non ngligeable
pour accomplir des taches telles que : Compilation, Estimating Ressources, Synthesizing, Translating,
Mapping, Placing and Routuing, Generating.

Figure 4

Figure 5

4
Manip 1

2. Exprience 2:
Dans cette exprience on aura plus de composantes mais le mme concept de lexprience
prcdente :
LED0 commande par SW0 LED4 commande par BTN0
LED1 commande par SW1 LED5 commande par BTN1
LED2 commande par SW2 LED6 commande par BTN2
LED3 commande par SW3 LED7 commande par BTN3

3. Exprience 3:
Cette exprience est la mme que la prcdente, en rajoutant des LED circulaire sur linterface
utilisateur LabVIEW :

Figure 6

Figure 7

Et mme sur la carte su prototypage on constate un bon fonctionnement du programme :

5
Manip 1

Figure 8:

4. Exprience 4:
A laide des fonctions logiques sur le bloc diagramme de LabVIEW on ralise et implmente les
oprations logiques suivantes :

Porte NAND a 2 entres. Porte XOR a 3 entres.


Porte NAND a 4 entres.

Figure 9:

Et sur la carte de prototypage FPGA fonctionne bien aussi.

5. Exprience 5:
On cre un projet pour raliser les commandes par Digital Writer a travers les E/S programmables
de FPGA

6
Manip 1

Connecter les sorties Digital Writer (DIO12, 13, 14, 15) aux entres FPGA (GPIO0, 1, 2, 3)
respectivement.

Figure 10

7
Conclusion

Manipulation 2
1. Objectif :
Prendre en main de lenvironnement de dveloppement Labview FPGA . On sera capable de :
Crer un projet dans LabView FPGA
Dcrire un circuit numrique laide dune programmation labView et lintgrer au projet
Synthtiser et implmenter le circuit pour NI Digital Electronics FPGA Board
Programmer le FPGA de la maquette de dveloppement , pour vrifier lopration correcte
du circuit .
2. Cahier de charge :
Dclaration des Entres et des Sorties Affectation des E/S aux broches du
pour la vue externe : composant FPGA :
Entre : A , B Entres :
Sortie : S A broches digital Writer DIO0 ,
Description comportementale par flot DIO1 , DIO2 , DIO3
de donnes pour la vue interne : B DIO4 , DIO5 , DIO6 , DIO7
S = A+B Sortie :
S Led0-Led7
3. Implmentation de la structure logique de ladditionneur 4 bits dans le
composant FPGA :
Apres avoir fait la cration du projet, sur le LabVIEW, on commence par construire une table de
boolens o on va stocker les tats des entres, aprs on utilise un convertisseur de tableau nombre
et le additionneur +, aprs un convertisseur dentiers tableaux, un tableau quon va indexer par des
constantes, et dont ses sorties seront relies respectivement aux LEDs de 0 7, tous ceci sera inclus
dans une boucle While :

Figure 11:
Manip 2

Par la suite on lance la compilation:

Figure 12:

La compilation sest termine avec succs, on peut extraire dautres informations depuis cette fentre
de compilation :

Combien de registres on a utilis La frquence de lhorloge en MHz

Le test :

Figure 13:

9
Manip 2

Le cblage sur la carte FPGA :

Figure 14:

4. Le multiplexeur 4 bits :

Figure 15:

10
Manip 2

On voulait travailler avec les ports logiques, mais le temps de simulation sera beaucoup plus long
ainsi que le schma sera trs complexe :

Donc on aura comme cahier de charge:

4 entres GPIO 1 LED


2 switches

Schma sur LabVIEW :

Figure 16:

On lance la compilation :

11
Manip 2

Figure 17:

5. Afficheur 7 segment :

Cahier de charge :
4 entres GPIO 7 LEDs
On utilise 4 entres, on construit un tableau de boolens, aprs un convertisseur de boolens en
nombre, on utilise une structure de cas, une boucle condition, dans laquelle on intgre 10 cas
possibles daffichage allant de 0 jusqu 9 , selon une condition true qui permet dallumer le
segment choisis ou false qui permet dteindre le segment :

Figure 18:

12
Manip 2

On lance la simulation :

Figure 19:

On lance le test :

Figure 20:

6. Compteur :

Cahier de charge :
7 LEDs Timer

Il suffit juste dajouter une boucle for qui permettra de rpter lopration 10 fois (c dire laffichage
de 0 dans la premire opration et 9 dans la dernire opration sans oublier dajouter le dlai daffichage
qui dpassera pas 1s).

13
Manip 2

Figure 21:

On lance la simulation :

Figure 22:

On lance le test :

Lexemple du numro 0 (Premier test) :

14
Manip 2

Figure 23:

Lexemple du numro 9 (Dernier test) :

Figure 24:

15
Manipulation 3
Cette unit de calcul permet soit dincrmenter ou de passer une valeur

1. Table de vrit :

Slection Valeur Calcule

0 La Valeur dente

1 La Valeur dente incrmente (+1)

2. Les composantes utilises :

Une boucle while : Rpte le sous-diagramme situ l'intrieur de la boucle jusqu' ce que
le terminal de condition d'entre reoive une valeur boolenne particulire. Lorsque vous
placez cette boucle While sur le diagramme, un bouton STOP apparat galement sur le
diagramme et est cbl au terminal de condition.

4 ports GPIO dentres

1 Switch qui servira de choisir lentre de slection, si le switch est OFF alors la valeur de
slection est 0 sinon la valeur de slection est 1

4 LEDs pour visualiser le rsultat de de calcul


Manip 3

Une Structure Condition : Une structure Condition comporte au moins deux sous-
diagrammes, ou conditions. Un seul sous-diagramme est visible la fois et la structure
excute seulement une condition la fois. Une valeur d'entre dtermine quel sous-
diagramme s'excute. La structure Condition est similaire aux dclarations switch ou aux
dclarations "if...then...else" des langages de programmation textuels. On va brancher notre
structure Condition avec le Switch, pour soit pass la valeur telle quelle ou bien incrmenter.

Un tableau : construire un tableau pour stocker et concatner les valeurs boolennes des 4
entres GPIO.

Un convertisseur array to num pour le brancher la sortie du tableau.

Un oprateur dincrmentation +1 pour le mettre lintrieur de la structure condition si le


switch est ON.

Un convertisseur num to array pour le brancher la sortie de la structure condition.

17
Manip 3

Un indexeur de tableau : le brancher la sortie du convertisseur num to array pour


stocker le rsultat de la structure condition dans le tableau et puis lindexer, et finalement
brancher les quatre sorties de ce tableau aux 4 LEDs pour visualiser le rsultat.

3. Le montage ralis :

Figure 25:

18
Manip 3

4. Test du montage :

On a entr la valeur 1 et on a reu la valeur 2 en sortie puisque le Switch est ltat ON,
lincrmentation a march.

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Manip 3

On a entr la valeur 3 et on a reu la valeur 4 en sortie puisque le Switch est ltat ON,
lincrmentation a march.

On a entr la valeur 10 et on a reu la valeur 11 en sortie puisque le Switch est ltat ON,
lincrmentation a march.

5. Validation du montage :
On remarque que le montage ralis rpond notre besoin, il incrmente la valeur de lentre par +1
si le Switch est ltat ON , et laisse passer la mme valeur dentre sans incrmentation si il est
ltat OFF . On peut donc valider notre montage aprs ce test ralis.

20
Conclusion

Pour conclure, nous tenons remercier


notre professeur Mr EL ADIB Samir qui
nous a pousss raliser un tel projet.
Nous avons appris d'une part comment
travailler avec cette nouvelle technologie
des systmes embarqus FPGA et d'autre
part raliser des manipulations trs
importantes qui nous a permis dapprocher
de plus de notre domaine de travail
rseaux et tlcommunications car les
systmes embarqus ont une utilit
majeure pour un ingnieur en rseau, il
permet aussi de se de familiariser
progressivement avec l'univers
professionnel