Escuela Profesional de Ing.

Informtica y Sistemas - UNSAAC

- Organizacin del Procesador

- Introduccin a pipeline

Ing. E.Gladys Cutipa A.

Semestre 2016 - II
Organizacin del Procesador
CAMINO DE DATOS

Memoria
RASC

Unidad Registrador de
de Entrada de la ULA
Control Bus de Entrada
de la ULA.
Registrador de
Salida de la ULA

Fig.01. Organizacin del Procesador y del camino de datos.

Organizacin del Procesador

Memoria RASC: Conjunto pequeo de registradores

dedicados para almacenamiento temporario de datos relativos
a la decodificacin y ejecucin de instrucciones.
Unidad Lgica Aritmtica (ULA): Circuito lgico
combinacional que realiza operaciones booleanas sobre
palabras almacenadas en la memoria de RASC y almacena el
resultado en la misma.
Vas Internas: Barramentos(buses) dedicados que permiten
la transmisin de datos de la memoria de RASC para ULA y
vice versa.
Camino de Datos: Memoria RASC + ULA+ Vas Internas.
Unidad de Control (UC): Circuito lgico secuencial
responsable por la generacin de seales de control del
camino de datos en secuencia adecuada para implementar
interpretacin de instrucciones.
Organizacin del Procesador

Operacin del Camino de Datos (Ciclo de Mquina):

- Lectura de los registradores de la memoria RASC.

- Escrita en los registradores de entrada de la ULA.
- La operacin de la ULA corrientemente seleccionada es
ejecutada.
- El resultado del procesamiento de la ULA es escrito en
el registrador de salida de la ULA.
- El registrador de salida de la ULA es ledo.
- El contenido es copiado para el registrador de destino
en la memoria RASC.
Unidad funcional de la CPU
Bus de
El CPU puede ser Datos
dividido en dos
categoras funcionales,
las cuales pueden ser Bus de
llamadas de Unidad, Direcciones

conforme sigue:
- Unidad Funcional de
Control y Unidad
Funcional de
Procesamiento.

Diagrama funcional
de la CPU
Unidad funcional de la CPU

La Unidad Funcional de Procesamiento es compuesta por los

elementos: Registradores, ACC, ULA. La unidad funcional de
control es compuesta por los siguientes elementos: RDM, REM,
CI, RI, Decodificador de instrucciones, UC, Clock (relog).

Los componentes del procesador son interconectados por medio

de un bus, que consiste en un conjunto de hilos paralelos que
permiten la transmisin de datos, direcciones y seales de control
entre la CPU, memoria y dispositivos de entrada y salida.
Unidad funcional de procesamiento
Bus de
Datos

El procesamiento de
datos es la accin de
manipular uno o mas Bus de
Direcciones
valores (datos) en cierta
secuencia de acciones,
de modo a producir un
resultado til.
Unidad lgica aritmtica - ULA
CACHE de
instrucciones

La ULA es una pequea

parte del circuito
integrado de la CPU,
utilizada en pequeos
sistemas.

Bus
externo
Bus
interno
Unidad lgica aritmtica - ULA

Funcin: Ejecucin de las instrucciones de los programas que

se encuentran almacenadas en memoria. Al llegar a la CPU,
esas instrucciones son interpretadas y traducidas en
operaciones matemticas a ser ejecutadas por la ULA.

ULA: aglomerado de circuitos lgicos y componentes

electrnicos simples que, integrados, realizan las operaciones
aritmticas y lgicas.
Registradores

Funcin: Almacenamiento de datos y resultados que sern

usados por ULA.
Sirven de memoria auxiliar bsica para ULA.
Clasificacin: registradores de uso general y
registradores de uso especfico.
La cantidad y el empleo de los registradores varan
bastante entre modelos de UCP.
Registradores

Como estn dentro del procesador, pueden ser ledos y

escritos a una velocidad bastante alta.
Ejemplo:
- Program Counter(PC): almacena la direccin de la
prxima instruccin.
- Registrador de instrucciones (IR): Almacena
instruccin que est siendo ejecutada.
- Registradores de uso general, registradores de
segmentos, registrador FLAGS (PSW Program
Status Word),
Buses

Conjunto de hilos paralelos que permite la transmisin

de datos, direcciones, seales de control e instrucciones.
Tipos: Buses internos y externos al procesador.
Introduccin a PIPELINE

Idea:
Dividir el proceso en estagios independientes
Mover objetos a travs de los estagios en secuencia.
En cualquier instante, mltiples objetos estn siendo
procesados
Ejemplo de Pipeline

Ejemplo de la Lavandera

Carlos, Jeison, Alan y Edgar

Cada uno tiene una bolsa de ropas
para lavar, secar y pasar.

Lavar consume 30 minutos

Secar consume 40 minutos
Pasar consume 20 minutos
 Lavandera sin Pipeline

Media noche
Tiempo
Orden tareas

Lavandera secuencial gasta 6 horas para 4 bolsas.

Si ellos aprendieran sobre pipelining, cuanto tiempo gastaran?
 Lavandera con Pipeline

Media noche
Tiempo
Orden tareas

Lavandera pipelined
gasta 3,5 horas para 4
bolsas.
Pipeline en el Procesador

BI DI EX MEM WB
Busca Decodifica Ejec. Instruc. Accesa Write
instruccin instruccin Calcula direc. memoria back

Tiempo
Sin pipeline: No puede iniciar una nueva instruccin sin concluir la anterior

Tiempo
Con pipeline: Puede iniciar una nueva instruccin mientras la anterior est
siendo procesada.
Conflicto en el Pipeline

Conflicto de Control:
Instruccin de desvi condicional que puede invalidar
diversas bsquedas de instrucciones.

Instrucciones de Desvos:
Testan una condicin especificada por la instruccin.
Si la condicin es verdadera, entonces el desvi es
tomado.
Si la condicin es falsa, entonces el desvi no es
tomado
Cuando el desvo es tomado la ejecucin comienza en
la direccin principal del desvo.
 Conflicto en el Pipeline

BI DI EX MEM WB
Busca Decodifica Ejec. Instruc. Accesa Write
instruccin instruccin Calcula direc. memoria back
Pipeline sin instrucciones de desvos

Tiempo
Pipeline con instrucciones de desvos Inst3 espera
decisin si el
desvi ser
tomado
Instruccin
de desvo Tiempo
Previsin de Desvos

Instruccin de Desvi Instruccin de Desvi

Lenguaje Alto Nivel Assembly
a = c d; sub r1, r2, r3
if (a==0) jz
{ b_recibe_1
b = 1; mov b,0
} jmp salta_b
else b_recibe_1: mov b,1
{ salta_b: nop
b=0;
}
Tcnicas de Previsin de Desvos

Estrategias de Previsin de Desvos

Previsiones Estticas:
Hacen siempre la misma previsin, sin considerar el
histrico de los desvos.

Previsiones Dinmicas:
Basan las previsiones en la historia pasada de los desvos
(usan tablas de histrico)
Tcnicas de Previsin de Desvos

Previsiones Estticas
1. Prever que todos los desvos siempre sean tomados:
Precisin de 50% o mas.
Simples de implementar

2. Prever que todos los desvos nunca sean tomados:

Precisin de 50% o mas.
Simples de implementar.
3. Prever desvo basado en el OP CODE de la instruccin
de desvo:
Prev que para algunos OP CODE el desvo ser
siempre tomado ex.jz end-principal (siempre
tomado) y jz end-alvo (nunca tomado).
Estudios muestran tasa de acierto de +- 75%.
Tcnicas de Previsin de Desvos
Previsiones Dinmicas
1. Prever que el desvi ser decidido de acuerdo con el
histrico de los desvos anteriores:

Obs.: Con 1 bit

cuenta apenas la
historia del ltimo
desvi.
Tcnicas de Previsin de Desvos

Esos bits 110 significan que:

En la antepenltima vez el desvo
Se usa un algoritmo fue tomado
para decidir si el desvo En la penltima vez el desvo fue
ser o no tomado, con tomado.
base en los 3 ltimos En la ltima vez el desvi fue no
histricos. tomado.