Mestrado Integrado em Engenharia Electrotécnica e de Computadores

Telecomunicações
Projecto de Circuitos VLSI 2009/10

Projecto full-custom de uma porta lógica

complexa
José Jorge da Silva Borges, Patrício Lima Ferreira

A figura seguinte mostra o esquemático do circuito

Objectivo da porta lógica:
O objectivo deste trabalho é efectuar o desenho
full-custom (CMOS) de uma porta lógica OAI32
com Cadence IC Station.

A porta logíca deve implementar a seguinte

função Q=NOT [(A+B+C).(D+E)].

O principal critério de qualidade deste projecto é

o produto AT2 (produtoárea*tempo de
propagação).

1. Projecto
O diagrama da figura 1 mostra a sequência de etapas
seguidas na execução deste projecto.

Fig2:Esquemático da porta lógica

 Simulação do esquemático e determinação da

do valor óptimo da figura de mérito AT2.

O primeiro passo desta etapa consistiu na

escolha de uma célula lógica básica com as
mesmas capacidades de fornecer corrente
de que um inversor considerado de
referência.

De seguida efectuou-se a simulação

paramétrica da célula básica desenhada. O
parâmetro da simulação é número de
portas dos transístores.

Em cada simulação foi avaliada uma única

porta, mantendo as restantes a níveis
lógicos de forma que a saída seja apenas
decidida pela porta em teste.

Foram utilizadas as expressões [1] geradas

pela calculadora da Cadence permitindo
medir automaticamente as grandezas de
Figura 1 interesse.
Passa-se a explicar algumas das etapas mais
importantes: A expressão utilizada para estimar a área
tem o seguinte forma:

_______________________________________
[1] Expressões apresentadas em anexo no fim do
documento.
 𝑨𝒓𝒆𝒂 = 𝟏𝟔 ∗ 𝟏𝟎. 𝟒𝟏 ∗ 𝑵𝒑𝒐𝒓𝒕𝒂𝒔 (𝝁𝒎𝟐 ) Entradas Nº Tp Area F.
Em que o valor 16 corresponde ao factor de portas (ps) um2 mérito
sobredimensionamento da área total e 10.41 A 7 350 1166 142,8
corresponde a área (em 𝝁𝒎𝟐 ) efectiva da célula B 8 299 1342 119.6
básica. C 12 197 1999 77.2
D 15 185 2498 62.81
Os gráficos a seguir apresentados mostram os E 23 105 3830 41.8
resultados correspondes à avaliação da entrada A. Tabela 1

A coluna mais à direita mostra o caso mais favorável

(AT2) encontrada na avaliação de cada uma das
entradas.

O caso que deve ser escolhido é o que apresenta o

pior tempo de propagação (maior valor), ou seja,
número de portas igual a 7.

Neste projecto optou-se por escolher um número de

portas ligeiramente inferior ao referido acima, de
forma a beneficiar a área da célula. O úmero de
portas considerado é 5.
Fig 3: gráfico Area / W Entrada Nº Tp Area F.
portas (ps) Um2 mérito
A 5 419 1328 146,5
Tabela 2

 Dimensões dos transístores

A tabela 3 mostra as dimensões W/P dos transístores

da célula projectada.

Inversor
𝑀𝑃 𝑀𝑁
de
1.75/0.35 0.7/0.35
referência
Fig 4: gráfico Tp / W
𝑀𝑃1,2,3 𝑀𝑃3,4 𝑀𝑁1,2,3,4,5
Célula (3X) (2X) (2X)
básica 5.25/0.3 3.5/0.35 1.4/0.35
5
Célula 𝑀𝑃1,2,3 𝑀𝑃3,4 𝑀𝑁1,2,3,4,5
final 26.25/0. 17.5/0.3 7/0.35
(5xC.basica)
35 5

Tabela 3

Fig 5: gráfico F mérito / W
Os resultados obtidos para as restantes entradas
estão resumidos na tabela 1.
2. Metodologia de simulação
A simulação do circuito foi feita nas seguintes
condições gerais:
Excitação da entrada com uma onda
quadrada de amplitude 3,3V, tempos de
subida e descida de 10ps, largura do pulso
de 5us e período de 10us.
A saída ataca uma carga de 0.32pF
A simulação do esquemático e pós-layout segue a
seguinte sequência de passos:
1. Geração expressões para medir parâmetros de
interesse usando funções especiais da
calculadora
2. Importação dessas expressões para o simulador.
3. Simulação porta a porta de forma autónoma.
4. Análise de resultado
A simulação pos-layout é feita usando a célula de
teste criada para o efeito.
Na sessão seguinte explica-se os procedimentos para
efectuar a simulação.
 Procedimentos de Simulação
Para simular o circuito usou-se o software Cadence
Vituoso Analog Environment . Os procedimentos
seguidos são os seguintes:
1. Criar uma célula para testes (test_bench).
2. Configurar os sinais de entrada:
Escolhe Setup  Stimuli. Os campos
devem ser preenchidos conforme mostra a
figura seguinte. Nota que os dois níveis de
tensão da onda são introduzidos como
parâmetros (Bp e Bp2).
Fig 6
Depois de preencher os campos
adequadamente, clica em ok
3. Definir os parâmetros a ser medidos e
apresentados sob as formas de gráfico e tabela:
Escolhe OutputsSetup.
Define o nome do parâmetro ( Name(opt))
À frente de calculator clica em open para
criar a expressão desejada a partir da
calculadora.
Depois da expressão ser criada na
calculadora à volta janela Setting Outputs e
importa a expressão (get expression).
Define todos os parâmetros desejados um a
um. Neste projecto as expressões criadas
correspondem ao tempo de propagação
(Tp), tempos de propagação de subida
(TpLH) e de descida (TpHL), figura de
mérito (fmerito), e área do circuito (area).
Por exemplo TpHL eTpLH foram definidos usando
a função delay da calculadora. O tempo de
propagação Tp é a média dos dois parâmetros
anteriores.
Fig 7
4. Correr as simulações usando simulações
paramétricas:
Para configurar as simulações paramétricas tal como
descrito acima, alternou-se as tensões das ondas
quadradas de acordo com a tabela abaixo:
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Porta A B C D E
V1 3.3 0 0 3,3 3,3
Iter1 V2 0 0 0 3,3 3,3
V1 0 3,3 0 3,3 3,3
Iter2 V2 0 0 0 3,3 3,3
V1 0 0 3.3 3,3 3,3
Iter3 V2 0 0 0 3,3 3,3
V1 3,3 3,3 3,3 3,3 0
Iter 4 V2 3,3 3,3 3,3 0 0
V1 3,3 3,3 3,3 0 3,3
Iter5 V2 3,3 3,3 3,3 0 0
Tabela 4

Em cada iteração os valores das tensões nas portas

são mudados. O objectivo é simular porta a porta de Fig.9
forma autónoma. O processo para efectuar esta
simulação é o seguinte:

Escolhe ToolsParmetric Analysis, depois

adiciona as variáveis e escolhe a lista de valores
para cada uma das variáveis conforme é
mostrada na figura seguinte.

Fig 10

Fig 8

Terminadas as configurações, escolhe Analysis

 Start para correr as simulações.

No fim da simulação aparece o resultado em

gráficos ou em tabelas.

_______________________________________
[1] Expressões apresentadas em anexo no fim do
documento.
 3. Data sheet do componente

Esta porta lógica usa a tecnologia AMS 0.35𝜇𝑚. Os parâmetros temporais foram medidas sob a seguintes
condições:

 Tempo de subida do sinal de entrada (10%-90%): 10ps.

 Cada saída do circuito ataca uma carga de 0.32pF.

Designação OAI32

Funcionamento A célula projectada implementa a função lógica Q=NOT [(A+B+C).(D+E)].

Pinos Entradas: A, B,C,D,E Saída: Q Polarização:Vdd (+3.3V),gnd

Entrada Sd Entradas Sd Entradas Sd

A B C D E Q A B C D E Q A B C D E Q
0 0 0 0 0 1 0 1 0 1 1 0 1 0 1 1 0 0
0 0 0 0 1 1 0 1 1 0 0 1 1 0 1 1 1 0
0 0 0 1 0 1 0 1 1 0 1 0 1 1 0 0 0 1
0 0 0 1 1 1 0 1 1 1 0 0 1 1 0 0 1 0
Tabela de
verdade 0 0 1 0 0 1 0 1 1 1 1 0 1 1 0 1 0 0
0 0 1 0 1 0 1 0 0 0 0 1 1 1 0 1 1 0
0 0 1 1 0 0 1 0 0 0 1 0 1 1 1 0 0 1
0 0 1 1 1 0 1 0 0 1 0 0 1 1 1 0 1 0
0 1 0 0 0 1 1 0 0 1 1 0 1 1 1 1 0 0
0 1 0 0 1 0 1 0 1 0 0 1 1 1 1 1 1 0
0 1 0 1 0 0 1 0 1 0 1 0

Entrada
s TpHL TpLH Tp Trise Tfall
Tempos de A 3,47E-10 4,75E-10 4,11E-10 9,34E-10 6,15E-10
propagação B 3,13E-10 4,53E-10 3,83E-10 9,34E-10 5,48E-10
C 2,70E-10 3,96E-10 3,33E-10 9,32E-10 4,87E-10
D 2,31E-10 3,62E-10 2,97E-10 8,26E-10 4,34E-10
E 2,58E-10 3,86E-10 3,22E-10 8,26E-10 4,73E-10
Área Área=𝐴𝑟𝑒𝑎𝑟𝑒𝑐𝑡𝑎𝑛𝑔𝑢𝑙𝑜 = 40,80 × 24,10 = 983.28 𝝁𝒎𝟐
ocupada

Figura 𝐹𝑖𝑔. 𝑀é𝑟𝑖𝑡𝑜 = 𝐴𝑟𝑒𝑎 × 𝑇 2 = 983,28 × 4112 = 166,05𝜇𝑚 2 𝑝𝑠 2

Mérito
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Fig 11: Grafico com as entradas e as saídas com todos os casos(00000 a 11111)

// Expressoes para medir parametros:

4. Anexo 1: Expressões geradas na calculadora

1)Tempo prop descida TpHL:

delay(VT("/A") 1.65 1 "rising" VT("/Q") 1.65 1 "falling" 0 0 nil nil )

2)Tempo prop subida TpLH:

delay(VT("/A") 1.65 1 "falling" VT("/Q") 1.65 1 "rising" 0 0 nil nil )

3)Tempo de propagaçao total Tp:

(delay(VT("/A") 1.65 1 "rising" VT("/Q") 1.65 1 "falling" 0 0 nil nil

)+delay(VT("/A") 1.65 1 "falling" VT("/Q") 1.65 1 "rising" 0 0 nil nil
))/2

4)Area total do esquematico:

(15.62*(10**-12))*VAR("ngate")

5)Figura merito AT^2²:

(( 15.62*(10**-12))*VAR("ngate"))*((delay(VT("/A") 1.65 1 "rising" VT("/Q")
1.65 1 "falling" 0 0 nil nil )+delay(VT("/A") 1.65 1 "falling" VT("/Q")
1.65 1 "rising" 0 0 nil nil ))/2)**2)

_______________________________________
[1] Expressões apresentadas em anexo no fim do
documento.