Cap06 CC PDF

SISTEMAS DIGITAIS
CIRCUITOS COMBINATRIOS
TPICOS
Setembro de 10 H. Neto, N. Horta

CIRCUITOS COMBINATRIOS TPICOS - 2
SUMRIO:
DESCODIFICADORES
CODIFICADORES
MULTIPLEXERS
DEMULTIPLEXERS
SOMADORES / SUBTRACTORES
COMPARADORES
Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADOR (em ingls, DECODER)
O DESCODIFICADOR binrio um circuito combinatrio que permite, perante uma

combinao de entradas, activar uma e s uma sada.
I1 I0 O0 O1 O2 O3 DESCODIFICADOR 2:4
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
No smbolo do componente, o ndice dos sinais de entrada/sada permite identificar

claramente as sadas e o peso de cada um dos sinais de entrada.

DESCODIFICADOR COM ENTRADA DE ACTIVAO (Enable)
A entrada de ENABLE permite, quando activa (neste caso, a 1), que o descodificador
funcione normalmente. Quando no activa, inibe o seu funcionamento fazendo com que
todas as sadas fiquem inactivas (neste caso, todas a 0).
EN I1 I0 O0 O1 O2 O3
DESCODIFICADOR 2:4
1 0 0 1 0 0 0
X/Y
1 0 1 0 1 0 0
0 O0
1 1 0 0 0 1 0 I0 1
1 O1
I1 2
1 1 1 0 0 0 1 2 O2
0 0 0 0 0 0 0 Enable EN 3 O3
0 0 1 0 0 0 0
0 1 0 0 0 0 0
0 1 1 0 0 0 0

DESCODIFICADOR: ESTRUTURA INTERNA
A figura representa a estrutura interna de um descodificador binrio de 2 entradas.

Cada sada representa uma das combinaes possveis das entradas
I1 I0 O0 O1 O2 O3 & O0
0 0 1 0 0 0 1
I1
. & O1
0 1 0 1 0 0
1 0 0 0 1 0
& O2
1
1 1 0 0 0 1 I0
& O3
O 0 = I1 . I 0 O 2 = I1 . I 0
O1 = I1 . I 0 O 3 = I1 . I 0

DESCODIFICADOR com sadas activas a zero
I1 I0 O0 O1 O2 O3
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0
No smbolo do componente, o na sada indica que esta activa a 0, i.e., a sada

seleccionada tem um 0 e as outras tm um 1.
(funciona como se tivesse um inversor na sada)

DESCODIFICADORES: Exemplos de Componentes
DESCODIFICADOR 3:8
74LS138
X/Y
DUAL DECODER 2:4
0
1
1
74LS139
X/Y
DUAL DECODER 2:4
2
2 1
4 2 0
3 1
2
EN 3
4
& 5
EN
6 1
2 0
1
7 2
EN 3
Nos 3 exemplos os sinais de sada so activos a zero.

No 138 o Enable um AND de 3 entradas, 2 delas
negadas. No 139 o Enable activo a zero. No 155 o
Enable um AND de 2 entradas, 1 delas negada.
CODIFICADOR (em ingls, ENCODER)
O CODIFICADOR binrio um circuito combinatrio que indica qual das entradas

possveis que est activa (neste caso, a 1).
I3 I2 I1 I0 O1 O0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
Nesta verso simples, o codificador s considera 4 das 16 combinaes possveis de

entrada.
O circuito no distingue a situao de todas as entradas estarem a 0.
O circuito no distingue as situaes em que esto a 1 mais do que uma entrada.

CODIFICADOR DE PRIORIDADE
As entradas deste codificador tm uma ordem de prioridades: em caso de mais de uma

entrada activa (a 1) considerada a de maior prioridade.
I3 I2 I1 I0 O1 O0 V
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 X 0 1 1
0 1 X X 1 0 1
1 X X X 1 1 1
A entrada I3 a de maior prioridade, seguida da I2, da I1, e a I0 a de menor prioridade.

A sada V suplementar indica se existe pelo menos uma entrada activa (a 1).

MULTIPLEXER
O MULTIPLEXER um circuito combinatrio que permite, atravs da especificao

dos sinais de seleco, encaminhar uma das N entradas de dados para a sada.
MULTIPLEXER 4:1
S1 S0 O MUX
Comportamento
0 0 D0 S0 1
S1 2
0 1 D1 O D0
D0 0
D1
1 0 D2 D1 1 O
D2
D2 2
1 1 D3 D3
D3 3
SEL(S1,S0)
As entradas de seleco determinam a entrada de dados cujo valor colocado na sada

MULTIPLEXERS: ESTRUTURA INTERNA
S0 1
S1 S0 O
S1 1
0 0 D0
0 1 D1 &
D0
1 0 D2
&
1 1 D3 D1
1
O
&
D2
&
D3
O = D 0 . S1 . S0 + D1 .S1 . S0 + D 2 . S1 . S0 + D 3 . S1 .S0

MULTIPLEXERS: SIMBOLOGIA
MULTIPLEXER 4:1 MULTIPLEXER 4:1

simples com enable
MUX MUX EN S1 S0 O
EN
1 0 0 D0
0
1
}G 0
3
0
1
}G 0
3
1 0 1 D1
0 0
1 1 0 D2
1 1
2 2 1 1 1 D3
3 3
0 X X 0

MULTIPLEXERS: Exemplos de Componentes
MUX 8:1 QUAD MUX 2:1 DUAL MUX 4:1

74LS151 74LS153
MUX
EN
0
0
1} G
0
_
3
1 G 0
_
7 EN MUX
2
0
0 1
1 2
2 3
3
4
5
6
7
Nos 3 exemplos os sinais de Enable so activos a zero (a activao do

funcionamento normal do componente acontece quando EN=0).
O 74151 tem uma sada suplementar que a negao da outra.

DEMULTIPLEXER
O DEMULTIPLEXER um circuito combinatrio que permite, atravs da especificao

dos sinais de seleco, encaminhar a entrada para uma das N sadas.
DEMULTIPLEXER 1:4
S1 S0 O0 O1 O2 O3
0 0 IN 0 0 0
0 1 0 IN 0 0
1 0 0 0 IN 0
1 1 0 0 0 IN

DEMULTIPLEXERS: ESTRUTURA INTERNA
DEMULTIPLEXER 1:4
S0 1
S1 S0 O0 O1 O2 O3
0 0 IN 0 0 0 S1 1
0 1 0 IN 0 0
1 0 0 0 IN 0 & OUT0
1 1 0 0 0 IN & OUT1
IN
& OUT2
O 0 = IN . S1 . S0 O 2 = IN . S1 . S0
O1 = IN . S1 . S0 O 3 = IN . S1 . S0 & OUT3

DEMULTIPLEXER E DESCODIFICADORES
Um DESCODIFICADOR com ENABLE equivalente a um DEMULTIPLEXER,

sendo as entradas de dados do primeiro as entradas de seleco do segundo e a entrada
de ENABLE do primeiro a entrada de dados do segundo.
Nota: os 2 smbolos abaixo referem a mesma funcionalidade do circuito.
DUAL DMUX 1:4 DECODER 2:4

74LS139
74LS139
X/Y
1
2 0
1
2
EN 3
1
2 0
1
2
EN 3

DESCODIFICADORES: APLICAES (F. COMBINATRIAS)
Realizao de F. Combinatrias de 3 variveis com DECODERs 3:8
f1(X,Y,Z) = m(1,5,7) Z
X/Y 0
1
f2(X,Y,Z) = m(0,3,4) Y 1
F1
2
2
X
4
3
4
5
6
F2
7

DESCODIFICADORES: APLICAES (F. COMBINATRIAS)
Realizao de F. Combinatrias de 3 variveis com DECODERs 3:8

com sadas activas a 0.
74LS138
f1(X,Y,Z) = m(1,5,7) X/Y
0
Z 1
f2(X,Y,Z) = m(0,3,4) 1
Y 2 & F1
2
X
4
3
4
& & F2
EN 5
6
5V 7

MULTIPLEXERS: APLICAES (FUNES COMBINATRIAS)
Exemplo de Realizao de F. Combinatrias de 2 variveis com MUX 4
F = A + AB
MUX
B
A B F
A }
0
1
G 0
_
3
0 0 1 VCC F
"1" 0
0 1 1
"1" 1
1 0 1
"1" 2
1 1 0
"0" 3
VGND

MULTIPLEXERS: APLICAES (FUNES COMBINATRIAS)
Exemplo de Realizao de F. Combinatrias de 3 variveis com MUX 4:1
F = A B + A C + ABC
A B C F
MUX
0 0 0 1
F =1 B
0 0 1 1 A }
0
1
G 0
_
3
F
0 1 0 0
F =C "1" 0
0 1 1 1
C 1
1 0 0 0
F =0 "0" 2
1 0 1 0 C 3
1 1 0 1
F =C
1 1 1 0

DESCODIFICADORES: APLICAES (DESCODIFICAO)
Exemplo de Realizao de um DECODER 3:8 tendo por base 2 DECODERs 2:4
X/Y
A0 1 0 D0
A1 1 D1
2
2 D2
A2 1
EN 3 D3
X/Y
1 0 D4
2 1 D5
2 D6
EN 3 D7

MULTIPLEXERS: APLICAES (MULTIPLEXAGEM)

Exemplo de Realizao de um MUX 8:1 tendo por base 2 MUX 4:1
MUX
S2 EN
S2
S0
S1
0
1 } G
0
_
3
OUT0
D0 0
D1 1
D2 2
D3 3
1 OUT
MUX
S2
EN
S0
S1
0
1 }
G 0
_
3
D4 0 OUT1
D5 1
D6 2
D7 3

MULTIPLEXERS: APLICAES (MULTIPLEXAGEM)

Exemplo de Realizao de um MUX 16:1 tendo por base 4 MUX 4:1
MUX MUX
EN EN
X/Y
0
S0
S1
0
1 } G 0
_
3
S0
S1
0
1 } G 0
_
3
S2 1 OUT0 OUT2
1
S3 2 2 0 D8 0
3
D0
D1 1 D9 1
D2 2 D10 2
D3 3 D11 3
1
OUT
MUX MUX
EN EN
S0
S1
0
1 }
G 0
_
3
S0
S1
0
1 }
G 0
_
3
0 D12 0 OUT3
D4 OUT1
1 D13 1
D5
2 D14 2
D6
D7 3 D15 3

CIRCUITO PARA SOMA ARITMTICA

Exemplo: Somador de 2 nmeros de 4 bits cada. 0 1 1 0 Carry
7 0 1 1 1
A estrutura mais simples resolve 1 bit de cada vez: + 2 + 0 0 1 0

9 1 0 0 1
C4 C3 C2 C1
A3 A2 A1 A0
+ B3 B2 B1 B0
C4 S3 S2 S1 S0
A3 B3 A2 B2 A1 B1 A0 B0
+ + + +
C3 C2 C1
C4 S3 S2 S1 S0

CIRCUITO SEMI-SOMADOR
O circuito semi-somador (em ingls, half-adder) soma A Carry-out

2 bits de entrada (sem transporte anterior) e produz 1 +
B Sum
bit da soma e 1 bit de transporte.
Corresponde p.ex. ao 1 passo do algoritmo de soma: SEMI-SOMADOR
soma os 2 bits de menor peso e obtm 1 bit S0 da
soma e o transporte C1 para o passo seguinte. HALF-ADDER
C4 C3 C2 C1
A3 A2 A1 A0
+ B3 B2 B1 B0
C4 S3 S2 S1 S0
C1 A0 B0
S0

SEMI-SOMADOR
A B Cout S Cout = A B
0 0 0 0 S = A B
0 1 0 1
1 0 0 1
A =1
1 1 1 0 S
B
&
Cout

CIRCUITO SOMADOR COMPLETO

O circuito somador completo (em ingls, full-adder) A Carry-out
soma 3 bits de entrada (incluindo o transporte anterior) B +
Carry-in Sum
e produz 1 bit da soma e 1 bit de transporte.
P.ex. no 2 passo: soma 3 bits A1 e B1 e o transporte
C1 do passo anterior, e obtm 1 bit S1 da soma e o SOMADOR
transporte C2 para o passo seguinte. COMPLETO
FULL-ADDER
C4 C3 C2 C1
A3 A2 A1 A0
+ B3 B2 B1 B0
C4 S3 S2 S1 S0
C2 A1 B1 C1
S1
SOMADOR COMPLETO AB
Cin 00 01 11 10
S = Cin A B + Cin A B
0 0 1 0 1
+ Cin A B + Cin A B
A B Cin Cout S 1 1 0 1 0 = A B Cin
0 0 0 0 0
AB
0 0 1 0 1 Cin 00 01 11 10
0 1 0 0 1 0 0 0 1 0 Cout = A B + Cin A + Cin B

0 1 1 1 0 1 0 1 1 1
= A B + Cin ( A B )
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0 A =1 =1
S
1 1 1 1 1 B
& &
1
Cout
Cin

RIPPLE CARRY ADDER

BN AN B3 A3 B2 A2 B1 A1 B0 A0
CN C3 C2 C1
FA CN-1 C4 FA FA FA FA 0
SN S3 S2 S1 S0
A velocidade mxima de execuo limitada pela necessidade de propagar

o Carry desde a soma do primeiro bit at soma do bit mais significativo.
No pior caso, o tempo de propagao do Carry ser N tPFA.
Exemplo
A0 comuta de 0 para 1. 0 0 0 0 1 1 1 1
Ai = 0, i0 0 0 0 0 0 0 0 1
Bi = 1, i + 1 1 1 1 + 1 1 1 1
1 1 1 1 0 0 0 0
O Ripple Carry Adder o somador mais simples possvel (que requer menos portas lgicas).
Existem inmeros circuitos alternativos para diversos compromissos velocidade/rea.
REPRESENTAO DE NMEROS NEGATIVOS
Sinal e Valor
O bit mais significativo representa o sinal, e os restantes bits representam o seu valor
absoluto.
Ex.: -9 = 10001001
Complemento para 1
O complemento para 1 de N, em n bits, definido como (2n - 1) - N.
2n 1 um nmero constitudo por n 1s.
Subtrair de 1 equivale a inverter o bit: 1 0 = 1 e 1 1 = 0.
Portanto, complementar para 1 corresponde a inverter todos os bits (0 1 e 1 0).
Ex.: -9 = 11110110 ( = 11111111 00001001 = 25510 910 ).
Complemento para 2
O complemento para 2 de N, em n bits, definido como 2n N para N 0, e 0 para N = 0.
Portanto, complementar para 2 corresponde a complementar para 1 e somar 1.
Ex.: -9 = 11110111 ( = 100000000 00001001 = 25610 910 ).
Na prtica, o complemento para 2 pode ser formado do seguinte modo: mantm-se todos os
0s menos significativos e o primeiro 1, e invertem-se todos os outros bits mais
significativos.
NMEROS BINRIOS COM SINAL

Complemento Complemento Sinal e
Decimal para 2 para 1 Valor
+7 0111 0111 0111
As operaes usando o sistema de sinal +6 0110 0110 0110
e valor so mais complicadas, devido +5 0101 0101 0101
necessidade de gerir separadamente o +4 0100 0100 0100
sinal e o valor. +3 0011 0011 0011
Por isso, so normalmente utilizadas +2 0010 0010 0010
representaes em complemento. A +1 0001 0001 0001
representao em complemento para 2 +0 0000 0000 0000
habitualmente preferida em sistemas -0 - 1111 1000
digitais por ter uma nica representao -1 1111 1110 1001
para o 0, e por as operaes resultarem -2 1110 1101 1010
mais simples. -3 1101 1100 1011
-4 1100 1011 1100
-5 1011 1010 1101
-6 1010 1001 1110
-7 1001 1000 1111
-8 1000 - -
SOMA ARITMTICA DE NMEROS COM SINAL USANDO

COMPLEMENTO PARA 2
A soma aritmtica de 2 nmeros binrios com sinal, representados em complemento

para 2, obtida pela simples adio dos 2 nmeros incluindo os bits de sinal. O
ltimo carry out no considerado.
Exemplos
0 0 0 0 1 1 0 0
4 0 1 0 0 4 1 1 0 0
+ 3 + 0 0 1 1 + ( 3) + 1 1 0 1
7 0 1 1 1 7 1 0 0 1
1 1 0 0 0 0 0 0
4 0 1 0 0 4 1 1 0 0
+ ( 3) + 1 1 0 1 + 3 + 0 0 1 1
1 0 0 0 1 1 1 1 1 1

SUBTRACO DE NMEROS COM SINAL USANDO

COMPLEMENTO PARA 2
A subtraco de 2 nmeros binrios com sinal, representados em complemento para
2, obtida do seguinte modo: forma-se o complemento para 2 do subtractor e soma-
se ao subtraendo. 1
Exemplo 4 0 1 0 0 4 0 1 0 0 0 1 0 0
3 0 0 1 1 + ( 3) + 1 1 0 1 + 1 1 0 0
1 1 0 0 0 1 0 0 0 1
B3 A3 B2 A2 B1 A1 B0 A0
Complemento para 2 =
(Complemento para 1) + 1
A complementao para 1
C3 C2 C1
realizada invertendo todos os bits C4 FA FA FA FA 1
do subtractor.
A adio de 1 efectuada pondo o S3 S2 S1 S0
Carry inicial a 1.

CIRCUITO SOMADOR/SUBTRACTOR
As operaes de adio e subtraco so habitualmente combinadas num nico

somador genrico, atravs da incluso de 1 porta ou-exclusivo em cada Full-Adder.
Quando o sinal de controlo SUBTRACT = 0, realizada a adio A + B
(os operandos Bi no so invertidos e C0 = 0).
Quando o sinal de controlo SUBTRACT = 1, realizada a subtraco A B
(os operandos Bi so invertidos e C0 = 1).

OVERFLOW
Para se obter um resultado correcto, na adio e na subtraco, necessrio
assegurar que o resultado tem um nmero de bits suficiente. Se somarmos 2
nmeros de N bits e o resultado ocupar N+1 bits diz-se que ocorreu um overflow.
As unidades aritmticas digitais usam um nmero fixo de bits para armazenar os
operandos e os resultados, sendo necessrio detectar e sinalizar a ocorrncia de um
overflow.
Um overflow pode ocorrer na adio, se os 2 operandos so ambos positivos ou se
so ambos negativos.
Overflow = Carry N Carry N 1
Exemplos
0 1 0 0 1 0 0 0
4 0 1 0 0 4 1 1 0 0
+ 5 + 0 1 0 1 + ( 5) + 1 0 1 1
ovfl. 1 0 0 1 ovfl. 0 1 1 1

SOMADOR DE 4 BITS
TTL 74LS283
Somador de 4 bits completo: soma
2 nmeros de 4 bits cada e inclui
um bit de carry-in. Gera um
resultado da soma com 4 bits e
gera tambm um carry-out.
}
0
1
2
3
P
0
1
2
3
}
0
1
2
3
Q
CI CO

COMPARADOR DE NMEROS DE 4 BITS
TTL 74LS85
COMP
Este circuito faz a comparao de
2 nmeros binrios de 4 bits.
O circuito pode ser ligado em
cascata, para realizar comparaes
}0
1
2
3
>
P
P>Q
entre nmeros de N > 4 bits, = P=Q
< P<Q
utilizando os 3 bits de entrada
suplementares.
}0
1
2
3
Q

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SISTEMAS DIGITAIS

Setembro de 10 H. Neto, N. Horta

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADOR (em ingls, DECODER)

O DESCODIFICADOR binrio um circuito combinatrio que permite, perante uma

No smbolo do componente, o ndice dos sinais de entrada/sada permite identificar

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADOR COM ENTRADA DE ACTIVAO (Enable)

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADOR: ESTRUTURA INTERNA

A figura representa a estrutura interna de um descodificador binrio de 2 entradas.

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADOR com sadas activas a zero

No smbolo do componente, o na sada indica que esta activa a 0, i.e., a sada

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADORES: Exemplos de Componentes

Nos 3 exemplos os sinais de sada so activos a zero.

CODIFICADOR (em ingls, ENCODER)

O CODIFICADOR binrio um circuito combinatrio que indica qual das entradas

Nesta verso simples, o codificador s considera 4 das 16 combinaes possveis de

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

As entradas deste codificador tm uma ordem de prioridades: em caso de mais de uma

A entrada I3 a de maior prioridade, seguida da I2, da I1, e a I0 a de menor prioridade.

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

O MULTIPLEXER um circuito combinatrio que permite, atravs da especificao

As entradas de seleco determinam a entrada de dados cujo valor colocado na sada

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

MULTIPLEXERS: ESTRUTURA INTERNA

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

MULTIPLEXER 4:1 MULTIPLEXER 4:1

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

MULTIPLEXERS: Exemplos de Componentes

MUX 8:1 QUAD MUX 2:1 DUAL MUX 4:1

Nos 3 exemplos os sinais de Enable so activos a zero (a activao do

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O DEMULTIPLEXER um circuito combinatrio que permite, atravs da especificao

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DEMULTIPLEXERS: ESTRUTURA INTERNA

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

Um DESCODIFICADOR com ENABLE equivalente a um DEMULTIPLEXER,

DUAL DMUX 1:4 DECODER 2:4

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADORES: APLICAES (F. COMBINATRIAS)

Realizao de F. Combinatrias de 3 variveis com DECODERs 3:8

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADORES: APLICAES (F. COMBINATRIAS)

Realizao de F. Combinatrias de 3 variveis com DECODERs 3:8

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

MULTIPLEXERS: APLICAES (FUNES COMBINATRIAS)

Exemplo de Realizao de F. Combinatrias de 2 variveis com MUX 4

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

MULTIPLEXERS: APLICAES (FUNES COMBINATRIAS)

Exemplo de Realizao de F. Combinatrias de 3 variveis com MUX 4:1

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

DESCODIFICADORES: APLICAES (DESCODIFICAO)

Exemplo de Realizao de um DECODER 3:8 tendo por base 2 DECODERs 2:4

Setembro de 10 SISTEMAS DIGITAIS H. Neto, N. Horta

MULTIPLEXERS: APLICAES (MULTIPLEXAGEM)

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