manualEIII PDF

Universidade do Algarve
Departamento de Engenharia Electronica e Computacao
Apontamentos de Electr
onica III
2003
Luis Moura
1
Luis Moura Apontamentos de Electr
onica III
Agradeco aos Professores Jose Bastos e Peter Stallinga pelas sugestoes e

correccoes que serviram para melhorar a qualidade deste manuscrito. Aos
varios alunos que, nos anos lectivos anteriores, foram apontando varias cor-
reccoes e sugestoes, dirijo igualmente uma palavra de apreco.
O docente: Luis Moura
2
Conte
udo
1 Aplicac
oes n
ao-lineares de amplificadores operacionais 5
1.1 O amplificador logaritmo . . . . . . . . . . . . . . . . . . . . . 6
1.1.1 Esquema basico . . . . . . . . . . . . . . . . . . . . . . 6
1.1.2 Outras causas de erro . . . . . . . . . . . . . . . . . . . 10
1.1.3 Analise da estabilidade do amplificador logaritmo . . . 11
1.1.4 Implementacoes praticas de amplificadores logaritmos . 21
1.2 Multiplicadores analogicos . . . . . . . . . . . . . . . . . . . . 25
1.2.1 Multiplicador de trans-conductancia . . . . . . . . . . 27
1.2.2 Multiplicador log-antilog . . . . . . . . . . . . . . . . . 42
1.2.3 Multiplicador tempo-amplitude . . . . . . . . . . . . . 43
1.3 Mixers ou Moduladores . . . . . . . . . . . . . . . . . . . . . . 48
1.3.1 Moduladores Comutados . . . . . . . . . . . . . . . . . 48
1.3.2 Moduladores nao-lineares . . . . . . . . . . . . . . . . . 52
1.4 Amplificadores com Controlo Automatico de Ganho (AGC) . . 53
2 Circuitos Multivibradores 59
2.1 Introducao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
2.2 Os circuitos bi-estaveis . . . . . . . . . . . . . . . . . . . . . . 59
2.3 Os circuitos astaveis . . . . . . . . . . . . . . . . . . . . . . . 63
2.3.1 O astavel implementado com portas logicas . . . . . . . 67
2.3.2 O astavel implementado com o NE555 . . . . . . . . . 69
2.4 Os circuitos mono-estaveis . . . . . . . . . . . . . . . . . . . . 71
2.4.1 O mono-estavel implementado com portas logicas . . . 71
2.4.2 O mono-estavel implementado com um amplificador . . 73
3 Malha de captura de fase - PLL 76

3.1 Introducao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.1.1 Princpios basicos de funcionamento . . . . . . . . . . . 77
3.2 Analise para pequenos sinais . . . . . . . . . . . . . . . . . . . 82
3.2.1 Filtro RC passa-baixo . . . . . . . . . . . . . . . . . . 84
3.2.2 Filtro passa baixo com um zero . . . . . . . . . . . . . 87
3
onica III
3.2.3 Filtro activo . . . . . . . . . . . . . . . . . . . . . . . . 88

3.3 Analise do erro de fase - Estado estacionario . . . . . . . . . . 91
3.4 Analise da estabilidade . . . . . . . . . . . . . . . . . . . . . . 96
3.5 Analise do erro de fase - Regime transiente . . . . . . . . . . . 99
3.5.1 Filtro RC simples . . . . . . . . . . . . . . . . . . . . . 99
3.5.2 Filtro RC - polo-zero . . . . . . . . . . . . . . . . . . . 102
3.5.3 Filtro activo . . . . . . . . . . . . . . . . . . . . . . . . 102
3.6 Os componentes da PLL . . . . . . . . . . . . . . . . . . . . . 105
3.6.1 Detectores de fase . . . . . . . . . . . . . . . . . . . . . 105
3.6.2 VCOs - Voltage Controlled-Oscillators . . . . . . . . . 116
3.6.3 Divisores de frequencia . . . . . . . . . . . . . . . . . . 129
3.7 Gama de sincronismo da PLL linear . . . . . . . . . . . . . . . 129
3.8 Gama de captura para a LPLL. Aquisicao de sincronismo . . . 131
3.9 Gama de sincronismo para a PLL digital . . . . . . . . . . . . 133
3.10 Gama de captura para a DPLL. Aquisicao de sincronismo . . 134
3.11 Analise de rudo para a PLL linear . . . . . . . . . . . . . . . 136
3.12 Aplicacoes das PLLs . . . . . . . . . . . . . . . . . . . . . . . 143
3.12.1 Filtros de Tracking . . . . . . . . . . . . . . . . . . . . 143
3.12.2 Modulacao de fase (PM) e frequencia (FM) . . . . . . 143
3.12.3 Desmodulacao de FM . . . . . . . . . . . . . . . . . . . 144
3.12.4 Desmodulacao de AM . . . . . . . . . . . . . . . . . . 145
3.12.5 Phase Shifters . . . . . . . . . . . . . . . . . . . . . . . 146
3.12.6 Receptor com PLL . . . . . . . . . . . . . . . . . . . . 147
3.12.7 Malhas de translacao . . . . . . . . . . . . . . . . . . . 148
3.12.8 Sincronizacao de dados . . . . . . . . . . . . . . . . . . 148
A Ap
endice: Transformadores 152
4
Captulo 1
Aplica
coes n
ao-lineares de
amplificadores operacionais
A aplicacao nao-linear mais simples para um amplificador operacional que se

pode considerar e quando este e utilizado em malha aberta e se permite que
ele sature. Com efeito, dado que o ganho de um amplificador operacional e
muito elevado (tipicamente varia entre 103 a 105 ) e que a sua excursao de sinal
de sada esta limitada às tensoes de alimentacao o amplificador operacional,
operado em malha aberta, funciona, de forma muito aproximada, como um
comparador ideal tal como se mostra na figura 1.1.
Vo
Vo
Vcc
Vi Av Vi
-V cc
a) b)
Figura 1.1: caracterstica tensao de entrada- tensao de sada para uma com-
parador ideal (a) e para um amplificador operacional em malha aberta (b)
A utilizacao de elementos nao-lineares juntamente com amplificadores

operacionais permite realizar operacoes nao-lineares. Por exemplo, a uti-
lizacao de um dodo na malha de realimentacao de um amplificador operaci-
onal permite a implementacao de um amplificador logaritmo.
5
onica III
1.1 O amplificador logaritmo

Um amplificador logaritmo realiza uma caracterstica tensao de entrada-
tensao de sada do genero:
vo = K1 log(K2 vi ) (1.1)
em que vi e vo representam as tensoes de entrada e de sada, respectiva-

mente. K1 e K2 sao factores de escala que, como se vera adiante, dependem
dos parametros do circuito. Por outro lado, o amplificador exponencial im-
plementa uma funcao do tipo:
vo = K1 eK2 vi (1.2)
Os amplificadores logaritmos aplicam-se, por exemplo, em situacoes onde ha

necessidade de comprimir a gama dinamica1 . Um sinal que seja caracterizado
por uma tensao mnima de 1mV e uma tensao maxima de 10 V tem uma gama
dinamica de 104 = 80 dB. A aplicacao deste sinal a um amplificador logaritmo
com um factor de escala apropriado pode reduzir esta gama dinamica para
10 ou 20 dB. A necessidade de compressao da gama dinamica pode surgir na
conversao analogica para digital (A/D) de um sinal em que se pretende que
a palavra que representa cada amostra tenha um n umero de bits reduzido.
Com se sabe, o n umero de bits necessarios para uma conversao A/D depende
directamente da gama dinamica do sinal para uma determinada razao sinal-
rudo de quantizacao.
Para a recuperacao do sinal original e necessario a utilizacao de um am-
plificador anti-logaritmo.
Outros exemplos da utilizacao de amplificadores logaritmos sao na im-
plementacao de multiplicadores e em circuitos com controlo automatico de
ganho (AGC).
1.1.1 Esquema b
asico
A configuracao mais simples para um amplificador logaritmo e mostrada na
figura 1.2. Assumindo que o amplificador operacional e ideal (Av ,
Ri e Ro = 0) e possvel escrever:
Vi
Ii = (1.3)
R
Id = Ii (1.4)
1
A gama din amica de um sinal de tensao define-se como a raz
ao entre a tens
ao mais
elevada e a mais baixa desse mesmo sinal.
6
onica III
Vd
Ii
Vi R Vo
terra virtual
Figura 1.2: Amplificador logaritmo
em que Id representa corrente do dodo.

Como se sabe, a caracterstica tensao-corrente de um dodo e descrita
pela seguinte equacao:
Vd

Id = Is e VT
1 (1.5)
KB T
VT = (1.6)
q
em que q = 1.6 1019 Coulomb (carga do electrao), KB = 1.38 1023 Joule/Kelvin

(constante de Boltzmann) e T =o C + 273.15 (Temperatura absoluta). Is re-
presenta a corrente de saturacao inversa que, para um dodo de silcio, e
tipicamente da ordem de nano-Ampère.
Quando o dodo esta em conducao e se Vd >> VT entao a eq. (1.5) pode
ser simplificada da seguinte maneira:
Vd
Id Is e VT (1.7)
Conjugando as eqs. (1.3) e (1.7) e possvel escrever:
Vi Vd
= Is e VT (1.8)
R
Dado que Vo = Vd tem-se que:
Vi
Vo = VT log (1.9)
RIs
A equacao anterior e do genero da eq. (1.1) e reflecte uma relacao logartmica
entre a tensao de entrada e a tensao de sada em que K1 = VT e K2 =
1/(Is R).
Esta configuracao apresenta alguns problemas. Note-se que os factores de
escala sao ambos dependentes da temperatura. Com efeito VT e directamente
7
onica III
proporcional à temperatura ambiente e Is tambem varia com a temperatura

- na vizinhanca da temperatura ambiente esta corrente duplica por cada
aumento de 10o C de temperatura.
Alem dos problemas relacionados com a temperatura, o circuito acima
descrito enferma de outros problemas que ocorrem para correntes pequenas e
elevadas e que se traduzem num afastamento da caracterstica descrita pela
eq. (1.9). Para correntes elevadas, a resistencia do proprio semicondutor,
embora pequena, faz-se sentir como uma resistencia, Rb , em serie com o
dodo ideal e, portanto, a caracterstica do amplificador passa a ser:
Vi Vi
Vo = VT log Rb (1.10)
RIs R
ou seja, existe um termo linear em adicao ao termo logaritmo. A resistencia
Rb e tipicamente inferior a uma dezena de Ohm e a sua influencia e signifi-
cativa para correntes superiores a 10 mA.
Para correntes muito pequenas intervem as correntes superficiais (ou de
fuga). Qualquer juncao semiconductora apresenta imperfeicoes na sua malha
cristalina. Esta imperfeicoes sao essencialmente deslocamentos dos atomos
em relacao à sua posicao ideal e ocorrem mais frequentemente nos stios onde
o cristal foi cortado para fazer o semiconductor. Tais imperfeicoes fazem com
que o semiconductor, às baixas correntes, tenha uma relacao entre a corrente
e a tensao do genero:
Id
Vd = VT m log (1.11)
Is
em que m e um factor compreendido aproximadamente entre 1 e 4. Este
factor que nao e igual nem para os dodos do mesmo tipo varia tambem com
a corrente conduzida pelo dodo. Para correntes elevadas (maiores que 10
A) m 1.
As razoes apontadas mostram que a configuracao da figura 1.2 nao fun-
ciona razoavelmente para gamas dinamicas de tensao superiores a 2 - 3
decadas. A utilizacao de transstores na configuracao permite extender a
gama dinamica ate cerca de 6 decadas. As duas configuracoes mais habituais
para implementar o amplificador logaritmo usando transstores sao mostra-
das na figura 1.3. Note-se que em qualquer das configuracoes VBC = 0. Para
a analise das configuracoes usam-se as equacoes de Ebers-Moll que descre-
vem o comportamento do transstor para sinais largos. A estas equacoes
acrescentam-se tambem os termos de erro que aparecem devido à existencia
de correntes superficiais em cada uma das juncoes do transstor. Assim tem-
8
onica III
IC IE IC IE
V
BC
Ii V BC
V BE
Ii V BE
Vi R Vo Vi R Vo
a) b)
Figura 1.3: Amplificador logaritmo implementado com transstor
se que:
VBE
VBC
X VBE

IE = IES e VT
1 + I ICS e VT
1 + IES i e mi VT
1 (1.12)
| {z } | {z } i
| {z }
Efeito dodo Efeito transstor Termos de erro
VBC
VBE
X VBC
IC = ICS e VT
1 + N IES e VT
1 + IES j e mj VT
1 (1.13)
| {z } | {z } j
| {z }
Efeito dodo Efeito transstor Termos de erro
IES e ICS sao as correntes de saturacao inversas da juncao base-emissor e
da juncao base-colector, respectivamente. I e N representam a razao de
transferencia de corrente2 (efeito transstor) inversa e directa3 , respectiva-
mente.
Para o circuito da figura 1.3 a) tem-se que Ii = IC e VC = 0. Assim,
usando a eq. (1.13) e atendendo a que Vo = VBE tem-se que:
Vo

Ii = N IES e VT
1 (1.14)
Vo
N IES e VT ; Vo >> VT (1.15)
ou seja
Ii
Vo = VT log + VT log N (1.16)
IES
2
N
ao confundir estes par
ametros com do transstor:
I
=
1 I
N
=
1 N
3
Como se sabe o efeito transstor e predominantemente do emissor para o colector
(N 1) enquanto que e bastante reduzido do colector para o emissor (I 0)
9
onica III
Da equacao anterior conclui-se que a influencia das correntes superficiais

(termos de erro) na caracterstica logartmica e nula, tal como se pretendia.
Existe apenas um termo constante que constitui efectivamente um offset
constante e que e possvel eliminar facilmente.
Para a segunda configuracao (figura 1.3 b) tem-se que a corrente de en-
trada, Ii e a soma da corrente de colector com a corrente de base do transstor,
ou seja, a corrente de emissor;
VBE
X VBE

IE = IES e VT
1 + IES i e mi VT
1 (1.17)
i
Usando as eqs. (1.12) e (1.13) para VBC = 0 e N 1 tem-se que a corrente

de base e aproximadamente igual aos termos de erro. Assim caso o transstor
tenha um ganho de corrente IC /IB elevado e possvel minimizar o efeito dos
termos de erro na caracterstica logartmica.
1.1.2 Outras causas de erro

offset do operacional
Os amplificadores operacionais praticos tem geralmente um offset referido
à entrada nao nulo. Este offset pode fazer com que o terminal inversor do
operacional deixe de ser uma terra virtual e por isso VCB deixa de ser igual
a zero o que pode introduzir erros apreciaveis na caracterstica logartmica.
E essencial que o amplificador operacional tenha alguma forma de correccao
desta tensao de offset.
Efeito das correntes de polarizac

ao de entrada
A maioria dos amplificadores operacionais tem uma corrente de polarizacao
de entrada que nao e nula. Esta corrente e a corrente de polarizacao dos
transstores que compoem o andar de entrada do amplificador operacional
que frequentemente sao implementados com transstores bipolares como e
o caso do A 741. Para este operacional as correntes de polarizacao de
entrada sao da ordem de 80 nA. Existem amplificadores operacionais cujos
andares de entrada sao implementados com FET e para os quais as correntes
de entrada sao praticamente nulas. No entanto este tipo de amplificadores
tendem a ter offsets de entrada mais elevados. As correntes de polarizacao
de entrada, ainda que reduzidas, causam problemas na relacao logartmica
dado que a corrente de colector deixa de ser igual à corrente de entrada. Uma
das maneiras possveis de ultrapassar este problema esta descrito na figura
1.4 a). Nesta configuracao injecta-se uma corrente Vb /Rb igual à corrente de
10
onica III
polarizacao de entrada do amplificador operacional, Ib . Assim, IC = Ii . No

entanto, a corrente de polarizacao depende da temperatura, o que implica
que apenas se consegue compensar o amplificador para um u nico valor de
temperatura. A solucao da figura 1.4 b) aproveita o facto das duas corrente
IC IC
Ii Ii
Ib Ib
Vi Vi
R Vo R1 Vo
Vb Rb I b -R 2 I b I b R2
a) b)
Figura 1.4: Amplificador logaritmo com compensacao de correntes de pola-

rizacao de entrada.
de polarizacao de entrada serem aproximadamente iguais4 . Com efeito agora

verifica-se que a tensao nos terminais de entrada do amplificador operacional
e R2 Ib (desde que o amp-op tenha um ganho de tensao muito elevado) pelo
que a corrente de entrada e dada por:
Vi + R2 Ib
Ii = (1.18)
R1
e a corrente de colector e dada por:
Vi R2 Ib
IC = + Ib (1.19)
R1 R1
Caso R1 seja igual a R2 entao e possvel anular o efeito da corrente Ib na
corrente de colector. Note-se ainda que, como as duas corrente de entrada
tem o mesmo tipo de variacao com a temperatura, a compensacao efectua-se
mesmo quando Ib varia com a temperatura.
Dado que se introduziu uma resistencia em serie com a entrada nao in-
versora nao se tem uma terra virtual no terminal inversor pelo que agora
VBC 6= 0. E assim conveniente tentar manter o produto R2 Ib o menor possvel.
1.1.3 An
alise da estabilidade do amplificador logaritmo
O amplificador logaritmo, tal como qualquer sistema re-alimentado pode,
em determinados casos, oscilar. Convem assim determinar em que situacoes
4
Como se sabe o andar de entrada de um amplificador operacional e implementado com
um par diferencial
11
onica III
e que este comportamento indesejavel pode ocorrer. Embora o amplificador

logaritmo seja nao-linear a analise de estabilidade e feita para pequenos sinais
e para a situacao mais crtica.
Crit
erio de estabilidade
Dado um determinado sistema re-alimentado, tal como se mostra na figura
1.5, este oscila para uma frequencia, , que satisfaca a seguinte equacao
caracterstica:
1 + ()A() = 0 (1.20)
Esta condicao pode ainda ser traduzida pelas seguintes:

1

|A()| =
()
(1.21)
ang ()A() = (1.22)
Tracando os diagramas de Bode (amplitude) do ganho em malha aberta,
+ Vi A( )
- -
V
o
+
() Vo ()
-
Figura 1.5: Amplificador re-alimentado.
A(), e de 1/() e possvel de terminar o ponto de interseccao das duas

curvas. A frequencia para a qual esta interseccao tem lugar e a frequencia
que satisfaz a equacao 1.21. Resta agora determinar qual o atraso de fase
de ()A() para esta frequencia. Caso este atraso de fase seja igual ou
superior a entao o sistema oscila e necessitara de ser compensado.
Sabe-se que um sistema caracterizado por um polo tem um diagrama de
Bode (modulo e fase) tal como se ilustra na figura 1.6 em que o atraso de fase
tende assimptoticamente para /2 para frequencias superiores à frequencia
do polo. Note-se que a inclinacao da assmptota esta relacionada com o
numero de polos e consequentemente permite estimar o atraso de fase do
sistema para as varias frequencias. Por exemplo, o atraso de fase do sistema
para uma frequencia para a qual a assmptota tenha uma inclinacao de -
20 dB/dec (1 polo) tende para /2, enquanto que o atraso de fase para uma
frequencia para a qual a assmptota tenha um declive -40 dB/dec (2 polos)
12
onica III
tende para . Caso a assmptota tenha uma inclinacao de +20 dB/dec

(um zero) à frequencia que se esta a considerar entao o atraso (avanco
neste caso) de fase tende para +/2. Assim, para se estimar o atraso de
20 log|A()| -20 dB/decada

3 dB
(dB)
0 dB
c
Fase (rad)
/4
/2
Figura 1.6: Diagrama de Bode para um sistema caracterizado por um polo.
fase de A()(), à frequencia o , basta somar o atraso de fase A() com

o atraso de fase de () usando a inclinacao das assmptotas que descrevem
o sistema. Por exemplo, considere-se o diagrama de Bode da figura 1.7 a).
O atraso de fase de A() para = o tende para /2 e o atraso de fase
20 log|A()| -20 dB/decada 20 log|A()| -20 dB/decada
20 dB/decada
20 log|A() () |
20 log |1/()| 20 log |1/()|
0 dB 0 dB
o o
a) b)
20 log|A()| -20 dB/decada 20 log|A()| -20 dB/decada
-40 dB/decada
20 log |1/()| -40 dB/decada 20 log |1/()|

-20 dB/decada
0 dB 0 dB
o
o
c) d)
Figura 1.7: Diagramas de Bode.
de 1/() para = o tende para +/2, ou seja, o atraso de fase de (o)

tende para /2. Assim, o atraso de fase de A(o )(o ) tende para o
que significa que o sistema e potencialmente instavel. O sistema considerado
na figura 1.7 b) e estavel. Para este caso o atraso de fase imposto por A() à
13
onica III
frequencia o e cerca de /2 enquanto que, dado que () e constante (caso

em que a malha de realimentacao e puramente resistiva), nao introduz atraso
de fase. Assim, a margem de fase do sistema e de /2.
Recorde-se que a margem de fase e dado pela diferenca entre e o modulo
do atraso de fase de A(o )(o ).
O sistema caracterizado pelo diagrama da figura 1.7 c) e potencialmente
instavel. Com efeito os dois polos de A() induzem um atraso de fase que
tende para à frequencia o . O sistema considerado na figura 1.7 d) e
estavel. Embora o atraso de fase à frequencia o imposto por A() tenda
para o atraso de fase de 1/(o) tende para /2, ou seja, a fase de
(o ) tende para +/2. Assim, o atraso de fase de A(o )(o ) tende para
+ /2 = /2, ou seja o sistema e estavel.
Destas consideracoes pode inferir-se o criterio de estabilidade de Nyquist:
Um sistema e estavel se as assmptotas de A() e 1/() se cruzarem
num ponto tal que a diferenca das suas inclinacoes seja, quando muito, de
20 dB/dec.
An
alise de estabilidade da configurac
ao amplificador inversor
Aplica-se agora o criterio acima mencionado para estudar a estabilidade do
amplificador logaritmo. Dado que este tipo de circuito e extremamente nao-
linear estuda-se primeiro a estabilidade de uma configuracao amplificador
inversor que permite tecer algumas consideracoes u teis para o estudo da
estabilidade do amplificador logaritmo. Assim, considere-se o circuito ampli-
ficador inversor que se mostra na figura 1.8 a). O amplificador operacional
considerado e caracterizado por uma ganho de tensao tal como se mostra na
figura 1.8 b) tpico de amplificadores operacionais compensados internamente
(por ex. o A 741). Assim, o ganho de tensao do amplificador operacional
pode ser descrito por:
Ao
A(s) = (1.23)
1 + s/c
em que Ao e o ganho a baixas frequencias e c e a frequencia de corte. T e
a frequencia para a qual o ganho cruza a linha dos 0 dB. Este parametro e
importante ja que e uma das figuras de merito dos amp-ops fornecidas pelos
fabricantes. Adicionalmente considera-se a capacidade interna de entrada
do amplificador operacional, Ci, e considera-se tambem que o amplificador
operacional tem uma resistencia de entrada bastante elevada e que a sua re-
sistencia de sada e aproximadamente nula. Uma das maneiras possveis para
se examinar o ganho em malha aberta e a malha de realimentacao do ampli-
ficador inversor e considerar que a configuracao consiste num amplificador de
14
onica III
R -20 dB/decada
2
20 log|A()|
R (dB)
1
-
V
C
i A( )
+
i + V
- o 0 dB

c T
a) b)
Figura 1.8: Circuito amplificador inversor a) Ganho do amplificador opera-

cional b)
trans-resistencia em que a amostragem e feita em paralelo (grandeza amos-

trada e a tensao) e a mistura e em paralelo (grandeza de realimentacao e uma
corrente). Assim e possvel redesenhar o circuito da figura 1.8 tal como se
mostra na figura 1.9 a) em que se substituiu a fonte de sinal Vi e R1 pelo seu
equivalente de Norton Ii = VI /R1 e pela resistencia equivalente em paralelo
com a fonte de corrente, R1 . Por outro lado o circuito de realimentacao, que
se mostra na figura 1.9 b), pode ser representado pelo quadripolo equivalente,
tal como se mostra na figura 1.9 c). Os parametros deste circuito sao dados
-
I =Vi /R1
i R1
Ci A( )
+ V
o
If R2
a)
If I2 Vo
V V
1 1 R
R2 V 11
o R 22Vo
b) c)
Figura 1.9: Circuito amplificador inversor
pelas seguintes expressoes:

If 1
= = (1.24)
Vo V1 =0

R2

V1
R11 = = R2 (1.25)
If Vo =0
15
onica III

Vo
R22 = = R2 (1.26)
I2 V1 =0
possvel determinar o circuito equivalente em malha aberta tendo em con-
E
sideracao a carga resistiva imposta pela malha de realimentacao tal como
se mostra na figura 1.10 b) O ganho de trans-resistencia em malha aberta,
V
1
I =V / R1 Ci
-
i i A( )
R1 +
Vo
R 22
R 11
Vo
+
V
o
-
a)
I =V / R1 V
i i 1
-
Ci
A( )
R1 Vo
+
R2
R2
b)
Figura 1.10: Circuito amplificador inversor
RM (s), e dado por:

Vo Vo V
RM (s) = = 1 (1.27)
Ii V1 Ii
Ao R
= (1.28)
1 + s/c 1 + sCi R
R1 R2
R = (1.29)
R1 + R2
O ganho de trans-resistencia em malha fechada e dado por5 :
RM (s)
RM f (s) = (1.30)
1 + RM (s)
5
O ganho de tens
ao em malha fechada e dado por:
Vo Vo 1 RMf (s)
AV f (s) = = =
Vi Ii R1 R1
Deixa-se como exerccio demonstrar que este ganho, às baixas frequencias, e dado por
AV f = R2 /R1
16
onica III
e agora possvel aplicar os criterios discutidos anteriormente para analisar a

estabilidade do amplificador.
A figura 1.11 mostra o diagrama de Bode para o modulo da amplitude de
RM (s) e de 1/ para 3 situacoes possveis. Na situacao a) o amplificador e
20 log|R AO |
20 log|R ()|
M -20 dB/decada
20 log|1/| a)
=20 log|R1 | c)
-40 dB/decada
b)
0 dB
1/(R Ci )
c
Figura 1.11: Diagrama de bode para o modulo da amplitude de RM (s) e
estavel dado que o atraso de fase para a frequencia em que RM () = 1/ e de

cerca de /2 enquanto que para a situacao b) o amplificador e instavel dado
que para essa mesma frequencia o atraso de fase tende para . Neste caso o
amplificador necessitaria de ser compensado. Tal compensacao e, em geral,
efectuada colocando um condensador, CC , aos terminais de R2 . Note-se que
a situacao c) corresponde aquela em que o atraso de fase e cerca de 3/4 o
que garante uma margem de fase mnima de /4, ou seja, 45o .
Considere-se agora a situacao em que R2 e substituda pelo transstor a
funcionar como dodo. Como se sabe, a resistencia dinamica de um dodo e
inversamente proporcional à sua corrente de conducao. Neste caso:
VT
re = (1.31)
IE
em que VT foi definido na eq. (1.6) e IE representa a corrente de emissor.
Assim, quando o amplificador logaritmo estiver a funcionar com correntes
elevadas entao re diminuira significativamente. Esta e a situacao que podera
dar origem à situacao b) da figura 1.11, ou seja, instabilidade no amplificador
logaritmo. Este problema pode ser aliviado de uma forma parcial incluindo
uma resistencia, RE , em serie com o amp-op tal como se mostra na figura
1.12. Note-se que esta modificacao nao altera a caracterstica logartmica do
amplificador dado que a tensao de sada Vo e igual a VBE . O circuito da
figura 1.12 ja inclui o condensador CC que permite realizar a compensacao.
Do que foi discutido, conclui-se que a compensacao do amplificador lo-
garitmo deve ser efectuada para a corrente mais elevada conduzida pelo
transstor. Assim, embora o circuito seja intrinsecamente nao-linear, uma
17
onica III
IE
CC
V BE
R
RE
Vi + Vo
-
Ci
Vo
Figura 1.12: Amplificador logaritmo com compensacao
analise em frequencia para pequenos sinais, em torno do ponto de operacao do

transstor correspondente a esta corrente maxima, e perfeitamente legtima.
A analise para pequenos sinais e feita usando o modelo T do transstor,
valido para pequenos sinais, que se mostra na figura 1.13. Assim o modelo
C
iE
B
iE
rE
Figura 1.13: Modelo T do transstor para pequenos sinais
para pequenos sinais do circuito da figura 1.12 pode ser desenhado tal como
se mostra na figura 1.14 Esta configuracao, tal como a anterior, pode ser vista
como uma amplificador de trans-resistencia. Assim, substituiu-se a fonte de
sinal Vi e R pelo seu equivalente de Norton Ii = Vi /R e pela resistencia equi-
valente em paralelo com a fonte de corrente, R. O circuito de realimentacao,
que se mostra na figura 1.14 b), pode ser representado pelo quadripolo equi-
valente, tal como se mostra na figura 1.14 c). Os parametros deste circuito
de re-alimentacao sao dados pelas seguintes expressoes:

If 1 + sCC RE
(s) =
(1.32)
Vo V1 =0

RE

RE = RE + rE

V1 1
Z11 = = (1.33)
If Vo =0 sCC
18
onica III
R Ci V1
I i= Vi / R
CC i2 Vo
if
RE
rE iE
malha de realimentacao
a)
if CC i2
i2
RE
V1 Vo V1 Vo Vo
rE iE
Z 11 Z 22
b) c)
Figura 1.14: Modelo do amplificador logaritmo para pequenos sinais

Vo RE
Z22 = =
(1.34)
I2 V1 =0 sCC RE

+1
Note-se que Z11 representa a impedancia do condensador CC e Z22 representa

a impedancia do paralelo de RE
com CC . E possvel determinar o circuito
equivalente em malha aberta tendo em consideracao a carga imposta pela
malha de realimentacao (Z11 e Z22 ) tal como se mostra na figura 1.15 b). A
partir deste circuito e possvel determinar o ganho em malha aberta, RM (s):
Vo
RM (s) =
Ii
Ao R
= (1.35)
1 + s/C 1 + sR(Ci + CC )
(1.36)
Os criterios de estabilidade discutidos anteriormente sao agora usados para

analisar a estabilidade do amplificador e para definir qual o valor de CC por
forma a manter o amplificador estavel. Para tal, desenham-se os diagramas
de Bode para o modulo da amplitude de RM (s) e de 1/(s) dados pelas eqs.
19
onica III
R Ci V1
I i= Vi / R Vo
Z 11 Z 22
if +
Vo Vo
-
a)
R Ci V1 R Ci CC V1
I i= Vi / R Vo I i= Vi / R Vo
Z 11 Z 22 CC RE + rE
b) c)
Figura 1.15: a) Modelo do amplificador logaritmo para pequenos sinais b)

Modelo do amplificador logaritmo para pequenos sinais em malha aberta c)
Modelo equivalente para pequenos sinais
(1.35) e (1.32), respectivamente. Estes mostram-se na figura 1.16. Note-se

que o diagrama de Bode para 1/() e desenhado para uma margem de fase
de 45o (margem de fase mnima que garante estabilidade) dado que para a
frequencia o o atraso de fase de RM (o )(o ) e aproximadamente igual a
+ /4.
Pretende-se agora determinar o valor de CC por forma a garantir esta
margem de fase, ou seja, uma margem de fase de 45o . Este valor pode
ser determinado facilmente atendendo que se conhece os valores das varias
assmptotas da figura 1.16. Assim, para a frequencia o tem-se que

T

20 log RE = 20 log 2 (1.37)
(Ci + CC ) = 1
R CC
E
A eq. (1.37) da origem a uma equacao do segundo grau em relacao a CC . A

resolucao desta equacao em ordem a CC tem o seguinte resultado:
q

1+ 1 + 4T RE Ci
CC =
(1.38)
2T RE

A eq. anterior da o valor de CC em funcao de T e RE = RE + rE . Note-
se que o calculo deste condensador deve ser feito tendo em consideracao a
corrente maxima conduzida pelo transstor, ou seja, para o valor mnimo de
rE .
20
onica III
20 log|RM ()| 20 log|A o R |
(dB)
-20 dB/decada
20 log(R / )
T
-40 dB/decada
20 log( /(C i + C c )
2
20 log| RE | )
T
20 log|1/ ( )|
-20 dB/decada
20 log|R |
0 dB
c 1 T
R (C i + Cc )
1

o
RE Cc
Figura 1.16: Diagrama de bode do modulo da amplitude de RM (s) e de

1/(s) referentes ao amplificador logaritmo
1.1.4 Implementac
oes pr
aticas de amplificadores loga-
ritmos
Como ja foi dito anteriormente a caracterstica logartmica expressa pela
eq. (1.16) tem problemas dado que os factores de escala VT e IES R sao
dependentes da temperatura. Alem disso, a corrente inversa de uma juncao
e uma corrente muito pequena e difcil de medir pelo que este problema
reflecte-se numa dificuldade em controlar o factor de escala. Por estas razoes,
os circuitos logaritmos praticos sao circuitos que implementam uma razao
de logartmos (log ratio) em que o factor de escala pode ser escolhido pelo
projectista. O circuito da figura 1.17 mostra uma possvel implementacao
pratica do amplificador logaritmo.
Neste circuito excluem-se os circuitos de compensacao de frequencia bem
como compensacao de correntes de offset por uma questao de simplicidade.
21
onica III
I1 R4
V BE1
V1 R1 R3
Vo1
Vo
R3
R4
I2 V BE2
Vo2
V2 R2
Figura 1.17: Amplificador logaritmo pratico
Analisando este circuito tem-se que:

I1
Vo1 VT log (1.39)
IES1
I2
Vo2 VT log (1.40)
IES2
em que IES1 e IES1 representam as correntes de saturacao inversa das juncoes
base-emissor dos dois transstores. Dado que o terceiro amp-op esta configu-
rado como um amplificador diferenca tem-se que:
R4
Vo = (Vo2 Vo1 )
R3
R4 I1 IES2
Vo = VT log (1.41)
R3 I2 IES1
caso os dois transstores sejam iguais entao IES1 = IES2 e entao:
R4 I1
Vo = VT log (1.42)
R3 I2
Note-se que agora o factor de escala do argumento do logartmo e uma cor-
rente, I2 a qual e dada pela razao entre V2 e R2 , ou seja, pode ser per-
feitamente definida pelo projectista, para alem de nao ser dependente da
temperatura. Existe ainda um factor de escala que depende da temperatura:
R4 /R3 VT . Caso as duas resistencias R3 sejam ambas iguais e dependen-
tes da temperatura (coeficiente de variacao positivo) e possvel compensar
22
onica III
parcialmente a variacao do factor de escala com a temperatura desde que a

derivada que traduz a variacao de R3 com a temperatura seja igual à derivada
que reflecte a variacao de VT com a temperatura. Note-se que, para que esta
solucao seja eficaz e absolutamente necessario que as duas resistencias (R3 )
sejam iguais e que estejam suficientemente proximas por forma a que ambas
estejam à mesma temperatura! Uma possvel solucao para este caso consiste
em utilizar mais um amp-op, a seguir à configuracao da figura 1.17 em que as
resistencias R3 sao normais, configurado como amplificador nao-inversor (ver
figura 1.18) Agora, a nova tensao de sada e dada pela seguinte expressao:
Vo
R5
RTC
Figura 1.18: Amplificador nao-inversor

R4 R5 I1
Vo = 1+ VT log (1.43)
R3 RT C I2
RT C e uma resistencia dependente da temperatura (coeficiente positivo). Se
a derivada da expressao 1 + RRT5C com a temperatura for igual igual, mas
de sinal contrario, à derivada de VT com a temperatura em torno do ponto
de operacao do amplificador operacional entao e possvel obter-se uma com-
pensacao parcial da dependencia do factor de escala com a temperatura.
O circuito descrito anteriormente necessita de 3 ou 4 amplificadores ope-
racionais. Pode simplificar-se consideravelmente o circuito caso se utilize uma
configuracao em que um dos transstores nao tem a base colocada à terra.
Tal configuracao mostra-se na figura 1.19. O modo mais facil de analisar o
amplificador logaritmo consiste em considerar a malha que se indica na figura
1.19. De acordo com esta malha tem-se que:
V = VBE2 VBE1 (1.44)
Caso a impedancia de entrada do transstor Q2 (observada da sua base) seja

relativamente maior que RT C entao pode-se escrever que:
RT C
V Vo (1.45)
RT C + Ro1
23
onica III
R1 RREF VREF
VI
Q1 Q2 I REF
I1
Ro1 R
V
RTC
VO
Figura 1.19: Amplificador logaritmo pratico
Note que a resistencia R tem como proposito aumentar a resistencia de en-

trada do transstor Q2 .
Pelo exposto acima tem-se que:
I1 IREF RT C
VT log VT log + Vo =0 (1.46)
IES IES RT C + Ro1
Resolvendo em ordem a Vo tem-se:

Ro1 I1
Vo = 1 + VT log (1.47)
RT C IREF
Caso se obtenha uma derivada da expressao 1+ RRTo1C com a temperatura igual,
mas de sinal contrario, à derivada de VT com a temperatura em torno do
ponto de operacao do amplificador operacional entao e possvel obter-se uma
compensacao parcial da dependencia do factor de escala com a temperatura.
Implementac
oes pr
aticas de amplificadores exponenciais
A realizacao de amplificadores exponenciais (ou anti-logaritmos) resulta ob-
viamente de se trocarem as posicoes relativas do dodo e da resistencia na
figura 1.2. Tal como no amplificador logaritmo usam-se transstores em vez
de dodos. Os problemas de compensacao sao mais simples dado que, agora,
nao existe um elemento nao-linear no circuito de realimentacao.
A figura 1.20 apresenta um exemplo de um circuito pratico que imple-
menta um amplificador exponencial. O modo mais facil de analisar este
amplificador consiste em considerar a malha que se indica na figura 1.20.
Percorrendo esta malha tem-se que:
V = VBE1 VBE2 (1.48)
24
onica III
VREF RREF RO
I REF Q1 Q2
R
Vout
V RIN
VI
RTC
Figura 1.20: Amplificador exponencial pratico
Caso a impedancia de entrada do transstor Q1 (observada da sua base) seja

relativamente maior que RT C entao pode-se escrever que:
RT C
V Vi (1.49)
RT C + RIN
Tal como no circuito anterior a resistencia R tem como proposito aumentar
a resistencia de entrada do transstor Q1 .
Conjugando as eqs. (1.48) e (1.49) tem-se que:
VI
Vo = Ro IREF e K (1.50)

RIN
K = VT 1 + (1.51)
RT C
A compensacao em temperatura do factor de escala e muito semelhante
aquela descrita para o amplificador logaritmo da figura 1.19. Caso se ob-
tenha uma derivada do factor 1 + RRTINC com a temperatura igual, mas de
sinal contrario, à derivada de VT com a temperatura em torno do ponto de
operacao do amplificador entao e possvel obter-se uma compensacao parcial
da dependencia do factor de escala com a temperatura.
1.2 Multiplicadores anal

ogicos
Os multiplicadores analogicos sao circuitos com uma vasta aplicacao, quer
na area de controlo, quer na area de comunicacoes. De facto, algumas das
25
onica III
aplicacoes mais comuns de multiplicadores prendem-se com a sua utilizacao

como moduladores, misturadores (mixers), etc.
Um bloco multiplicador, por definicao, realiza uma funcao do tipo:
Vx Vy
Vo = (1.52)
Vr
= K Vx Vy (1.53)
em que Vx e Vy sao os sinais a ser multiplicados e Vr = 1/K e um factor de

escala que se pretende que seja controlavel pelo projectista do circuito.
Vx
Vo
Vy
Figura 1.21: Multiplicador
Na pratica um circuito multiplicador tera uma funcao de transferencia do

genero:
Vo = (K + K)(Vx + Vxo )(Vx + Vxo ) + Vzo + f (Vx , Vy ) (1.54)
em que estao representados os offsets possveis no factor de escala, K,

nas entradas x e y - Vxo e Vyo , respectivamente - e ainda na sada, Vzo .
Inclui-se tambem um termo f (Vx , Vy ) que inclui nao-linearidades de ordem
superior.
Os multiplicadores classificam-se em termos do numero de quadrantes que
por sua vez estao relacionados com a polaridade dos sinais de entrada. Caso
ambas entradas possam assumir apenas sinais positivos ou apenas negativos
entao o multiplicador designa-se de 1 quadrante. Caso apenas um dos sinais
possa assumir ambas as polaridades o multiplicador diz-se de 2 quadrantes
e se ambos os sinais a multiplicar possam ter polaridades diferentes entao o
multiplicador e de 4 quadrantes.
Das varias possibilidades para se implementar um multiplicador destacam-
se 3 possibilidades:
Multiplicador de trans-conductancia;
Multiplicador log-antilog;
Multiplicador tempo-amplitude.
26
onica III
1.2.1 Multiplicador de trans-conduct

ancia
A trans-conductancia de um dispositivo, gm , e definida como sendo a variacao
da corrente de sada para uma variacao da tensao de entrada, quando a tensao
de sada e constante. Para uma transstor bipolar esta definicao traduz-se na
seguinte expressao:

IC
gm = (1.55)
VBE VC =const.
Para um transstor a operar na zona activa (VBE 0.7 V e VBC < 0 V) a

equacao de Ebers-Moll para a corrente de colector simplifica-se da seguinte
forma:
VBE

IC = N IES e VT
1 (1.56)
Assim, a trans-conductancia do transstor e dada por:

N IES VVBE
gm = e T (1.57)
VT
IC
(1.58)
VT
Para pequenos sinais a derivada e aproximadamente igual a pequenos acrescimos
finitos, ou seja:
IC IC
gm = (1.59)
VBE VBE
Conjugando as eqs. (1.59) e (1.58) tem-se que:
IC
IC VBE (1.60)
VT
A equacao anterior significa que as variacoes de corrente de colector, IC , sao
(aproximadamente) proporcionais ao produto entre a corrente de colector de
polarizacao e as variacoes da tensao base-emissor VBE . A figura 1.22 ilustra
estas relacoes. Note que a figura 1.22 tambem ilustra a eq. (1.56), embora
esta representacao nao esteja à escala. Desta figura e possvel concluir que a
eq. (1.60) so e valida para pequenas variacoes de VBE e pequenas variacoes de
IC em torno de um ponto de operacao do transstor (ou seja a polarizacao).
Uma configuracao simples que implementa um multiplicador e cujo princpio
de funcionamento de baseia na eq. (1.60) e apresentada na figura 1.23. Para
27
onica III
I Polarizacao
C
I
C
V Polarizacao
BE
I
C
0 V (V)
0.6 0.7 0.8 BE
V
BE
Figura 1.22: A corrente de colector em funcao da tensao Base - Emissor para

uma transstor bipolar.
este circuito e possvel escrever as seguintes equacoes:

!
VBEp +VBE1
IC + IC1 = N IES e VT
1 (1.61)
!
VBEp +VBE2
IC + IC2 = N IES e VT
1 (1.62)
Vx = VBEp + VBE1 (VBEp + VBE2 )

= VBE1 VBE2 (1.63)
em que VBEp designa a tensao VBE de polarizacao (aproximadamente igual

a 0.7 V). Dado que o circuito esta a operar no modo diferencial, entao e
possvel escrever:
Vx
VBE1 = (1.64)
2
Vx
VBE2 = (1.65)
2
Por outro lado a corrente de polarizacao, IC , de cada um dos transstores e
dada por:
IC IE
28
onica III
I + I
C C1
I + I
C C2
+ A
V
- x
R
+ V
- y
Figura 1.23: Multiplicador de trans-conductancia
VBEp Vy
IC (1.66)
2R
0.7 Vy
(1.67)
2R
Pelo exposto acima tem-se que:
IC
IC1 Vx (1.68)
2VT
IC
IC2 Vx (1.69)
2VT
A variacao das correntes de colector IC = IC1 IC2 e dada por:
IC
IC = Vx (1.70)
VT
ou seja,
1 0.7 Vy
IC = Vx (1.71)
VT 2R
Como se pode verificar da expressao anterior o circuito realiza a multiplicacao
entre Vx e Vy . No entanto apresenta varias desvantagens:
Nao satisfaz a propriedade do anulamento do produto para Vy devido

ao offset na tensao Vy .
29
onica III
A tensao mais elevada para Vy e cerca de -0.7 V. Tensoes mais elevadas

que esta fariam com que os transstores entrassem na regiao de corte.
Assim, o multiplicador e de 2 quadrantes.
O circuito so funciona como multiplicador para sinais muito pequenos.
O factor de escala e dependente da temperatura de funcionamento.

Um possvel funcionamento do multiplicador com sinais mais elevados
implica que se linearize o comportamento do circuito. Tal circuito de li-
nearizacao e apresentando na figura 1.24. Este circuito pode ser analisado
I + I
I x + Ix C C1
Ix - I x
I + I
C C2
Q1 Q2
A
D1 D2
I
REF
Figura 1.24: Circuito multiplicador com linearizacao
aplicando a lei das malhas à malha que se indica na figura 1.24. Assim,
tem-se que:
VD1 + VBE1 = VD2 + VBE2 (1.72)
A tensao numa juncao semicondutora, quando esta esta em conducao, e dada

pela seguinte expressao:
ID
VD VT log (1.73)
Is
em que VD e a tensao aplicada à juncao e ID e a corrente.
Assumindo que a corrente de polarizacao de base dos transstores e apro-
ximadamente nula e atendendo a que a resistencia dinamica dos dodos e
bastante mais pequena que a resistencia dinamica vista da base de cada um
30
onica III
dos transstores6 pode-se considerar que as correntes Ix Ix fluem apenas

pelos respectivos dodos. Aplicando a equacao anterior à eq. (1.73) tem-se
que:
Ix + Ix IC + IC1 Ix Ix IC + IC2
VT log + VT log = VT log + VT log
Is1 IES1 Is2 IES2
Ix + Ix Is2 IC + IC1 IES2
log = log (1.74)
Ix Ix Is1 IC + IC2 IES1
Caso os dodos sejam iguais e os transstores tambem sejam iguais entao
tem-se que;
Is1 = Is2
IES1 = IES2
e neste caso a eq. (1.74) e equivalente a:
Ix + Ix IC + IC1
= (1.75)
Ix Ix IC + IC2
Para que esta equacao represente uma igualdade valida e necessario que:
IC2 = IC1 = IC (1.76)
Por outro lado, IC representa uma corrente de polarizacao que neste caso
(para um par diferencial) e dada por Iy /2.
Resolvendo a eq. (1.75) em ordem a IC tem-se que:
Iy Ix
IC = (1.77)
2 Ix
ou seja, as variacoes de corrente dos colectores sao proporcionais ao produto
entre Iy e Ix . Note-se que esta relacao supoe apenas uma aproximacao que
e valida mesmo para sinais elevados.
Esta configuracao apresenta assim as seguintes vantagens:
Boa estabilidade com a temperatura;
Largura de banda relativamente elevada (tipicamente ate 100 MHz)
dado que o seu funcionamento baseia-se, essencialmente, em variacoes
de corrente;
O erro do multiplicador mantem-se inferior a 1% em toda a gama de
frequencias utilizaveis.
6
Esta suposicao e efectivamente valida. Recorde-se que a resistencia dinamica dos
dodos e aproximadamente rE enquanto que a resistencia vista da base de cada um dos
transtores e r (r hFE rE )
31
onica III
Circuitos pr
aticos
O circuito anterior serviu o proposito de explicar o princpio de funciona-
mento do multiplicador. Para se implementar o circuito da figura 1.24 e
necessario implementarem-se as varias fontes de corrente.
O circuito da figura 1.25 ilustra uma implementacao pratica de um mul-
tiplicador de 2 quadrantes que usa o princpio de funcionamento descrito
anteriormente. Os transstores Q8 e Q9 implementam duas fontes de cor-
Vcc
R6
R1 Rc Rc
V
out
+
R6 OPAMP2
Q1 Q4
Q2 Q3
Iy I x Ix
OPAMP1 I x + Ix
+
Q5

Vy
R
y
Vx
Q6 Q7
R
x
Ix Ix
Q8 Q9 V ref
R3 R
3
V
EE
Figura 1.25: Multiplicador de 2 quadrantes
rente constantes cuja corrente Ix e dada por:

Vref 0.7 VEE
Ix = (1.78)
R3
O transstor Q5 juntamente com o amplificador operacional OP-AMP1 im-
plementa uma fonte de corrente que e controlada pela tensao Vy . Com efeito,
a corrente Iy e dada por:
Vy
Iy = (1.79)
Ry
32
onica III
desde que o amp-op tenha um ganho bastante elevado e que a sua resistencia
de entrada seja muito elevada, como geralmente se verifica.
A corrente diferencial da entrada x, Ix , e gerada com o par diferen-
cial implementado com Q6 e Q7 numa configuracao diferencial diferente do
habitual ja que os emissores dos dois transstores nao estao ligadas entre si
mas sim atraves da resistencia Rx . A intencao e determinar com precisao a
variacao de corrente Ix .
Para se compreender mais facilmente o funcionamento deste sub-circuito
considere-se a representacao deste na figura 1.26. Caso Vx = 0 (figura 1.26 a)
I I I I
C1 C2 C1 C2
V
x
Vx
Q6 Q7 Q6 Q7
V R V R
BE6 x BE6 Vx -0.7 x
-0.7
(0.7) V (0.7) V
Ix BE7 Ix BE7
Ix Ix
(0.7) I
x
Ix Ix
Ix Ix
b)
a)
Figura 1.26: Par diferencial
entao, dado a simetria do circuito, os dois transstores tem o mesmo VBE

0.7 V e a tensao aos terminais da resistencia e a mesma, ou seja, nao passa
corrente em Rx e, neste caso, IC1 = IC2 = Ix . Suponha-se agora que Vx
aumenta (figura 1.26 b). Neste caso, atendendo a que a resistencia dinamica
vista do emissor de um transstor e muito pequena (rE ) a tensao VBE6 e VBE7
podem ser consideradas ambas aproximadamente iguais a 0.7 V (ver figura
1.22). Assim, gera-se uma queda de tensao aos terminais da resistencia Rx
causando um fluxo de corrente nesta resistencia designado por Ix que e
igual a:
Vx
Ix (1.80)
Rx
Como as fontes de corrente constante debitam Ix e a corrente de emissor e
aproximadamente igual à corrente de colector e facil concluir que:
Vx
IC1 = Ix + Ix = Ix + (1.81)
Rx
33
onica III
Vx
IC2 = Ix Ix = Ix (1.82)
Rx
(1.83)
Outra maneira de analisar o circuito e considerando o seu modelo para

pequenos sinais o qual se representa na figura 1.27 d). Este modelo emerge
quando se considera o funcionamento diferencial (simetrico) do par diferen-
cial. Note que iC representa a flutuacao (ou sinal) da corrente de colector
que anteriormente foi representada por IC . Resolvendo o circuito 1.27 d)
I I I I
C1 C2 C1 C2
Vx
Q6 Q7 Q6 Q7
R R x /2 R /2
x x
V
x
Ix Ix
Ix Ix
Ix Ix Terra Virtual
a) b)
i
C
i
C
+
r g v
v m

V x /2 -
Q6
Vx /2
R x /2
R x /2
c) d)
Figura 1.27: Par diferencial
34
onica III
tem-se que:
iC gm v
=
Vx /2 v + vr + gm v R2x
g m r
=
r + (1 + gm v ) R2x

= R
2
x
+ r E ( + 1)
1
R ; =1
x
+ rE +1
2
1
Rx ; Rx /2 >> rE
2
ou seja
1 Vx
iC = Rx
2 2
Vx
iC = (1.84)
Rx
Note que esta analise considera as duas aproximacoes efectuadas anterior-
mente: A corrente de colector e aproximadamente igual à corrente de emis-
sor ( 1) e uma resistencia dinamica vista do emissor do transstor muito
pequena (Rx /2 >> rE ).
Os transstores Q1 e Q4 da figura 1.25 estao a funcionar efectivamente
como dodos7 e desempenham a mesma funcao que os dodos da figura 1.24,
ou seja, linearizam as flutuacoes de corrente do colector dos transstores
do par diferencial constitudo por Q2 e Q3 . Este sub-circuito representa-
se novamente na figura 1.28 Aplicando a lei das malhas à malha indicada no
circuito tem-se, à semelhanca do circuito da figura 1.24, que
Ix + Ix IC2 Ix Ix IC3
log + log = log + log
IES IES IES IES
Ix + Ix IC3
log = log (1.85)
Ix Ix IC2
Onde se admite à partida que os transstores sao iguais.
7
Em circuitos que, como este, se destinam a ser implementados de uma forma integrada
os dodos s
ao normalmente implementados com transstores com dois terminais ligados
entre si. Com efeito, a complexidade e a area ocupada por um transstor ou um dodo s
ao
as mesmas.
35
onica III
I + Ix
Q1 Q4
Q2 Q3
Iy I x - I x
I x + Ix
Figura 1.28: Circuito de linearizacao das correntes de colector de Q2 e Q3 .
Considerando as correntes de colector de Q2 e Q3 como a soma de uma

corrente de polarizacao IC com uma flutuacao de corrente IC e atendendo
à eq. (1.85), tem-se que:
IC2 = IC IC (1.86)
IC3 = IC + IC (1.87)
Como Q2 e Q3 implementam um par diferencial a corrente de polarizacao e

dada por
Iy
IC = (1.88)
2
Assim, a eq. (1.85) pode ser escrita da seguinte forma:
Ix + Ix IC + IC
= (1.89)
Ix Ix IC IC
Resolvendo esta equacao em ordem a IC tem-se que:
Iy Ix
IC = (1.90)
2Ix
ou seja,
1
IC = Vx Vy (1.91)
2Ix Rx Ry
36
onica III
O amplificador nao inversor OP-AMP2 funciona efectivamente como um

amplificador de trans-resistencia que converte as variacoes de corrente IC ,
ja proporcionais ao produto de Vx com Vy , numa tensao de sada, Vo .
A analise desta amplificacao pode ser feita analisando o circuito equiva-
lente para sinal que se mostra na figura 1.29. Assumindo que o amplificador
R6
Rc Rc
v - V
out
v
+
R6 OP-AMP2
- I
C I
C
Q2 Q3
Figura 1.29: Circuito equivalente para sinal para o andar de sada do multi-
plicador
operacional e ideal podem-se escrever as seguinte equacoes para este circuito:

RC R6
v = IC (1.92)
RC + R6
vVo v
= IC (1.93)
R6 RC
Resolvendo esta duas equacoes em ordem a Vo tem-se que:
Vo = 2R6 IC (1.94)
ou seja,
R6
Vo = Vx Vy (1.95)
Ix Rx Ry
O circuito funciona efectivamente como multiplicador mas somente de 2 qua-
drantes. Note-se que Vy tem que ser negativo. Caso Vy seja positivo entao Q5
entra na zona de corte, o que causa a abertura da malha de realimentacao do
amplificador operacional o que por sua vez causa a saturacao deste negati-
vamente (a tensao de sada do amp-op sera proxima de VCC ). Tal situacao
causa uma polarizacao inversa do transstor Q5 o que pode causar a sua des-
truicao. Assim, e habitual colocar um dodo entre a base e o emissor de
Q5 que durante o funcionamento normal do multiplicador esta inversamente
37
onica III
polarizado. No entanto, caso ocorra uma situacao em que Vy > 0 o dodo

entrara em conducao limitando a tensao inversa na juncao do transstor a
cerca de 0.7 V.
Para se implementar um circuito multiplicador de 4 quadrantes e ne-
cessario implementar a fonte de corrente Iy de uma maneira semelhante
aquela usada para implementar Ix no circuito anterior. O circuito da figura
1.30 mostra um multiplicador de 4 quadrantes8 que faz uso de configuracoes
semelhantes às descritas anteriormente para implementar Iy e Ix . Deixa-se
VCC
R6
R
R 5
5
+
R1 V
-
R
6
V Vy
x
Rx R
y
V ref
Ro Ro Ro Ro
VEE
Figura 1.30: Multiplicador de 4 quadrantes
como exerccio a analise deste circuito que e bastante semelhante à efectuada

para o multiplicador de 2 quadrantes apresentado anteriormente.
Multiplicadores de transcoduct
ancia implementados com MOSFETs
Existem varios tipos de estruturas para os multiplicadores de transconductancia
implementados com MOSFEts. No entanto, uma das estruturas mais utili-
zadas para implementar multiplicadores e a que se mostra na figura 1.31.
O princpio de funcionamento deste multiplicador e bastante semelhante ao
descrito para um multiplicador de transconductancia implementado com um
8
Este circuito e uma vers
ao simplificada do circuito integrado da Motorola, o M1495,
wide band four quadrant multiplier.
38
onica III
par diferencial com BJTs, ou seja, dado que o sinal diferencial de sada de um
par diferencial e proporcional ao produto do ganho de transconductancia dos
transstores pelo sinal diferencial de entrada entao, se esta transconductancia
for proporcional a um segundo sinal, consegue-se realizar um produto de dois
sinais.
Para este circuito assume-se que todos os MOSFETs estao polarizados
de tal modo que funcionam na sua regiao de saturacao. Considera-se ainda
que todos os transstores sao iguais, ou seja, sao caraterizados pelo mesmo
factor Kn (W/L). Da figura e possvel verificar que este multiplicador e com-
posto essencialmente por pares diferenciais a funcionar no modo diferencial.
Consideremos o par diferencial constitudo por Q2A Q2D . VB representa
uma tensao de polarizacao. Para esta configuracao tem-se que as correntes
de dreno relacionam-se com vy da seguinte forma9 :
v !2
u
I1 I1 vy u vy
ID2B = + t
1
2 VGSp Vt 2 2(VGSp V t)
v
u !2
I1 I1 vy u vy
ID2A = t
1
2 VGSp Vt 2 2(VGSp V t)
W I1
kn = (1.96)
L (VGSp V t)2
em que VGSp representa a tensao de polarizacao entre a gate e a source.

Caso a tensao vy seja tal que vy << 2(VGSp Vt ) entao tem-se que:
I1 I1 vy
ID2B + (1.97)
2 VGSp Vt 2
I1 I1 vy
ID2A (1.98)
2 VGSp Vt 2
Na analise que se segue supoe-se que vx e vy respeitam esta condicao. Note

que Va Vb = vy . Com efeito dado que transstor Q2C conduz a mesma
corrente que Q2A entao as tensoes VGS para estes dois transstores sao iguais.
O mesmo raciocnio aplica-se, evidentemente, a Q2B e Q2D . Como vy =
VGS2B VGS2A e Va Vb = VGS2D VGS2C entao10 Va Vb = vy .
9
Este resultado e derivado com detalhe nos Apontamentos de Electronica II, Luis
Moura
10
Note que uma an alise para pequenos sinais daria o mesmo resultado. Para sinal, os
transstores Q2C e Q2D podem ser vistos como transstores configurados em gate comum
cuja imped ancia de entrada e 1/gm . Assim, o ganho de tens
ao diferencial definido como
(va vb )/vy e igual a 1.
39
onica III
VDD
R3
R2 R2
-
vo
+
I o1 I o2
R3
V
IF IE ID IC V
DD DD
Q1 Q2 Q3 Q4
R1 R R1 R1
1
v1 v
1
IB IA
V Q5 Q6 V V Q7 Q8 Va
a b b
IB IA
Q12 Q9
Q11 Q10
Vx
V
DD I2
Q2D
Q2C V
B
Va Vb
V
SS
Q2A Q2B +
Vy
-
I1
V SS
Figura 1.31: Multiplicador de transconductancia implementado com MOS-

FETs
40
onica III
Dado que Q12 e Q11 tem o mesmo VGS entao ambos os transstores con-
duzem a mesma corrente de dreno designada por IB . O mesmo tipo de con-
sideracoes aplica-se a Q10 e Q9 que por sua vez conduzem a mesma corrente
designada por IA . Assim, tem-se que:
I2 I2
IB = + vx (1.99)
4 4(VGSp1 Vt )
I2 I2
IA = vx (1.100)
4 4(VGSp1 Vt )
em que VGSp1 representa a tensao de polarizacao gate - source de Q9 , Q10 ,

Q11 e Q12 . As tensoes v1 e v1 sao dadas por:
! !
IA IA IA IA
v1 = R1 (Va Vb ) + R1 (Va Vb )
2 2(VGSp2 Vt ) 2 2(VGSp2 Vt )
R1 IA
= vy (1.101)
VGSp2 Vt
R1 IB
v1 = vy (1.102)
VGSp3 Vt
em que VGSp2 representa a tensao de polarizacao gate - source de Q7 e Q8 ( e

tambem de Q3 e Q4 ) e VGSp3 representa a tensao de polarizacao gate - source
de Q5 e Q6 (e tambem de Q1 e Q2 ). As correntes IC a IF sao dadas por:
IA IA
IC = v (1.103)
2 2(VGSp2 Vt ) 1
IA IA
ID = + v (1.104)
2 2(VGSp2 Vt ) 1
IB IB
IE = + v (1.105)
2 2(VGSp3 Vt ) 1
IB IB
IF = v (1.106)
2 2(VGSp3 Vt ) 1
As correntes Io1 e Io2 sao dadas por:
Io1 = IF + ID
IB IB IA IA
= v1 + + v1
2 2(VGSp3 Vt ) 2 2(VGSp2 Vt )
Io2 = IC + IE
IA IA IB IB
= v1 + + v (1.107)
2 2(VGSp2 Vt ) 2 2(VGSp3 Vt ) 1
41
onica III
A diferenca entre as correntes Io1 e Io2 e assim dada por:

IB IA IA IB
Io1 Io2 = v1 + v1 + v1 v1
2(VGSp3 Vt ) 2(VGSp2 Vt ) 2(VGSp2 Vt ) 2(VGSp3 Vt )
2
IA R1 vy IB2 R1 vy
= + (1.108)
(VGSp2 Vt )2 (VGSp3 Vt )2
Fazendo uso das equacoes (1.96), (1.99), (1.100), (1.101) e (1.102) tem-se
que:

I2 W
Io1 Io2 = kn R1 vx vy (1.109)
2(VGSp1 Vt ) L
e, finalmente, tem-se que:
vo = R3 (Io2 Io1 ) (1.110)
ou seja, a tensao de sada e proporcional ao produto entre vx e vy .
1.2.2 Multiplicador log-antilog

Os multiplicadores deste tipo baseiam-se na seguinte igualdade matematica:
X Y = elog X+log Y (1.111)
ou seja, o produto e efectuado da seguinte maneira:
1. Determina-se os logaritmos dos sinais X e Y ;
2. Soma-se o resultado da operacao anterior;
3. Calcula-se o anti-logaritmo do resultado da operacao anterior.
Teoricamente, seriam necessarios 4 amplificadores operacionais para realizar

as operacoes matematicas e mais 2 necessarios para implementar os factores
de escala do produto.
Utilizando tecnicas semelhantes às usadas na implementacao de amplifica-
dores logartmicos do tipo log ratio (ver seccao (1.1)) e possvel implementar
o multiplicador com 4 amplificadores operacionais, tal como se mostra na
figura 1.32. Neste circuito nao se incluem os circuitos de compensacao em
frequencia e de correccao de offset, os quais foram estudados com detalhe na
seccao (1.1).
Para a analise do circuito considera-se que os amplificadores operacio-
nais sao ideais e que os transstores sao iguais e a operarem sob as mesmas
42
onica III
R
4
Q1
Rx
Vx Vo
Q4
Q3
Ry Q2
Vy
RR V
R
Figura 1.32: Multiplicador log-antilog
condicoes de temperatura. Assim, percorrendo a malha indicada na figura

1.32 tem-se que:
VBE1 + VBE2 VBE3 VBE4 = 0
Vx Vy Vo VR
VT log + VT log VT log VT log = 0(1.112)
Rx IES Ry IES R4 IES RR IES
Resolvendo a eq. (1.112) em ordem a Vo tem-se que:
RR R4
Vo = Vx Vy (1.113)
VR Rx Ry
Uma das desvantagens deste circuito como multiplicador e que e apenas de 1
quadrante. Outra das desvantagens que se podem apontar a este circuitos e
a sua pequena largura de banda que resulta da compensacao em frequencia.
As vantagens deste circuito sao as seguintes: nenhum dos factores de
escala e dependente da temperatura. Com efeito os desvios de Vo com a
temperatura sao tipicamente inferiores a 0.01%. O multiplicador tambem
tem uma boa precisao; o erro da multiplicacao e tipicamente inferior a 0.25 %.
1.2.3 Multiplicador tempo-amplitude

O princpio de funcionamento deste tipo de multiplicador baseia-se na mo-
dulacao da largura de impulsos. Para uma determinada sequencia de impul-
sos, v(t), de frequencia constante 1/Ts , duracao e amplitude A variaveis, o
43
onica III
valor medio, V , e proporcional ao produto A /Ts em que o factor /Ts e

vulgarmente designado por duty-cycle.
v(t)
t
T
Figura 1.33: Sequencia de impulsos e valor medio.
A implementacao de um circuito multiplicador deste genero e ilustrada

na figura 1.34. A tensao vy e utilizada para controlar o duty-cycle de uma
V K V x Vy
1
Vx
Vy
/T
Figura 1.34: Diagrama de blocos de um multiplicador Largura altura
sequencia de pulos rectangulares com uma determinada frequencia 1/Ts . Por

outro lado, o sinal vx e amostrado pela sequencia destes pulsos rectangulares.
Finalmente o valor medio do sinal amostrado (que representa a mutiplicacao
de vx por vy ) e obtido com um filtro passa-baixo integrador.
Suponhamos, sem perda de generalidade, que ambos os sinais tem a
mesma largura de banda, B. O processo de multiplicacao, tal como ex-
posto anteriormente implica a amostragem do sinal vx (t) por uma sequencia
de pulsos rectangulares cuja duracao e proporcional a vy (t). Este processo
pode ser descrito matematicamente por:

!
X t kTs
v1 (t) = x(t) rect (1.114)
k= k
em que k representa a duracao dos pulsos rectangulares e que e proporcional
à amplitude do sinal vy (t). Assim, vy (t) esta tambem a ser amostrado11 a
uma frequencia de amostragem 1/Ts ;
vy (kT s) = Kk (1.115)
11
vy (t) est
a ser modulado de acordo com o formato PWM (Pulse Whidth Modulation)
44
onica III
Note que 0 < k < Ts .

De acordo com o teorema de amostragem a frequencia de amostragem,
1/T s, deve ser superior a 2B por forma a que ambas as amostragens (de vx e
vy ) contenham uma representacao valida dos sinais amostrados. No entanto
dado que estes dois sinais estao a ser multiplicados, o sinal que representa a
multiplicacao ira ter uma largura de banda12 de 2B. Por forma a que nao
haja aliasing entre o sinal multiplicado e as replicas de Vy (f ) e de Vx (f )
centradas em 1/Ts e necessario que 1/Ts > 4B.
Aplicando transformadas de Fourier13 tem-se que:

X
V1 (f ) = Vx (f ) k sinc(f k )ej2f kTS (1.116)
k=
em que representa convolucao matematica. O processo de multiplicacao e

concluido submetendo o sinal v1 (t) a um filtro passa baixo com uma funcao
de transferencia H(f ). Suponhamos que tal filtro e ideal. O filtro devera
ter uma largura de banda de 2B tal como se mostra na figura 1.35. Para as
H(f)
-2B 2B f
Figura 1.35: Filtro passa-baixo ideal
frequencias |f | < 2B tem-se que k f << 1 o que implica que:

sinc(f k ) 1 , |f | < 2B (1.117)
o que implica que o sinal à sada do filtro passa baixo, Vz (f ) pode ser repre-
sentado por14 :

X
Vz (f ) Vx (f ) k ej2f kTs
k=
12
Recorde que uma multiplicacao no domnio do tempo d a origem a uma convolucao no
domnio da frequencia. Assim, o sinal mutiplicado tem uma largura de 2B.
13
A transformada de Fourier de uma sinal x(t) e dada por;
Z
X(f ) = x(t)ej2f t dt

14
Recorde que;
Z b X
f (x)dx = lim f (xi )xi , a < xi < b
a xi 0
i
45
onica III

1 X
= Vx (f ) vy (kTs )ej2f kTs Ts
k= KT s
Z
1
Vx (f ) vy (t)ej2f t dt
KTs
1
Vz (f ) = Vx (f ) Vy (f )
KTs
1
vz (t) = vx (t) vy (t) (1.118)
KTs
Na pratica este valor medio pode apenas ser conseguido de uma forma
aproximada ja que e impossvel implementar filtros passa-baixo ideais. Caso
a frequencia de corte do filtro passa-baixo seja, pelo menos, cerca de 100 vezes
inferior à frequencia fundamental, 1/Ts , da sequencia de pulsos entao o valor
medio obtido pelo filtro constitui uma boa aproximacao ao verdadeiro valor
medio. Isto implica que a frequencia de amostragem seja bastante superior
à frequencia de amostragem de Nyquist. De facto esta frequencia devera ser
superior a 100 2B.
A figura 1.36 mostra uma implementacao do bloco gerador de duty-cycle
variavel controlado pela tensao Vy . O bloco gerador de duty-cycle e imple-
v(t)
v(t)
t +
t
- V
Vy s
a)
v(t)
V 2
y
1
Vs
1
2 Vs
b)
Figura 1.36: Diagrama de blocos do gerador de duty-cycle variavel
46
onica III
mentado usando um comparador (por exemplo, com amplificador operacio-

nal em malha aberta) em que a tensao de comparacao e vy que e aplicada ao
terminal inversor do amp-op. Ao terminal nao-inversor aplica-se uma onda
de dente-de-serra. O funcionamento do comparador e tal que se a tensao
v(t) > vy entao vs = +V . Caso v(t) < vy entao Vs = 0. Assim, a duracao
dos pulsos e determinada por Vy tal como ilustrado na figura 1.36 b).
O multiplicador representado na figura 1.32 e de dois quadrantes. Com
efeito vx pode ter ambas as polaridades mas vy tem que ser sempre positivo.
possvel modificar o circuito por forma a conseguir-se um multiplicador que
E
funcione para os 4 quadrantes. Tal circuito e exemplificado na figura 1.37.
O funcionamento do circuito baseia-se no calculo do valor medio de uma
V
x
Y
S K V x Vy
-1
Y
Y Y
Vx
S
Vy + +
/T
- - - valor medio
-V x
a) b)
Figura 1.37: Diagrama de blocos de um multiplicador de 4 quadrantes
sequencia de pulsos cuja amplitude e Vx . O duty-cycle e tambem variavel

e controlado por Vy . O funcionamento do gerador de duty-cycle e tal que,
caso Vy = 0 o duty-cycle e de 50% entao Vo = 0. Caso Vy > 0 o duty-cycle e
superior a 50% e Vo > 0. Se Vy > 0 o duty-cycle e inferior a 50% e Vo < 0.
Este tipo de circuitos tem partes crticas e que influenciam o seu (bom)
desempenho. Nomeadamente a linearidade do circuito de dente-de-serra e a
largura de banda do comparador, ou seja, a sua velocidade de comutacao.
Ambos este factores tem bastante influencia na linearidade e precisao do
multiplicador.
Tal como ja concluimos anteriormente, a frequencia 1/Ts deve ser bastante
superior à frequencia maxima contida no espectro dos sinais a multiplicar.
No entanto nao e possvel aumentar esta frequencia tanto quanto se deseja de-
vido às limitacoes dos circuitos de amostragem (largura de banda limitada,
fenomenos de feedthrough devido a capacidades parasitas, etc.). Por estas
razoes a frequencia de amostragem de um circuito deste tipo esta limitada
47
onica III
tipicamente (para implementacoes com circuitos comerciais) ate algumas de-

zenas de MHz o que implica que a largura de banda dos sinais a multiplicar
nao deve ir muito alem de algumas centenas de KHz. O multiplicador de
largura-altura e, no entanto, um multiplicador com boa precisao sendo os
erros tipicamente da ordem de 0.1 %.
1.3 Mixers ou Moduladores

Os mixers ou moduladores podem ser vistos como casos particulares de mul-
tiplicadores usados especificamente em telecomunicacoes normalmente para
modulacao e desmodulacao, ou seja, este tipo de circuitos destina-se essenci-
almente para translacao de sinais de banda base para alta frequencia e vice-
versa. Assim, aspectos tais como largura de banda e rudo sao considerados
no seu projecto alem da questao da linearidade. Com efeito nao-linearidades
na multiplicacao podem dar origem a distorcao nos sinais. Este tipo de
distorcao e normalmente designado por intermodulacao.
Existe uma variedade de circuitos moduladores bastante extensa pelo que
abordaremos apenas alguns dos circuitos mais ilustrativos dos varios tipos de
moduladores encontrados na literatura. Existem moduladores que tambem
provideciam ganho (moduladores activos) e os moduladores passivos. Os
moduladores passivos sao os que apresentam as melhores caractersticas de
rudo. Os moduladores podem ser classificados de varias maneiras. Neste
estudo classificam-se tendo como base o seu modo de operacao: nao linear
ou comutados (stwitching).
Os moduladores implementados em circuitos integrados sao normalmente
multiplicadores de transconductancia. Embora existam varios tipos de to-
pologias para este tipo de multiplicadores as topologias estudadas na seccao
1.2.1 sao as mais comuns.
1.3.1 Moduladores Comutados

Neste tipo de moduladores um ou mais elementos nao lineares (normalmente
implementados com dodos ou transstores) actuam como comutadores. A
figura 1.38 mostra a configuracao basica de um modulador comutado com dois
dodos. Os moduladores baseados neste tipo de configuracao sao bastante
utilizado em particular a muito altas frequencias. Caso o transformador seja
ideal entao as tensoes à sada do secundario do mesmo sao dadas tal como
se mostra na figura 1.39. VL representa um oscilador com uma amplitude
constante, VL (t) = AL sin(Lt). Para que o dodo D1 esteja em conducao
durante o ciclo positivo de VL entao a amplitude de VL devera ser bastante
48
onica III
Rs 1:1
+ D1
Vo
+ V
- i R
L
V
s D2
-
+
- V
L
Figura 1.38: Modulador comutado com dois dodos
superior a Vi . Nesta situacao D2 estara inversamente polarizado e, por isso,

nao conduz. Caso esta condicao seja satisfeita (|VL| > |Vi |) entao, durante o
ciclo negativo de VL o dodo D2 estara em conduccao (D1 estara em corte).
Assim, e ignorando a queda de tensao nos dodos, a tensao de sada e dada
V +V
L i
D1
+ Vi
- V
o
R
+ L
V -
i D2
V-V
L i
+
- V
L
Figura 1.39: Circuito equivalente para o secundario do modulador comutado

com dois dodos
por:
Vo Vi + VL , VL > 0
Vo Vi + VL , VL < 0
ou seja, a sada consiste da tensao VL mais a tensao Vi comutada alternada-

mente de 180 graus à frequencia de VL . Seja TL = 2/L o perodo desta
forma de onda. E possvel representar a tensao de sada da seguinte forma:
vo = VL + Vi r(t) (1.119)

!
X t (1/2 + k)TL /2
r(t) = (1)k rect (1.120)
k= TL /2
r(t) esta representada graficamente na figura 1.40. r(t) pode ser representada
49
onica III
r(t)
1
TL t
-1
Figura 1.40: Sequencia de pulsos rectagulares (r(t))
atraves de uma serie de Fourier tal que:

4X sin[(2n + 1)Lt]
r(t) = (1.121)
n=0 2n + 1
caso vi seja uma forma de onda sinusoidal frequencia tal que:
Vi (t) = V sin(i t) (1.122)
entao tem-se que15 :

2V X cos[(2n + 1)L t i t] cos[(2n + 1)L t + i t]
Vi (t)r(t) =
n=0 2n + 1
(1.123)
Dado que Vo = VL + Vi r(t), a sada do modulador e constituda pela soma
do oscilador local, VL mais um n umero infinito de frequencias geradas pelo
modulador. A componente de frequencia desejada (normalmente i + L ou
L i ) pode ser obtida filtrando as restantes frequencias.
A analise anterior foi feita considerando que a amplitude do oscilador local
era bastante superior à do sinal Vi e suficientemente elevada para comutar
os dodos (entre conducao e corte) instantaneamente. Caso esta situacao
nao se verifique entao havera uma distorcao significativa da componente de
frequencia pretendida. Outra desvantagem do modulador apresentado e que
a frequencia do oscilador local tambem aparece na tensao de sada. Caso
L seja bastante superior a i entao podera ser difcil obter a componente
i +L ou L i atraves da filtragem dado que qualquer destas componentes
estara proxima de L . Os moduladores balanceados evitam este problema.
A figura 1.41 mostra um destes moduladores. Deixa-se como exerccio ao
leitor a analise deste circuito e mostrar que a tensao de sada e dada por:

sin(i t) V X cos[(2n + 1)Lt i t] cos[(2n + 1)L t + i t]
Vo (t) = V +
2 n=0 2n + 1
(1.124)
15
Recorde que sin(a) sin(b) = 1/2 cos(a + b) 1/2 cos(a b)
50
onica III
Rs 1:1 D1
+
D1
+ V + V Vo
Vo i - L
+ -
V +- -
- i R
L V +
Vs i - Vo
D2 +
-
D2
+
- V
L
a) b)
Figura 1.41: a) Modulador balanceado comutado com dois dodos. b) Cir-

cuito equivalente
Perda na convers
ao
A perda na conversao de frequencia (Conversion Loss) introduzida por um
modulador e definida como a razao entre a potencia do sinal de entrada ea
potencia de uma banda lateral do sinal de sada. Este parametro e bastante
relevante caso o (des)modulador esteja situado no andar de entrada de um
receptor. Para o modulador balanceado da figura 1.41 a tensao de sada
correspondente à banda lateral L + i e dada por;
V
Vo = (1.125)

Caso a entrada esteja adaptada para a maxima transferencia de potencia
entao (desprezando a resistencia dinamica dos dodos) RL = Rs e Vi = Vs /2.
Nesta situacao tem-se que:
Vs2
Pi =
4RL
Vs2
Po = (1.126)
4 2 RL
ou seja, a perda L e dada por:
Pi
L = 10 log10 10 dB (1.127)
Po
Distor
cao
` medida que a potencia do sinal de entrada aumenta esta atingira um
A
nvel tal que e superior à potencia do oscilador local. Quando tal acontecer
51
onica III
entao o sinal de entrada sera responsavel pela comutacao dos dodos e a

potencia de sada sera proporcional à potencia do oscilador local. Dado que
esta potencia e constante assiste-se a uma saturacao da potencia de sada.
A figura 1.42 mostra esta situacao. Para nveis pequenos de potencia de
Resposta ideal
Potencia de saida
1 dB
Potencia de entrada (dB)
Figura 1.42: Caracterstica potencia de entrada-potencia de sada de um

modulador
entrada a sada varia linearmente com a potencia de entrada. A partir de

certo nvel de potencia de entrada a resposta torna-se nao-linear. Este tipo
de nao-linearidade da origem a distorcao por intermodulacao.
Os fabricantes dos moduladores fornecem uma figura de merito relacio-
nada com este tipo de distorcao e que se designa por 1 dB compression point,
ver figura 1.42. Claramente, os moduladores devem ser operados abaixo deste
ponto por forma a ser evitada distorcao.
1.3.2 Moduladores n
ao-lineares
Os moduladores deste tipo sao geralmente implementados ou com um transstor
bipolar (BJT) ou com um FET. Existe preferencia na utilizacao de um FET
dado que a caracterstica nao linear deste tipo de dispositivos e quadratica
enquanto que a dos BJTs e exponencial. Com efeito a caracterstica expo-
nencial da origem a termos de ordem c ubica e superior que podem dar origem
a intermodulacao. Por outro lado a caracterstica essencialmente quadratica
dos FETs evita bastante este tipo de situacoes indesejaveis.
A figura 1.43 mostra um modulador implementado com um FET.
Quando um FET e operado na sua regiao de saturacao (corrente cons-
tante) a corrente de dreno obedece (de uma forma aproximada) à seguinte
lei quadratica:
!2
Vgs
ID = IDSS 1 (1.128)
Vp
52
onica III
VDD
out
vi
vL
Figura 1.43: Modulador implementado com um FET
Para este circuito a corrente de dreno e dada por:

vi vL + VDC 2
iD = IDSS (1 ) (1.129)
Vp
em que VDC representa a tensao de polarizacao entre a gate e a source (ou

VGS VT para uma MOSFET). Para sinais de entrada vi = Vi sin(i t) e
vL = VL sin(L t) a corrente de dreno e dada por:
iD = IDC + K1 [Vi sin(i t) VL sin(L t)] + K2 [Vi sin(i t) + VL sin(L t)]

K3 sin[(i L )t] + K3 sin[(i + L )t] (1.130)
em que K3 e dado por:

IDSS Vi VL
K3 = (1.131)
Vp2
K3 /Vi e designadao como o ganho de conversao de transconductancia, gc .

Geralmente, o dispositivo com a menor tensao Vp proporcionara ganhos mais
elevados. Dir-se-ia que FETs com um IDSS elevado tambem proporcionam
gc elevados. Tal nao e geralmente o caso pois os FETs que apresentam IDSS
elevados tambem apresentam Vp elevados (as duas grandezas estao relacio-
nadas).
Dado que o FET deve funcionar na zona de saturacao VL deve ser menor
que |Vp |.
1.4 Amplificadores com Controlo Autom

atico
de Ganho (AGC)
Os amplificadores com controlo automatico de ganho (AGC) sao circuitos
bastante u
teis em sistemas de comunicacao modernos. Com efeito, dado um
53
onica III
determinado sistema de comunicacao, os sinais recebidos pelo receptor estao

muitas vezes sujeitos a variacoes lentas de amplitude (fading) que, em muitos
casos sao dependentes das caractersticas do canal de transmissao, as quais,
na maioria das situacoes, nao sao controlaveis. Este tipo de variacoes e in-
desejavel por varios motivos; entre eles destaca-se o facto de estas variacoes
poderem ser suficientemente elevadas para induzir saturacao nos modulado-
res (mixers) o que, por sua vez, causa distorcao nos sinais recebidos. Para
lidarem com este tipo de problemas os receptores necessitam de incluir cir-
cuitos que ajustam automaticamente o nvel do sinal em questao por forma
a que este se mantenha aproximadamente constante. Os sistemas AGC sao
tambem usados nos andares finais de um sistema de amplificacao audio por
forma a evitar variacoes bruscas do nvel do sinal quando se muda a sintonia
de um determinado canal, por exemplo.
Embora a aplicacao mais imediata de sistemas AGC seja a manutencao
do nvel do sinal de sada constante, os circuitos AGC tambem sao utilizados
em estabilizacao da amplitude dos sinais provenientes de osciladores.
Os sistemas AGC que usam uma tensao de referencia sao designados
como sistemas AGC com atraso (delayed AGC). A designacao nao tem que
ver com algum atraso devido a limitacoes de largura de banda estando apenas
relacionada com o facto do sistema conter uma tensao de referencia. Sistemas
AGC sem tensoes de referencia sao comuns em receptores radio comerciais.
Os elementos basicos que formam um sistema AGC com atraso sao mos-
trados na figura 1.44 em termos de diagrama de blocos. O sinal de entrada, vi ,
vi v
Amplificador o
com ganho Amplificador
variavel
v
c
Detector
Filtro Amplificador
Passa-Baixo v diferenca
2
v
R
Figura 1.44: Diagrama de blocos de um sistema AGC com atraso.
e amplificado por um amplificador de ganho variavel (AGV) cujo ganho e con-

trolado por um sinal vc . Caso necessario e possvel amplificar vi novamente
usando um segundo amplificador em cascata com o primeiro. Seguidamente
um determinado parametro do sinal de sada (amplitude da portadora, ndice
de modulacao, potencia das bandas laterais, etc.) e detectado e comparado
com um determinado sinal de referencia, Vr . Esta diferenca, que representa
54
onica III
um sinal de controlo16 , e filtrada para lhe serem eliminadas quaisquer com-

ponentes de alta frequencia indesejaveis e o sinal filtrado e aplicado ao AGV
que por sua vez ajusta o seu ganho por forma a manter o nvel do sinal de
sada constante. O tipo de parametro do sinal de sada detectado e crtico
no desempenho deste tipo de sistemas e varia com o tipo de sinal de en-
trada. Com efeito, os requisitos de um sistema AGC dependem do tipo de
modulacao do sinal de entrada. Geralmente os requisitos do AGC para sinais
modulados em amplitude (AM) sao mais restringentes do que os requisitos
do AGC quando os sinais sao modulados em frequencia (FM) ou modulados
por codigo de pulso (PCM).
Por exemplo, suponha-se que o sinal de entrada e um sinal AM. Neste
caso o circuito AGC nao deve responder às variacoes correspondentes à mo-
dulacao da amplitude da portadora caso contrario havera distorcao. Esta
distorcao pode ser evitada restringindo a largura de banda do AGC de tal
modo que responda somente a variacoes de amplitude cuja largura de banda
seja mais pequena que a frequencia mnima do sinal que modula a porta-
dora. Normalmente, como as variacoes causadas por fading sao lentas o seu
espectro nao se sobrepoe significativamente ao espectro do sinal que modula
a portadora.
As caractersticas estaticas ideais para um sistema AGC sao mostradas
na figura 1.45. Para sinais de baixa amplitude (< V1 ) o circuito AGC e tal
v
o
V1 V2 vi
AGC OFF AGC ON
Figura 1.45: Caracterstica ideal (estatica) para um sistema AGC.
que o sinal de sada e proporcional ao sinal de entrada, ou seja, e amplificado

linearmente. Caso o sinal de entrada seja superior a V1 entao o AGC mantem
o nvel do sinal de sada (aproximadamente) constante ate que o sinal de
entrada seja superior a V2 . Para sinais superiores a V2 o sinal de sada volta
a ser uma funcao linear do sinal de entrada. A eliminacao do AGC para
16
Este sinal tambem e vulgarmente designado por sinal de erro.
55
onica III
sinais de entrada elevados esta relacionada com questoes de estabilidade, ou

seja, para evitar problemas de oscilacao.
A gama dinamica dos sinais nos varios pontos do receptor e um parametro
fundamental no projecto deste tipo de sistemas. E necessario manter o sinal
suficientemente elevado por forma a que o rudo do receptor nao degrade
a qualidade do sinal recebido, mas por outro lado, o nvel dos sinais deve
manter-se dentro da gama para a qual o comportamento dos circuitos e linear,
caso contrario havera distorcao dos sinais recebidos.
A figura 1.46 mostra um amplificador AGC (sem tensao de referencia)
usado em aplicacoes audio. Q1 e um JFET usado como uma resistencia con-
1k 47k
R1 R2
- Vout
Vin 100k
+
R3 C1
Q2
Q1
R4
R5 C2
-V EE
Figura 1.46: Amplificador AGC (sem atraso) para audio
trolada por tensao. Para pequenos sinais e para tensoes VDS razoavelmente
pequenas o JFET opera na sua regiao trodo onde a sua resistencia dinamica,
rds , e controlada por VGS . Esta resistencia pode variar tipicamente entre uma
centena de Ohm e alguns Mega-Ohm. Assim, R3 e rds formam um divisor de
tensao de tal modo que a tensao no terminal inversor varia aproximadamente
entre 0.001 Vin (para rds = 100) e cerca de Vin (para rds > 1M). O ganho
de tensao de uma amplificador nao-inversor e de 1 + R2 /R1 . Assim o ganho
do amplificador AGC e:

R2 rds
Av = 1+ (1.132)
R1 rds + R3
Enquanto a tensao pico-a-pico (sinal) à sada do amplificador for inferior
a 1.4 Volt Q2 permanece em corte (dado que nao se pode estabelecer um
VEB de cerca de 0.7 Volt) e portanto a tensao VGS de Q1 e igual a VEE
o que implica que Q1 esta tambem em corte. Nesta situacao o ganho do
56
onica III
amplificador e maximo; 1 + R2 /R1 . Caso a tensao pico-a-pico à sada do

amplificador seja aproximadamente igual ou superior a 1.4 Volt entao Q2 ira
conduzir carregando C2 o que provoca uma aumento da tensao VGS de Q1 e
a consequente diminuicao de rds . Assim, o ganho de tensao do amplificador
diminui o que causa uma diminuicao e estabilizacao da tensao de sada. Note
que R4 e C1 formam efectivamente um filtro RC passa-alto e a sua constante
de tempo permite definir qual a largura de banda dos sinais para os quais o
AGC deve actuar.
Os componentes do sistema AGC

O projectista de um sistema AGC tem uma grande variedade de escolha para
o amplificador com ganho variavel (AGV). Os criterios de seleccao incluem
a resposta em frequencia, gama dinamica da tensao de controlo, vc e gama
dinamica do ganho variavel. Um AGV cujo ganho varia exponencialmente
com a tensao de controlo tem uma gama dinamica de ganho variavel superior
a um AGV cujo ganho varie linearmente com esta tensao de controlo. Note
que um multiplicador apresenta um ganho que, por definicao, varia linear-
mente com a tensao de controlo. Varios tipos de multiplicadores analogicos
foram estudados com detalhe anteriormente. Existem varios tipos de dispo-
sitivos que exibem uma caracterstica exponencial, nomeadamente dual gate
MOSFETs, dodos pin (p intrinsic n) e transstores bipolares.
VCC
R R
L L
v
v o
i
Q1 Q2
I
C3
+ Q3
v
R
-
-V
Figura 1.47: Amplificador de ganho variavel exponencial
A figura 1.47 ilustra uma configuracao simplificada de um amplificador

exponencial baseada num circuito par diferencial em que Q3 implementa a
fonte de corrente controlada por Vr . Note que a corrente de colector IC3 varia
exponencialmente com a tensao VR .
VR
IC3 IES e VT (1.133)
57
onica III
Como um par diferencial apresenta um ganho de tensao que e proporci-

onal à corrente de polarizacao (IC3 /2) entao o ganho do amplificador varia
exponencialmente com a tensao VR .
Outros tipos de amplificadores exponenciais bem como amplificadores
logartmicos foram com detalhe anteriormente.
58
Captulo 2
Circuitos Multivibradores
2.1 Introduc
ao
O projecto de sistemas electronicos exige frequentemente a criacao de deter-
minados tipos de formas de ondas standard tais como sequencias periodicas
de pulsos quadrados, triangulares, dente-de-serra e ainda pulsos de controlo,
etc. Os sistemas que requerem este tipo de formas de onda sao bastante
variados e incluem, por exemplo, sistemas de computadores e sistemas de
controlo onde sinais de relogio (clock) sao necessarios para resolver questoes
de sincronismo. Os sistemas de comunicacao tambem necessitam de uma
extensa variedade de formas de onda que sao utilizadas como portadoras nos
diversos formatos de modulacao. Finalmente, os variados tipos de equipa-
mento de teste e medidas tambem usam estes tipos de formas de onda para
testar circuitos electronicos.
Os circuitos electronicos que permitem gerar este tipos de formas de onda
standard sao designados por circuitos multivibradores.
Os circuitos multivibradores dividem-se em tres grandes grupos:
bi-estaveis;
astaveis;
mono-estaveis.
2.2 Os circuitos bi-est

aveis
O circuitos bi-estaveis, por definicao, admitem dois estados estaveis em que o
podem permanecer indefinidamente a menos que um estimulo externo induza
uma transicao de um estado estavel para o outro estado estavel. Um exemplo
59
onica III
tpico de um circuito bi-estavel e uma latch tal como se apresenta na figura

2.1. O funcionamento deste circuito e tal que o circuito permanece no estado
R
Q
Q
S
Figura 2.1: Latch S-R
logico Q = 1 a menos que se faca o reset à latch. Por outro lado, se o estado
logico da latch for Q = 0 esta permanece neste estado a menos que se faca o
set.
Inerente ao funcionamento deste tipo de circuitos - os bi-estaveis - esta a
existencia de re-alimentacao positiva. De modo a compreendermos o efeito da
re-alimentacao nos circuitos bi-estaveis consideremos o amplificador da figura
2.2 a qual mostra um amplificador com um ganho em malha aberta, A (finito)
re-alimentado positivamente. De acordo com a teoria de re-alimentacao o
v
i -
A
v
o
+
R2
R1
Figura 2.2: Amplificador com re-alimentacao positiva
ganho em malha fechada e dado por:

A
Af = (2.1)
1 A
R1
= (2.2)
R1 + R2
A figura 2.3 representa a caracterstica estatica tensao de entrada-tensao
de sada para o ganho em malha aberta, A, (note que o ganho e linear
desde que a tensao de sada se mantenha dentro dos limites da tensao de
alimentacao) e tambem para tres tipos de ganho em malha fechada:
60
onica III
vo
+Vcc
A f2
Af1 A f3
A
vi
-V cc
Figura 2.3: Caracterstica estatica tensao de entrada-tensao de sada
Af 1 . Este ganho reflecte a situacao em que 0 < A < 1. Para este caso
verifica-se que o ganho em malha fechada aumenta e a configuracao
funciona como amplificador;
Af 2 . Nesta situacao considera-se o caso em que A = 1 o que implica

que o ganho em malha fechada e infinito. Para este caso o amplificador
funciona como comparador: se a tensao for superior a zero a tensao de
sada e Vcc , caso contrario e +Vcc .
Af 3 . Nesta situacao tem-se que A > 1. Esta e a situacao que o circuito

tem um comportamento bi-estavel. A figura 2.4 a) mostra novamente a
caracterstica tensao de entrada-tensao de sada. E importante perce-
ber que qualquer dos pontos da recta definida por p1 , p2 , e p3 represen-
tam pontos de operacao instaveis. Com efeito, se supusermos que, no
incio do funcionamento do circuito a tensao de entrada vi e nula e que
a tensao entre os terminais do amplificador operacional e aproximada-
mente zero e se tivermos em conta a existencia de rudo V no terminal
inversor de entrada do amplificador entao, esta tensao e amplificada,
ou seja, Vo = A V . A tensao que e re-alimentada para o terminal
inversor e +A V . Dado que A > 1 a tensao no terminal inversor
do amplificador aumenta de V para A V . Este processo regenera-
tivo continua ate que o amplificador operacional sature, vo Vcc . A
figura 2.4 apresenta uma analogia deste processo regenerativo atraves
de uma bola em cima de um monte. A partir do momento em que a
bola se desvia ligeiramente do seu ponto de equilbrio devido a uma
pequena perturbacao esta caira para um dos lados onde permanece ate
que um estmulo externo seja aplicado e force a bola a mudar para o
outro lado do monte. O ponto p2 e normalmente designado por estado
61
onica III
meta-est
avel.
vo
+Vcc
p
p 2
3
p p
3 1
p2 vi
p1
-V cc
a) b)
Figura 2.4: a) Caracterstica estatica tensao de entrada tensao de sada de

um circuito bi-estavel b) Analogia com uma situacao fsica
Os circuitos bi-estaveis podem ser vistos como comparadores com histerese.

Os comparadores, na grande maioria das situacoes praticas, devem ter al-
guma histerese. Considere-se o exemplo dos comparadores usados em ADCs
(analog to digital converter). Neste exemplo e tendo em conta a presenca de
rudo, um comparador ideal apresentaria alguns problemas que podem dar
origem a erros na conversao. Estes problemas sao ilustrados na figura 2.5.
Nesta figura considera-se que um sinal com rudo e aplicado a um compara-
dor sem histerese e a um comparador com histerese. Devido à existencia de
rudo observa-se que o sinal cruza a linha de zero Volt varias vezes em vez de
cruzar esta linha uma u nica vez. Um comparador ideal responde a este cru-
zamentos indesejaveis enquanto que o comparador com histerese apresenta
imunidade a este tipo de problemas.
Analisa-se agora um bi-estavel implementado com um amplificador opera-
cional. Esta configuracao e mostrada na figura 2.6 e e vulgarmente designada
como Schmitt trigger. A tensao v e dada por:
R1 R2
v = Vo + Vcomp (2.3)
R1 + R2 R1 + R2
Seja R1 = R2 ou seja = 1/2. Claramente A >> 1, ou seja o circuito
funciona como bi-estavel e neste caso sabe-se que a tensao de sada vo sera
+Vcc (o amplificador esta saturado) se vi < v ou sera Vcc caso vi > v . Seja
Vcc = 10 V e Vcomp = 2 V. Assim tem-se que;
v = 4 V se Vo = Vcc (2.4)
v = 6 V se Vo = +Vcc (2.5)
62
onica III
vo vo
Comparador
sem
Histerese
vi t
vo vo
Comparador
com
Histerese
v t
i
vi
t
Figura 2.5: Formas de onda à sada de um comparador com e sem histerese
possvel determinar agora a caracterstica do bi-estavel. Caso Vo = Vcc

E
entao para comutar o estado do bi-estavel e necessario que vi seja inferior a
6 V. Caso Vo = +Vcc entao para comutar o estado do bi-estavel e necessario
que vi seja superior a 4 V. A figura 2.7 mostra a curva estatica tensao de
entrada, tensao de sada. Note que a fonte de tensao Vcomp tem como funcao
principal centrar a caracterstica tensao de entrada-tensao de sada num va-
lor diferente de zero Volt. As resistencias R1 e R2 tem como principal funcao
controlar a quantidade de histerese e as tensoes de alimentacao do amplifi-
cador ditam as tensoes de sada.
2.3 Os circuitos ast

aveis
Os circuitos astaveis sao circuitos que, de uma forma simples, podem ser
vistos como a combinacao de um bi-estavel como um circuito RC que e
63
onica III
Vcc
-
vo
v +
+ i
-
-V cc
v
R2
R1
+ Vcomp
-
Figura 2.6: Circuito bi-estavel - Schmitt-trigger

vo
10
-6 4 vi
-10
Figura 2.7: Caracterstica tensao de entrada-tensao de sada do Schmitt-

trigger
normalmente colocado na malha de re-alimentacao forcando a mudanca de

estado do bi-estavel de uma forma periodica, ou seja, ou seja implementando
um circuito oscilante.
Considere-se o circuito astavel constitudo pelo bi-estavel considerado an-
teriormente agora re-alimentado tambem com um circuito RC tal como se
mostra na figura 2.8. Para analise deste circuito assume-se que o amplificador
operacional e ideal. A tensao V1 e igual a:
V1 = Vo (2.6)
R1
= (2.7)
R1 + R2
A sada do amplificador operacional, vo , sera igual a +Vcc caso V1 > V2 e vo
64
onica III
R2
R1
+
v1 v
- o
v2
R3
C
Figura 2.8: Circuito astavel
sera igual a Vcc caso V1 < V2 .

Suponhamos que inicialmente, t = 0, o condensador esta descarregado,
V2 = 0, e vo = Vcc . Nesta situacao e para este instante V1 = Vcc e
V1 < V2 . No entanto o condensador ira carregar negativamente e a tensao
V2 tende exponencialmente para Vcc . Assim que V2 seja ligeiramente mais
negativa que Vcc entao V1 > V2 e o amplificador operacional satura para a
sua tensao de alimentacao positiva, vo = +Vcc . Note que V1 = +Vcc . Neste
momento o condensador tende a carregar positivamente e a tensao V2 tende
agora para +Vcc . Assim que V2 seja ligeiramente mais positiva que V1 entao o
amplificador operacional satura para a sua tensao de alimentacao negativa e
todo o processo volta a repetir-se da forma descrita anteriormente. A figura
2.9 ilustra o processo de funcionamento do astavel atraves das varias formas
de onda do circuito.
Calculam-se agora os tempos T1 e T2 . O circuito equivalente para o calculo
de T1 e mostrado na figura 2.10 a). A partir deste circuito podemos escrever:
1 Zt
Vcc = R3 i(t) + i( )d + vco (2.8)
C 0
vc (t) = Vcc R3 i(t) (2.9)
em que vco representa a tensao inicial (para t = 0+ ) do condensador. Nesta
situacao tem-se que vco = Vcc . Aplicando transformadas de Laplace:
Vcc 1 vco
= R3 I(s) + I(s) + (2.10)
s sC s
Vcc vco
I(s) = C (2.11)
sR3 C + 1
Vcc
Vc (s) = R3 I(s) (2.12)
s
65
onica III
para +Vcc
v
2
+ Vcc
0 t
Vcc
para -Vcc
v1
+ Vcc
0 T T
1 2 t
Vcc
vo
+Vcc
0 t
-Vcc
Figura 2.9: Formas de onda do circuito astavel
Vcc Vcc vco

Vc (s) = R3 C (2.13)
s sR3 C + 1
Aplicando a transformada inversa de Laplace tem-se que:
R tC
vc (t) = Vcc (Vcc vco )e 3 (2.14)
T1 e obtido sabendo que representa o tempo que o condensador demora a

carregar desde Vcc ate Vcc , ou seja,
T
R 1C
Vcc = Vcc (Vcc + Vcc )e 3 (2.15)
ou seja,
!
1+
T1 = R3 C ln (2.16)
1
66
onica III
Vcc -Vcc
R R
3 3
V V
c c
C C
a) b)
Figura 2.10: a) Circuito equivalente para o calculo de T1 b) Circuito equiva-

lente para o calculo de T2
T2 pode ser obtido a partir do circuito equivalente que se mostra na figura

2.10 b) e calculando, de uma forma semelhante à descrita anteriormente, o
tempo, T2 , que o condensador demora a (des)carregar desde Vcc ate Vcc .
Claramente este tempo e igual a T1 . Assim, a frequencia do astavel e dada
por f = 1/2T1 .
A discussao anterior merece os seguintes comentarios: A analise assume
que a comutacao do amplificador e instantanea e tambem e assumido que a
impedancia de sada do amplificador operacional e nula. Estas consideracoes
sao validas (e consequentemente a analise tambem e valida) desde que o
tempo T1 seja bastante superior ao tempo de comutacao do amplificador
operacional e desde que R3 nao seja comparavel à resistencia de sada do
amplificador operacional.
2.3.1 O ast
avel implementado com portas l
ogicas
A figura 2.11 mostra um circuito astavel implementado com portas logicas.
Na analise que se segue supoe-se, sem perda de generalidade, que:
A o
1 2
R
B
C
Figura 2.11: Astavel implementado com portas logicas
67
onica III
A impedancia de entrada das portas logicas e muito elevada;
A impedancia de sada das portas logicas e muito reduzida, ou seja,

aproximadamente nula;
A tensao de comutacao e VDD /2 em que VDD e a tensao de alimentacao

das portas logicas. Nao ha histerese relativamente à comutacao das
portas logicas;
Os nveis de tensao correspondentes a 1 logico e 0 logico sao VDD e

zero Volt, respectivamente.
A figura 2.12 mostra as formas de onda nos varios pontos do circuito. Inicialmente
o
Vcc
t
A
Vcc
t
T1 T2
B
+3Vcc/2
+Vcc
Vcc/2
t
-Vcc/2
Figura 2.12: Formas de onda do astavel
supoe-se que o condensador esta descarregado e que as tensoes nos pontos O

e A sao 0 e Vcc , respectivamente. O condensador inicia a carga e a tensao no
ponto B cresce exponencialmente em direccao a Vcc . No entanto, assim que
esta tensao ultrapassa Vcc /2 o inversor 1 comuta de estado e a tensao no ponto
A passa para 0 o que, por sua vez, induz a comutacao de estado do inversor
2. Assim, a tensao na sada passa para Vcc . Dado que a tensao nos terminais
de um condensador nao pode variar bruscamente, a tensao no ponto B varia
de Vcc /2 para 3/2Vc . Neste momento, o condensador inicia a descarga e a
68
onica III
tensao no ponto B decai exponencialmente para zero. Quando esta tensao

for inferior a Vcc /2 os estados logicos nas portas logicas invertem-se e o pro-
cesso repete-se tal como descrito anteriormente. A figura 2.13 representa os
Vcc
R R
3 3
V V
c c
C C
Vcc
a) b)
Figura 2.13: a) Circuito equivalente para o calculo de T1 b) Circuito equiva-

lente para o calculo de T2
circuitos equivalentes que permitem o calculo de T1 e T2 . Este dois tempos

sao iguais. A equacao que descreve a carga do condensador e semelhante à
eq. 2.14, em que vco = Vcc /2. O tempo T1 e assim o tempo que a tensao no
ponto B demora a aumentar desde Vcc /2 ate Vcc /2:

Vcc Vcc T1
= Vcc Vcc + e RC (2.17)
2 2
ou seja,
T1 = RC ln (3) (2.18)
Assim, a frequencia de oscilacao do astavel e dada por f = 1/2T1 .
2.3.2 O ast
avel implementado com o NE555
O timer NE555 e um circuito integrado que permite implementar varios
tipos de circuitos, entre eles, o astavel que se representa na figura 2.14. O
NE555 e composto por dois comparadores, um flip-flop RS, um transstor e
3 resistencias iguais que constituem divisores de tensao tal como se mostra
na figura.
O funcionamento do circuito astavel esta descrito na figura 2.15 que
mostra as formas de onda da tensao no condensador e na tensao de sada.
69
onica III
Vcc
R Vcc
R2
1
-
R Q
+
R1
R
Vc Vcc
2 S Q
-
C
+
100
Figura 2.14: O NE555 configurado como astavel
Considera-se que 1 logico corresponde a uma tensao Vcc e um 0 logico co-

responde a zero Volt. Inicialmente supoe-se que o condensador esta descar-
regado (Vc = 0). Assim o comparador 2 induz o set do flip-flop RS (R =0).
Nesta situacao tem-se que Q = 1 e Q = 0 o que mantem o transstor em
corte. Deste modo o condensador carrega atraves de R1 e R2 e a tensao aos
terminais do mesmo tende exponencialmente para Vcc . Quando esta tensao
ultrapassa Vcc /3 o comparador 2 coloca S = 0 mas como R = 0 o FF-RS
mantem o estado anterior, ou seja, Q = 1. Quando vc ultrapassa 2Vcc /3
o comparador 1 coloca R = 1 fazendo o reset do FF-RS. Neste momento
Q = 0 e Q = 1 o que induz a saturacao do transstor bipolar. Um transstor
bipolar saturado apresenta uma resistencia dinamica bastante pequena (tipi-
camente alguns Ohm). Assim, o condensador descarrega a carga acumulada,
atraves de R1 , para a terra. Durante a descarga, e assim que a tensao vc for
ligeiramente menor que 2Vcc /3, o comparador 1 coloca R = 0. Dado que
S = 0 o FF-RS mantem o estado anterior, Q = 0, ou seja, o condensador
continua a descarregar. Quando a tensao Vc for inferior a Vcc /3 o comparador
2 faz novamente o set do FF-RS. Assim, Q = 0 o que coloca o transstor
em corte e o condensador volta a carregar repetindo-se assim todo o processo
descrito anteriormente. Note que o duty-cycle da forma de onda de sada
e, em geral, diferente de 50%. Para que o duty-cycle seja aproximadamente
50% e necessario que R2 << R1 . Deixa-se como exerccio ao leitor mostrar
70
onica III
Q
Vcc
T2 T1 t
Vc
Vcc
2Vcc/3
Vcc/3
Figura 2.15: Formas de onda do astavel implementado com o NE555
que:
T1 = C(R1 + R2 ) ln(2) (2.19)

T2 = R1 C ln(2) (2.20)
2.4 Os circuitos mono-est

aveis
Em determinados sistemas existe a necessidade de se gerarem pulsos cuja
duracao se possa controlar por forma a usar as transicoes destes pulsos para
gerar subsequentes sinais de controlo e/ou de sincronismo, etc. Os circuitos
mono-estaveis possibilitam a realizacao deste pulsos. De facto o mono-estavel
e caracterizado por ter apenas um estado estavel em que permanece ate que
um estmulo externo provoque a passagem para um estado quasi-estavel du-
rante um certo perodo de tempo (que pode ser determinado pelo projectista
do circuito) ao fim do qual o circuito regressa ao estado estavel.
2.4.1 O mono-est
avel implementado com portas l
ogicas
A figura 2.16 mostra uma implementacao de de um mono-estavel usando
portas logicas. O estmulo externo consiste de um pulso (1 logico) de curta
71
onica III
Vcc
R
X
vx Y W
Z
C
Figura 2.16: Mono-estavel implementado com portas logicas
duracao que e aplicado no ponto X da porta logica NOR. Na analise que

se segue assumem-se as mesmas consideracoes tecidas anteriormente para a
analise do astavel implementado com portas logicas. A figura 2.17 mostra as
formas de onda nos varios pontos do mono-estavel. Suponhamos que durante
X
Vcc
t
Y
Vcc
W
Vcc
T t
Z
Vcc
Vcc/2
Figura 2.17: Formas de onda do mono-estavel implementado com portas

logicas
o estado estavel as duas entrada da porta NOR tem um 0 logico aplicado

em ambas ambas as entradas. Assim, a sua sada apresenta um 1 logico.
Dado que, em estado estacionario o condensador nao pode estar em conducao
entao o ponto Z esta no nvel logico 1 e o ponto W (a sada do inversor) esta
72
onica III
no estado logico 0, ou seja, a suposicao inicial esta correcta. Esta situacao

corresponde ao estado estavel do circuito.
Suponhamos agora que a entrada X muda de estado em t = 0, tal como
indicado na figura 2.17, durante um breve instante de tempo. A porta NOR
ira comutar de estado logico que corresponde à variacao brusca de tensao de
Vcc para zero. Dado que a tensao aos terminais de um condensador nao pode
variar bruscamente entao a tensao no ponto Z varia tambem de Vcc para zero
o que corresponde a uma variacao de 1 para 0 logico. O inversor responde
a esta variacao comutando o estado logico do ponto W de 0 para 1. Note
que o estado logico da porta NOR mantem-se a 0 logico quando as duas
entradas estao simultaneamente a 1 logico e tambem quando o estmulo
externo volta a 0. Entretanto, o condensador tende a carregar novamente
e o ponto Z tende exponencialmente para Vcc . Quando a tensao neste ponto
for ligeiramente superior a Vcc /2 entao o inversor muda o estado logico de
1 para 0. Dado que agora as duas entradas da NOR estao a 0 entao o
ponto Y muda de 0 para 1 logico o que corresponde a uma variacao brusca
de tensao de zero para Vcc . Esta variacao brusca tambem ocorre no ponto
Z e a tensao neste ponto varia de cerca de Vcc /2 para 3/2Vcc. Finalmente
a tensao no ponto Z tende para Vcc onde permanece ate que novo estmulo
seja novamente aplicado ao circuito.
O tempo de duracao do estado quasi-estavel, T , pode ser calculado a
partir do circuito equivalente que e semelhante ao da figura 2.10 e da equacao
2.14 em que agora vco = 0 V. Assim,
T = RC ln(2) (2.21)
2.4.2 O mono-est
avel implementado com um amplifi-
cador
A figura 2.18 representa um circuito mono-estavel implementada com um
amplificador operacional. Note-se a semelhanca deste circuito com o astavel
da figura 2.8. A principal diferenca (à parte e existencia do circuito cons-
titudo por R , C e D que implementam o circuito para, de acordo com o
estmulo, induzir o estado quasi-estavel) e a existencia de um dodo, D, em
paralelo com o condensador C. Este dodo e responsavel pela existencia de
um estado estavel, como se explica seguidamente. Suponhamos que a tensao
de sada do amplificador operacional e +Vcc e que Vin = 0. Nesta situacao o
dodo D conduz e a tensao nos terminais do condensador, V2 sera cerca de
0.7 V. A tensao em V1 e Vcc . Se R for bastante superior a R1 entao
R1
(2.22)
R1 + R2
73
onica III
Vin V
C D R2
R
R1
+
v1 v
- o
v2
R3
D C
Figura 2.18: Mono-estavel implementado com um amplificador
Caso Vcc > 0.7 V o circuito manter-se-a efectivamente neste estado. Note-se
que a tensao V e Vcc 0.7. O circuito muda para o seu estado quasi-estavel
quando for aplicado um pulso negativo, Vin , tal como se mostra na figura
2.19. Nesta situacao a tensao em V1 diminui e assim que for inferior a 0.7
o amplificador operacional satura para a tensao negativa, Vcc . Assim, a
tensao em V1 e agora Vcc . A tensao V2 tende agora exponencialmente
para Vcc atraves da constante de tempo R3 C colocando o dodo D em
corte. Assim que esta tensao for ligeiramente inferior a Vcc o amplificador
satura novamente para Vcc e o condensador inverte o sentido da carga, ou
seja, a tensao V2 tende agora exponencialmente para +Vcc . Quando esta
tensao for cerca de 0.7 o dodo D entra em conducao e fixa a tensao V2 neste
valor.
O tempo de duracao do estado quasi-estavel pode ser determinado a partir
do circuito equivalente da figura 2.10 e da equacao 2.14 em que agora vco =
0.7 V. Assim,
!
0.7 + Vcc
T = R3 C ln
Vcc Vcc
!
1
R3 C ln (2.23)
1
Note-se que, para ambos os circuitos mono-estaveis descritos anterior-

mente, a geracao de estados quasi-estaveis consecutivos deve ser separada por
um intervalo de tempo, normalmente desigando por tempo de (re)estabelecimento,
que e o tempo que os circuitos demoram ate que a tensao nos respectivos con-
74
onica III
Vin
Vcc 0.7
Vo
Vcc
T t
-Vcc
V1
Vcc
Vcc t
V2
0.7
Vcc t
Figura 2.19: Formas de onda do mono-estavel implementado com um ampli-

ficador
densadores carregue ao seu valor correspondente os circuitos estao em estado

estacionario, caso contrario os tempos de duracao dos estados quasi-estaveis
sera diferente daqueles obtidos pelas equacoes 2.21 e 2.23.
75
Captulo 3
Malha de captura de fase - PLL
3.1 Introduc
ao
Uma malha de captura de fase (phase locked loop) - PLL - e um sistema de
realimentacao (feedback) em que o sinal de realimentacao e usado para sin-
cronizar a frequencia (ou fase) instantanea do sinal de sada com a frequencia
(ou fase) instantanea do sinal de entrada. As primeiras utilizacoes de PLLs
- As PLLs lineares (LPLL) constitudas por circuitos analogicos - foram em
deteccao sncrona de sinais radio, tais como modulacao de amplitude (AM) e
modulacao de frequencia (FM). O advento da tecnologia digital permitiu as
primeiras implementacao das PLL digitais que na verdade sao uma solucao
hbrida composta por elementos digitais e analogicos. Este tipo de PLLs
ainda hoje e denominada por PLL digital (DPPL) nao obstante o facto de
existirem PLLs em que todos os componentes sao implementados com tec-
nologia digital - All Digital PLL (ADPLLs). Existe ainda um quarto tipo de
PLL que e implementada por software. Este tipo de PLLs difere substancial-
mente das anteriores dado que nao sao implementadas com um determinado
tipo de hardware mas sim atraves de um programa de computador.
Neste curso dar-se-a enfase ao estudo das PLLs lineares e das PLLs digi-
tais.
As PLLs constituem um sistema cuja a versatilidade permite, actual-
mente, a sua aplicacao em variados campos da electronica, alguns dos quais
sao discutidas em seccoes posteriores.
Seguidamente faz-se uma breve descricao dos princpios basicos que regem
o funcionamento das PLLs.
76
onica III
3.1.1 Princpios b
asicos de funcionamento
O princpio basico de funcionamento das PLLs e descrito, sem perda de
generalidade, atraves do exemplo de uma PLL linear.
A figura 3.1 mostra o diagrama de blocos de uma PLL. Os componentes
basicos que a constituem sao os seguintes:
O detector (ou comparador) de fase;
O filtro passa-baixo;
O oscilador controlado por tensao (Voltage controlled oscilator) - VCO.
Detector de fase Filtro passa-baixo

i Vd = ( i o) kd
F(s)
V
i
o
Vo
V
2
VCO
~
Oscilador Controlado por tensao
Figura 3.1: Diagrama de blocos de uma PLL
O detector de fase compara a fase do sinal de entrada com aquele prove-

niente do VCO, isto e, gera um sinal de tensao, vd , proporcional à diferenca
de fase do sinal de entrada e do sinal proveniente do VCO tal como se mostra
na figura (3.2). Esta tensao passa por um filtro passa-baixo para lhe elimi-
v
d
ko kd

C
o
i
v
2
a) Dector de Fase b) VCO
Figura 3.2: Caracterstica do detector de fase e do VCO
nar quaisquer componentes de alta frequencia que eventualmente possa ter.

Assim, o sinal à sada do filtro representa, sob forma de sinal de tensao, o
77
onica III
valor medio da diferenca de fase do sinal de entrada e do sinal proveniente

do VCO. Este filtro desempenha um papel importante no comportamento
dinamico da PLL como ira ser discutido em seccoes posteriores. A tensao
de entrada do VCO, v2 , controla a frequencia (e a fase) do sinal de sada do
VCO. Normalmente o funcionamento do VCO e tal que a frequencia do sinal
de sada do VCO e proporcional à tensao de entrada. Este sinal de controlo
(tensao de entrada do VCO) e utilizado por forma a reduzir a diferenca de
fase entre o sinal de sada do VCO e o sinal de entrada da PLL.
Dado que a abordagem aos estudo das PLLs e feita em termos de sinais
de fase e de frequencia instantaneas faz-se uma breve descricao deste tipo de
sinais antes de se dar incio ao estudo das PLLs.
Descric
ao de sinais de fase
Neste contexto assume-se como sinais de fase sinais aqueles descritos por uma
funcao (co)sinusoidal:
cos((t)) (3.1)
Por exemplo, se (t) = o t entao a fase (t) diz-se linear dado que evolui
com o tempo se uma forma linear. A constante o e vulgarmente designada
pela frequencia (angular) da forma de onda. De uma forma mais generica
a frequencia instantanea, i (t), de uma forma de onda do tipo descrito pela
eq. (3.1.1) e dada pela derivada da fase em ordem ao tempo, ou seja;
d (t)
i (t) = (3.2)
dt
Da equacao anterior e obvio que associada a uma fase linear esta uma frequencia
constante.
Interessa considerar determinados tipos de sinais de fase. Assim, considere-
se o seguinte sinal:
cos((t)) = cos(o t + s (t)) (3.3)
e considere-se alguns dos tipos de sinais para s (t) nomeadamente;
degrau de phase - s (t) = u(t)
rampa de fase - s (t) = t u(t)
parabola de fase - s (t) = t2 u(t)
78
onica III
20
10
o t
0
10
20
2 1.5 1 0.5 0 0.5 1 1.5 2
1.5 /2
s (t)
1
0.5
0
2 1.5 1 0.5 0 0.5 1 1.5 2
sin( o t + s (t) )
1
0.5
0.5
1
2 1.5 1 0.5 0 0.5 1 1.5 2
Figura 3.3: Formas de onda para um degrau de fase
u(t) representa a funcao degrau unitario.

A figura 3.3 mostra as formas de onda relativas a um degrau de fase. E
possvel verificar que a forma de onda mantem a sua frequencia instantanea
embora tenha ocorrido uma variacao abrupta em t = 0 devido à variacao de
fase, . A figura 3.4 mostra as formas de onda relativas a uma rampa de
20
10
o t
10
20
2 1.5 1 0.5 0 0.5 1 1.5 2
15
10
s (t)
0
2 1.5 1 0.5 0 0.5 1 1.5 2
sin( o t + s (t) )
0.5
0.5
1
2 1.5 1 0.5 0 0.5 1 1.5 2
Figura 3.4: Formas de onda para uma rampa de fase
fase. Note-se que uma rampa de fase equivale a um degrau de frequencia

instantanea (ver eq. 3.2). Verifica-se que, para este caso, a frequencia ins-
tantanea da forma de onda, a partir de t = 0, aumenta para o valor o + .
A figura 3.5 mostra as formas de onda relativas a uma variacao quadratica da
fase com o tempo. Esta variacao de fase equivale a uma rampa de frequencia.
Para este caso a frequencia instantanea da forma de onda aumenta linear-
mente a partir de t = 0.
79
onica III
20
10
o t
0
10
20
2 1.5 1 0.5 0 0.5 1 1.5 2
200
150
s (t)
100
50
0
2 1.5 1 0.5 0 0.5 1 1.5 2
sin( o t + s (t) )
1
0.5
0.5
1
2 1.5 1 0.5 0 0.5 1 1.5 2
Figura 3.5: Formas de onda para uma variacao quadratica de fase com o
tempo
Descric
ao qualitativa do funcionamento da PLL
A figura (3.6) ilustra o princpio basico de funcionamento de uma PLL o qual
se passa a descrever. Considere-se que o sinal de entrada da PLL e um sinal
1
i (entrada
Sinal de Entrada
i)
0
SinalVde
-1
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
t
1
Saida do VCO
o (o)
do VCOSaida do VVCO
-1
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
t
Tensao de entrada VCO
15
V entrada
10
2
5
Tensao de
0
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
t
Figura 3.6: Formas de onda nos varios pontos da PLL
sinusoidal caracterizado por uma frequencia angular instantanea i = C ,

em que C e a frequencia central (para v2 = 0) do VCO. Considere-se ainda
que nao ha diferenca de fase entre estes dois sinais. Neste caso, a PLL estara
sincronizada e o detector de fase produz uma tensao nula dado que nao ha
80
onica III
diferenca de fase entre o sinal de entrada e o sinal de sada proveniente do

VCO. Suponha-se, sem perda de generalidade, que a dado instante de tempo
(t = 2 na figura 3.6) a frequencia do sinal de entrada aumenta1 , tal que,
i > C . Entao, o detector de fase ira produzir uma tensao proporcional à
diferenca de fase entre estes dois sinais. Esta tensao ao ser aplicada ao VCO
produz um aumento da frequencia instantanea do sinal de sada do VCO ate
que esta seja igual à frequencia instantanea do sinal de entrada entrada.
Note-se que, à medida que a frequencia do sinal do VCO se aproxima da
frequencia do sinal de entrada o gradiente2 do sinal de tensao, dado pelo
detector de fase, vai diminuindo. Quando as duas frequencias forem iguais
o detector de fase produzira apenas um sinal de tensao (aproximadamente)
constante para manter a frequencia instantanea do sinal do VCO sincronizado
com a frequencia instantanea do sinal de entrada.
Quando PLL esta sincronizada (locked) a frequencia instantanea do sinal
gerado pelo VCO e exactamente igual à frequencia instantanea do sinal de
entrada. Deste modo nao ha erro de frequencia. Note-se, no entanto, que
geralmente - a nao ser quando i = C - existe um erro de fase entre o sinal
do VCO e o sinal de entrada (ver figura 3.6). Para este exemplo, tal erro de
fase e necessario para que se gere um sinal de tensao à entrada do VCO por
forma a que a frequencia do sinal proveniente deste seja igual à do sinal de
entrada e, assim, manter a PLL sincronizada. De facto, conforme a funcao
de transferencia do VCO, do detector de fase e ainda do filtro F (s), tera que
existir um erro de fase maior ou menor para que se obtenha uma determinada
tensao de entrada do VCO necessaria para manter a PLL em sincronismo.
Regra geral, um dos objectivo do projecto de PLLs e tentar obter um erro
de fase que seja o menor possvel.
Uma PLL pode tambem funcionar como um filtro passa banda com uma
banda de passagem muito estreita, mas sendo capaz, dentro de certos limi-
tes, de seguir variacoes lentas do sinal de entrada. Suponhamos que o sinal
de entrada contem informacao na sua fase (ou frequencia); o sinal estara
inevitavelmente afectado por rudo. Inicialmente suponhamos que o VCO
esta a funcionar numa frequencia proxima da frequencia a detectar. O fil-
tro passa baixo, como integradorapresentara uma tensao media (ou seja,
atenuando fortemente o rudo) que sera utilizada para controlar o VCO,
por forma a manter a PLL sincronizada. A sada do VCO sera assim uma
versao limpado sinal de entrada. Resumindo, a largura de banda (LB)
da PLL pode ser muito pequena, (dependendo da LB do filtro passa baixo)
1
Este aumento de frequencia corresponde, neste caso, a um degrau de frequencia em
relacao `
a frequencia C .
2
O gradiente aqui representa a derivada em ordem ao tempo.
81
onica III
permitindo, no entanto, que a PLL seja capaz de seguir variacoes lentas da

frequencia instantanea do sinal de entrada. A LB estreita significa baixo
rudo no sinal de sada, thetao , e a capacidade de seguir somente as variacoes
lentas de frequencia instantanea do sinal de entrada. Esta capacidade per-
mite, por exemplo, receber sinais dum emissor cuja frequencia instantanea
esteja a variar de acordo com determinado sinal a ser transmitido (como e o
caso de emissao de sinais FM, por exemplo). Esta u ltima caracterstica das
PLLs permite tambem o seu uso em receptores de satelite, etc. Assim, os
princpios basicos de operacao descritos acima, de uma forma qualitativa, per-
mitem enumerar algumas das aplicacoes das PLLs em sistemas electronicos
modernos, tais como:
Sintetizadores de frequencia
Desmoduladores de frequencia (FM)
Sincronizacao em PCM (Pulse code Modulation)
Geracao e desmodulacao FSK (Frequency shift Keying)
estabilizacao de osciladores
filtros de tracking
etc.
3.2 An
alise para pequenos sinais
A analise que seguidamente se apresenta e valida para as PLL lineares (LPLL)
e as PLLs digitais hbridas (DPLLs).
Considere-se a PLL na sua forma mais generica, tal como se mostra na
figura 3.7, a qual contem mais um elemento: o divisor de frequencia3 . Note-
se que o princpio basico de funcionamento descrito anteriormente aplica-se
tambem a este tipo de PLL. Claro que, para este caso, quando a PLL estiver
sincronizada com a frequencia do sinal de entrada entao a frequencia do VCO
sera N vezes superior à frequencia do sinal de entrada.
Na analise do circuito (PLL) utiliza-se como variavel, a fase instantanea
dos varios sinais. Suponha-se que a PLL esta sincronizada e que o detector
de fase e linear assim como o VCO. Caso o factor de ganho do detector de
fase seja dado por kd [volt/rad] entao a sada do detector de fase sera:
vd (t) = kd (i (t) d (t)) (3.4)
3
O divisor de frequencia pode ser utilizado na DPLL.
82
onica III

i
F(s)
Vd = ( i d) kd
d
o V
2
: N VCO
Figura 3.7: Diagrama de blocos de uma PLL
A funcao de transferencia do filtro passa baixo e representada por F (s). A

constante de ganho do VCO e dada por ko [rad/seg/Volt]. Assim, o desvio
de frequencia do VCO, em relacao à frequencia central, C , e dado por =
ko v2 (ver figura (3.2)). Como a frequencia instantanea e obtida atraves da
derivada da fase pode-se escrever
do (t)
= ko v2 (t) (3.5)
dt Z
o (t) = ko v2 (t)dt (3.6)
ou seja, a fase do sinal de sada do VCO e proporcional ao integral do sinal

de tensao à entrada. No domnio de Laplace tem-se que:
" #
do (t)
= [ko v2 (t)] (3.7)
dt
" #
do (t)
= so (s) (3.8)
dt
Combinando as duas equacoes anteriores tem-se que;
ko V2 (s)
o (s) = (3.9)
s
em que V2 (s) representa a transformada de Laplace de v2 (t). Por outro lado
a frequencia instantanea do sinal à sada do divisor de frequencia, d (t), e
dada por:
o (t)
d (t) = (3.10)
N
em que o (t) representa a frequencia instantanea do sinal proveniente do
VCO. Como a fase e dada pelo integral da frequencia instantanea e tendo
em conta que o integral e um operador linear tem-se que:
o (t)
d (t) = (3.11)
N
83
onica III
Assim, aplicando transformadas de Laplace à eq. (3.11), tem-se que:

o (s)
d (s) = (3.12)
N
Deixa-se como exerccio a demonstracao de que a funcao de transferencia
em malha fechada da PLL, H(s) e dada por:
o (s) ko kd F (s)
H(s) = = (3.13)
i (s) s + ko kd F (s)/N
Caso nao se utilize filtro entao a funcao de transferencia e simplesmente
dada por:
ko kd
H(s) = (3.14)
s + ko kd /N
a qual e equivalente à funcao de transferencia de um filtro RC passa-baixo
com um ganho DC igual a N e com uma largura de banda igual a ko kd /N.
Faz-se notar novamente que, embora o modelo matematico usado pareca
indicar que o comportamento da PLL e semelhante ao de um filtro passa
baixo, a analise e feita para variacoes de fase (ou frequencia) em torno
da frequencia central do VCO (C ). Assim, na verdade, o comportamento
da PLL e semelhante ao de um filtro passa banda centrado na frequencia
instantanea do sinal entrada, cujo comportamento dinamico para pequenas
variacoes de fase ou frequencia, em torno desta frequencia, sao dados pela
equacao (3.13).
3.2.1 Filtro RC passa-baixo

Na grande maioria das aplicacoes praticas utiliza-se um filtro na PLL. O
filtro mais simples que se pode considerar e o filtro RC passa baixo, tal como
se indica na figura 3.8.
R
F(s)=1/(1+ s )
C
= R C
Figura 3.8: Filtro passa baixo de primeira ordem
1 1
F (s) = = (3.15)
s + 1 s/L + 1
1
L = (3.16)
RC
84
onica III
possvel mostrar que, para este caso, o comportamento da PLL e se-

E
melhante ao de um sistema de segunda ordem ;
N
H(s) = (3.17)
s2 /n2 + s2/n + 1
s
ko kd
n = (3.18)
N RC
s
1 N
= (3.19)
2 RCko kd
A figura 3.9 mostra o modulo de Hs (s) descrita pela eq. 3.17 para alguns
valores de .
1
10
=0.1
=0.2
| H(f) | (normalizada)
=0.4
0
10
=0.707
=1
=2
-1
10 -2 -1 0 1
10 10 10 10
/ n
Figura 3.9: Modulo da funcao de transferencia H(s) com F (s) implementado

com filtro passa-baixo RC
Note-se que, para = 0.707, a funcao de transferencia torna-se uma

funcao de transferencia de uma filtro maximally-flat Butterworth de segunda
ordem. Para valores de < 0.707 a funcao de transferencia exibe ressonancia.
O valor da amplitude desta ressonancia, Mp , e a frequencia à qual ela ocorre,
p , podem ser determinados calculando a derivada do modulo da eq. (3.17)
e determinando a frequencia, , para a qual esta derivada se anula. Assim:
N
Mp = (3.20)
2(1 2 )1/2
p = n (1 2 2 )1/2 (3.21)
85
onica III
A largura de banda e dada pela frequencia, 3dB , para a qual o valor do

modulo da amplitude da funcao transferencia (eq. 3.17) e igual a 0.707 do
seu valor DC (0.707 N). Este valor, para < 1, e dado por:
3dB = n [1 2 2 + (2 4 2 + 4 4 )1/2 ]1/2 (3.22)
A figura 3.10 mostra a variacao da largura de banda, normalizada em relacao

a n , com o amortecimento, . O tempo de subida, tr , (rise time) do sistema,
1.6
1.5
1.4
/ n
1.3
Largura de banda
1.2
1.1
0.9
0.8
0.7
0.6
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
Amortecimento
Figura 3.10: Variacao da largura de banda com o amortecimento,
ou seja, o tempo que a sada demora a evoluir entre 10 % do valor inicial e

90 % do valor final, esta relacionada com a largura de banda do sistema e
esta relacao e aproximadamente igual a:
2.2
tr
= (3.23)
3dB
O tempo de subida dado pela eq. (3.23) e apenas exacto para sistemas de
primeira ordem.
Normalmente pretende-se que a PLL tenha uma largura de banda estreita
e que o tempo de subida seja o menor possvel de modo a que esta seja capaz
de seguir variacoes da frequencia instantanea do sinal de entrada, ou seja,
capaz de manter o sincronismo com o sinal de entrada. A eq. (3.23) mos-
tra claramente que este dois requisitos sao incompatveis. Com este tipo de
PLL, e necessario obter um compromisso entre a velocidade do sistema e a
86
onica III
sua largura de banda. Por outro lado como ha apenas dois parametros que se
podem variar, = RC e ko kd /N, e impossvel garantir as tres especificacoes
- n , e ko kd /N - de uma forma independente; caso se pretenda uma lar-
gura de banda estreita e um ganho ko kd /N elevado tem-se forcosamente um
amortecimento pequeno e a PLL apresentara uma oscilacao (ringing) na sua
resposta transiente que na grande maioria dos casos nao e aceitavel.
3.2.2 Filtro passa baixo com um zero

Frequentemente usa-se um filtro passa-baixo com um zero tal como se mostra
na figura (3.11). Este filtro tem uma funcao transferencia que e dada por:
R1
F (s)
R
2
Passivo
Figura 3.11: Filtro passa baixo com zero
sR2 C + 1
F (s) = (3.24)
s(R1 + R2 )C + 1
s2 + 1
= (3.25)
s(1 + 2 ) + 1
A funcao de transferencia para a PLL e dada por:

1
ko kd /N(s2 + 1) 1 +
H(s) =
1+ko kd /N 2
2

ko kd /N
(3.26)
s2 + s 1 +2
+ 1+ 2
que, tal como o caso anterior, e um sistema de segunda ordem. H(s) pode ser
expressa em termos da e n tal como foram definidos para o caso anterior,
ou seja, em funcao de ko kd e da largura de banda de F (s), 1/(1 + 2 ). Assim
tem-se que;
n2 (1 + s2 )
H(s) = (3.27)
s2 + s(2n + 2 n2 ) + n2
87
onica III
em que
!1
ko kd /N 2
n = (3.28)
1 + 2
!1
1 N 2
= (3.29)
2 ko kd (1 + 2 )
Note-se que, para este caso, nao representa o amortecimento efectivo da
PLL. Este amortecimento efectivo, e dado por:
1
= + 2 n (3.30)
2
possvel mostrar que a largura de banda do sistema (3 dB) e dada por;
E
rq
LB = b2 + n4 b (3.31)
1
b = (2n + 2 n2 )2 22 n4 n2
2
A figura 3.12 mostra a largura de banda da PLL normalizada em funcao de
para varios valores de 2 n . A adicao de um zero em F (s) aumenta a
flexibilidade do projecto da PLL. Com efeito agora e possvel controlar mais
eficazmente os parametros (, n e ko kd /N) que determinam o funcionamento
da PLL. A figura 3.13 mostra o modulo das funcoes de transferencia (H(s))
da PLL para F (s) implementado com filtro passa baixo RC (PB) e F (s)
implementado com filtro passa baixo com zero (PB (P-Z)) considerando o
caso em que = 0.2. A colocacao de um zero 1/2 = 2n ( = 0.7)
permite manter (aproximadamente) a mesma largura de banda (3 dB) e
contudo diminuir a ressonancia, o que e impossvel de realizar usando um
filtro RC simples.
3.2.3 Filtro activo

Outro dos filtros bastante utilizados e que tambem da origem a uma funcao
de transferencia para a PLL de segunda ordem e mostrado na figura 3.14.
Este filtro activo tem uma funcao de transferencia dada por:
A(sR2 C + 1)
F (s) = (3.32)
sR2 C + 1 + (1 + A)sR1 C
sR2 C + 1
= , A (3.33)
sR1 C
s2 + 1
= , A (3.34)
s1
88
onica III
1.8
. n= 0.8
2
1.6
. n= 0.6
2
1.4 . n= 0
2
LB/ n 1.2
. n= 0.4
2
1 . n= 0.2
2
0.8
0.6
0.4
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
Figura 3.12: Largura de banda da PLL normalizada para um filtro RC (polo-

zero) em funcao de .
1
10
PB
| H(f) | (normalizada)
PB (P-Z)
0
10
-1
10 -2 -1 0 1
10 10 10 10
/ n
Figura 3.13: Modulo das funcoes de transferencia (H(s)) para F (s) imple-
mentado com filtro passa baixo RC (PB) e F (s) implementado com filtro
passa baixo com zero (PB (P-Z)). 1/2 = 2n , = 0.2.
89
onica III
R C
2
R1
-
A -1
+
F2(s)
Activo
Figura 3.14: Filtro activo
A funcao de transferencia da PLL, considerando que o ganho do amplificador

A , e dada por:
ko kd /N s21+1
H(s) = (3.35)
s2 + s ko kd/N
1
2
+ ko kd /N
1
Tal como anteriormente, H(s) pode ser expresso em termos da frequencia

natural da malha e do factor de amortecimento. Assim tem-se que;
2n s + n2
H(s) = (3.36)
s2 + 2n s + n2
em que
!1
ko kd /N 2
n = (3.37)
1
!1
2 ko kd /N 2
= (3.38)
2 1
A figura 3.15 mostra a funcao de transferencia, H(s) em funcao de /n .

Verifica-se que para este tipo de sistema de segunda ordem a largura de
banda aumenta com a diminuicao de . A largura de banda de H(s) (3dB)
e dada por:
r q
LB = b+ b2 + n4 (3.39)
b = n2 + 2 2 n2
A figura 3.16 mostra a variacao da largura de banda da PLL normalizada

em relacao a n para varios valores de .
90
onica III
= 5
0
| H()| ( dB) =2
-5 = 0.3
=1
-10
= 0.5
-15 = 0.707
-20 -1 0 1
10 10 10
/n
Figura 3.15: Funcao de transferencia, H(s) em funcao de /n .
A maior vantagem da utilizacao deste tipo de filtros em relacao aos an-

teriores prende-se com o facto de proporcionar erros em estado estacionario
inferiores aos obtidos quando F (s) e implementado com filtros passivos. Esta
questao estuda-se a seguir.
3.3 Analise do erro de fase - Estado esta-

cion
ario
Nesta seccao estuda-se o erro de fase final (ou seja, em estado estacionario)
quando a fase do sinal de entrada da PLL (que se supoe estar inicialmente
em sincronismo) sofre uma determinada variacao. O erro de fase em estado
estacionario indica o erro depois dos fenomenos transitorios terem desapa-
recido. Em geral, quanto menor for o erro de fase, melhor e a PLL. Como
se sabe, quando a PLL esta sincronizada, nao ha erro de frequencia. Faz-se
notar novamente que, nesta analise, as variacoes de fase (ou de frequencia)
sao relativas à fase, C t (ou frequencia, C ) e que a PLL esta inicialmente
sincronizada!
O erro relativo de fase, e (s)/i (s), poder ser definido no domio de
Laplace atraves da seguinte expressao;
e (s) i (s) o (s)/N

= (3.40)
i (s) i (s)
91
onica III
2.5
2.4
2.3
2.2
LB/ n 2.1
1.9
1.8
1.7
1.6
1.5
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
Figura 3.16: Largura de banda da PLL normalizada para um filtro activo em

funcao de .
(3.41)
ou seja, e dado por:
e (s) s
= (3.42)
i (s) s + ko kd /NF (s)
s
= (3.43)
s + K F (s)
com K = ko kd /N.
A maneira mais facil de se examinar o erro de fase em estado estacionario
e conseguida usando o teorema do valor final da transformada de Laplace:
[y(t)] = Y (s) (3.44)
lim y(t) = lim s Y (s) (3.45)
t s0
Assim
s2 i (s)
lim e (t) = lim (3.46)
t s0 s + K F (s)
Caso a fase do sinal de entrada sofra uma variacao abrupta de fase (ver
figura 3.17-degrau de fase), tem-se que
i (t) = u(t) (3.47)

i (s) = (3.48)
s
92
onica III
E facil de verificar que para esta situacao se obtem:
Degrau de fase (pi)

4
Fase
2
0
-5 -4 -3 -2 -1 0 1 2 3 4 5
t
0.5
Amplitude
-0.5
-1
-5 -4 -3 -2 -1 0 1 2 3 4 5
t
Figura 3.17: Forma de onda ilustrativa de um degrau de fase
s
lim e (t) = lim =0 (3.49)
t s0 s + K F (0)
O resultado da equacao anterior e valido caso lims0 F (s) 6= 0. Esta condicao

para F (s) e normalmente verificada para qualquer filtro passa-baixo. Este
resultado (eq. 3.49) indica que a PLL eventualmente acaba por ficar sem
erro de fase, ou seja, nao ha erro de fase em regime estacionario.
Caso a frequencia instantanea do sinal de entrada sofra uma variacao em
degrau, (ver figura 3.18) , entao
i (t) = t u(t) (3.50)

i (s) = (3.51)
s2
e tem-se

lim e (t) = lim = (3.52)
t s0
s + K F (s) K F (0)
A quantidade Kv = K F (0) e muitas vezes denominada como constante de
velocidade. De notar que Kv tem dimensoes de frequencia (Hz ou s1 ).
Para os filtros passivos, F (s), considerados anteriormente, F (0) = 1 en-
quanto que para o caso de um filtro activo F (0) = A. Para um amplificador
93
onica III
Degrau de frequencia (rampa de fase)

40
30
Fase
20
10
0
-5 -4 -3 -2 -1 0 1 2 3 4 5
t
0.5
Amplitude
-0.5
-1
-5 -4 -3 -2 -1 0 1 2 3 4 5
t
Figura 3.18: Forma de onda ilustrativa de um degrau de frequencia (rampa

de fase)
operacional, A e da ordem de 105 106 . Supondo que ko kd e o mesmo nos

dois casos e facil de constatar que, para o caso de um filtro activo, o erro
estatico de fase e bastante menor do que aquele obtido utilizando um filtro
passivo. Como ja referido anteriormente, geralmente pretende-se um erro
estatico de fase o menor possvel.
Para o caso da PLL implementada com os filtros passivos descritos ante-
riormente o erro de fase em estado estacionario pode ser escrito da seguinte
forma:

lim e (t) =
t K F (0)
4 2
= (3.53)
F (0) L
em que L representa a frequencia de corte (a 3dB) do filtro passivo consi-

derado. Quanto menor for o amortecimento menor sera o erro em estado es-
tacionario 4 . Porem, um amortecimento pequeno implica uma resposta tran-
siente fortemente perturbada por oscilacoes. Para o caso do filtro RC (polo-
zero) e possvel compensar, dentro de certos limites, as oscilacoes da resposta
4
Na verdade esta diminuicao do erro de fase e do amortecimento corresponde a um
aumento de ko kd
94
onica III
transiente causadas por uma amortecimento reduzido dimensionando o valor

do zero de F (s) para este efeito.
Suponha-se agora que ha uma variacao linear de frequencia instantanea,
(rad/s2 ), tal que:
i (t) = t2 u(t) (3.54)

(3.55)
Esta variacao linear de frequencia equivale a uma variacao quadratica de fase

tal como se mostra na figura 3.19. A fase do sinal de entrada, no domnio de
Laplace, sera da forma:

i (s) = (3.56)
s3
Esta situacao pode acontecer, por exemplo, no caso de recepcao sinais de
Rampa de frequencia
200
150
Fase
100
50
0
-5 -4 -3 -2 -1 0 1 2 3 4 5
t
1
Amplitude
-1
-5 -4 -3 -2 -1 0 1 2 3 4 5
t
Figura 3.19: Forma de onda ilustrativa de uma rampa de frequencia (variacao

quadratica de fase)
um veculo que desloca em relacao ao receptor (efeito Doppler). Desde que

Kv seja finito, e possvel demonstrar que o erro de fase crescera para alem
de qualquer valor finito, isto e:
lim e (t) = (3.57)

t
o que indica que a PLL nao consegue manter o sincronismo.
95
onica III
Suponha-se que a PLL e caracterizada por um sistema de segunda ordem

implementado com um filtro activo com um ganho A = . O erro de fase
para este caso pode ser escrito da seguinte forma:
s2 i (s)
e (s) = (3.58)
s2 + 2n s + n2
e o erro de fase em estado estacionario sera:
lim e (t) = lim s e (s)

t s0

= lim = a (3.59)
s0 s2 + 2n s + n2

a = (3.60)
n2
ou seja, para este tipo de filtro a PLL e capaz de seguir a variacoes lineares
de frequencia instantanea, ou seja mantem o sincronismo, com um erro de
fase a . Este valor e designado por erro de aceleracao ou erro de tracking
dinamico.
Por vezes e necessario reduzir o erro de aceleracao a zero. Tal nao e
possvel com uma PLL caracterizada por um sistema de segunda ordem.
Porem tal pode ser conseguido com uma PLL de terceira ordem.
Considere-se novamente a expressao geral do erro em estado estacionario
para uma rampa de frequencia:
s2 s3
a = lim (3.61)
s0 s + ko kd F (s)

a = lim (3.62)
s0 s[s + ko kd F (s)]
Como o primeiro termo do denominador tende para zero e necessario que

F (s) tenda para infinito com uma rapidez pelo menos tao elevada quanto
aquela imposta pelo termo s2 quando este u ltimo tende para zero. O factor
2
1/s implica que F (s) necessita de incluir dois integradores matematicosem
cascata.
3.4 An
alise da estabilidade
O estudo da estabilidade das PLLs pode ser efectuado tracando o lugar das
razes de H(s) de acordo com os diferentes tipos de filtros, F (s), utiliza-
dos na malha. Recorde-se que o lugar das razes ilustra o lugar geometrico
96
onica III
das solucoes da equacao caracterstica (1 + (s)A(s)=0) de um sistema re-

alimentado em funcao do ganho. Alem disso, o lugar das razes mostra
tambem o lugar geometrico dos polos da funcao de transferencia em malha
fechada em funcao do ganho permitindo tecer consideracoes sobre a estabi-
lidade do sistema. Para a situacao em estudo, o lugar das razes e tracado
para uma variacao do ganho (ko kd ) desde 0 a .
A funcao de transferencia (s)A(s) para a PLL (N = 1) e dada por:
ko kd F (s)
(3.63)
s
Para uma malha fechada de primeira ordem (F (s) = 1) o lugar das razes e
muito simples e e ilustrado na figura (3.20) a qual permite concluir que qual-
j
s=0
Figura 3.20: Lugar das razes para a malha de primeira ordem (F (s) = 1)
quer valor para o ganho ko kd da origem a um sistema incondicionavelmente

estavel.
Para o caso em que a PLL e caracterizada por uma funcao de transferencia
de segunda ordem e em que F (s) = 1/(s +1), a funcao de transferencia H(s)
tem 2 polos. Inicialmente (ko kd = 0) os polos situam-se em s = 0 e outro
em s = 1/ . Aumentando o ganho, os polos deslocam-se um em direccao
ao outro, encontram-se em s = 1/2 , tornam-se complexos e deslocam-se
para ao longo da linha s = 1/2 . Tal como observado na seccao (3.2.1),
j
-1/

-1/(2 )
Figura 3.21: Lugar das razes para H(s) de segunda ordem (F (s) = 1/(1 +
s ))
o amortecimento torna-se cada vez mais pequeno com o aumento do ganho.
97
onica III
Figura 3.22: Lugar das razes para H(s) de segunda ordem (F (s) = (s1 +
1)/(1 + s2 ))
Quando se introduz um zero na malha de segunda ordem (caso do circuito

passivo) o diagrama transforma-se num crculo centrado no zero.
Para valores do ganho (ko kd ) suficientemente elevados os polos voltam a
ser reais. Alem disso, a partir de certos valores de ganho, o amortecimento
aumenta com o aumento deste u ltimo. O grafico da figura e para uma malha
passiva. Caso o filtro F (s) fosse um integrador ideal (A = ), teria dois
polos na origem e o crculo seria tangente ao eixo imaginario, na origem.
Frequentemente projectam-se malhas de segunda ordem com = 2/2.
Neste caso os polos estao sobre rectas a 45 graus que partem da origem. Por
outro lado, se = 1/2 os polos estao colocados num crculo com centro na
origem e raio igual à distancia do zero a origem.
Para uma PLL caracterizada por uma malha de terceira ordem o diagrama
e mais complicado. Um caso simples - em que ambos os polos do filtro F (s)
estao na origem e os dois zeros sao coincidentes - mostra-se na figura (3.23).
Desta figura observa-se que para valores de ganho relativamente pequenos, a
PLL e instavel.
j
2 zeros 3 polos

Figura 3.23: Lugar das razes para uma malha de terceira ordem
98
onica III
3.5 Analise do erro de fase - Regime transi-

ente
Nesta seccao estuda-se o erro de fase transiente quando a PLL, estando
inicialmente em sincronismo, sofre uma determinada variacao de fase (ou
frequencia). Assim estuda-se o comportamento dinamico da PLL analisando-
se o erro de fase, no dominnio do tempo durante este regime.
O erro de fase da PLL durante o estado transiente pode ser obtido atraves
do calculo da transformada inversa de Laplace de e (s), ou seja;
e (t) = L1 [e (s)]
" #
1 s
= L i (s) (3.64)
s + K F (s)
com K = ko Kd /N.
Tal como constatado na seccao (3.3), o erro de fase depende principal-
mente do tipo de filtro passa-baixo utilizado, F (s), e do estmulo aplicado à
PLL, i (s). Assim, estuda-se o erro de fase para os tipos de filtros e para os
tipos de variacoes de fase considerados anteriormente.
3.5.1 Filtro RC simples

Para este tipo de filtro o erro, no domnio de Laplace e dado por:
s2 + 2n s
e (s) = 2 i (s) (3.65)
s + 2n s + n2
(s/n )2 + 2s/n
= i (s) (3.66)
(s/n )2 + 2s/n + 1
s2 + 2s
= 2 i (s n ) (3.67)
s + 2s + 1
com n e definidos tal como na seccao 3.2.1. s representa a variavel do
domnio de Laplace normalizada em relacao a n : s = s/n . Note-se ainda
que:
L
f (t) F (s) (3.68)

L s
n f (n t) F (3.69)
n
L
n f (t ) F (s ) (3.70)
em que t = n t.
99
onica III
Para um degrau de fase, i (s) = /s, o erro em estado estacionario

normalizado (t = n t) e dado pela seguinte expressao:

t
q q
e (t ) = e cos( (1 2 )t ) + q sin( (1 2 )t ) (3.71)
2
(1 )
A figura 3.24 a) mostra a resposta normalizada do erro de fase para varios

valores para o amortecimento, . E possvel constatar que quanto menor for
o amortecimento tanto maior e o tempo necessario para que o erro atinja o
seu valor em estado estacionario e (t ). Com efeito um amortecimento
pequeno causa oscilacoes na fase do sinal em torno da fase do sinal de sada
em estado estacionario e reflecte uma oscilacao que na grande maioria dos
casos e indesejavel. A figura 3.25 ilustra tal oscilacao em termos do compor-
tamento da forma de onda à sada do VCO quando a entrada e estimulada
com um degrau de fase () em t = 2. A figura 3.25 ilustra tal oscilacao em
=0.707 =0.99
0.5
(t) /
=0.4
e
0.5
=0.2
=0.1
1
0 2 4 6 8 10 12 14 16 18 20
t
n
a)
2
=0.99
=0.707
(t) / ( / )
n
1.5
=0.4
1
0.5
=0.2
0
=0.1
e
0.5
0 2 4 6 8 10 12 14 16 18 20
t
b) n
Figura 3.24: Erro em regime transiente. Resposta normalizada ao degrau de

fase a) e ao degrau de frequencia b)
termos do comportamento da forma à sada do VCO Considera-se = 0.1.

Por outro lado, caso o amortecimento seja bastante elevado, entao a resposta
da PLL sera bastante lenta dado que a largura de banda da PLL diminui
100
onica III
i (t)
2
0
0 5 10 15 20 25 30 35 40
5
e (t)
0
5
Saida do VCO Sinal de entrada
0 5 10 15 20 25 30 35 40
sin( c t + o (t) ) sin( t + i (t) )
0
c
1
0 5 10 15 20 25 30 35 40
1
0 5 10 15 20 25 30 35 40
tempo
Figura 3.25: Formas de onda para um degrau de fase
consideravelmente. Da figura 3.24 e possvel constatar que = 0.707 cons-

titui um bom compromisso entre o tempo de subida (que esta associada à
largura de banda) e pequenas oscilacoes na resposta transiente.
O erro em estado transiente pode tambem ser examinado para um degrau
de frequencia, i (s) = /s2 . Neste caso a resposta normalizada (t = n t)
e dada pela seguinte expressao:
" #
1 2 2 q q
2 t ) 2 cos( 1 2 t ) (3.72)
e (t ) = 2 + sin( 1
n n 1 2
A resposta para este erro e ilustrada na figura 3.24 b). Verifica-se tambem
que quanto menor e o amortecimento mais tempo a PLL demora a esta-
belecer o erro em estado estacionario. No entanto este erro e menor para
amortecimentos pequenos. Note-se que esta conclusao ja tinha sido obtida
aquando do estudo do erro em estado estacionario. Tambem para este caso,
e possvel notar que que = 0.707 constitui um bom compromisso entre o
tempo de subida as oscilacoes na resposta transiente.
Para uma rampa de frequencia o erro crescera para alem de qualquer
valor finito e portanto nao e considerado.
101
onica III
3.5.2 Filtro RC - polo-zero

Para este tipo de filtro o erro de fase e, no domnio de Laplace, dado por:
2n s
e (s) = i (s) (3.73)
s2
+ s(2n + 2 n2 ) + n2
2(s/n )
= 2
i (s) (3.74)
(s/n ) + (s/n )(2 + 2 n ) + 1
2s
= 2 i (s n ) (3.75)
s + s (2 + 2 n ) + 1
em que s = s/n . Os restantes parametros que definem a resposta expressa
pela eq. (3.75) sao tal como definidos anteriormente na seccao 3.2.2. Verifica-
se que agora existe mais um parametro, 2 , que permite controlar o erro de
fase.
O erro de fase normalizado (t = n t) pode ser calculado aplicando a
eq.(3.70) à eq. (3.75) para as varios variacoes de fase a` entrada da PLL.
Assim, quando se aplica um degrau de fase, i (s) = /s, o erro de fase
em regime transiente e dado por:
2 q
e (t ) = e t 2
sin( 1 2 t )
1
= + 1/2 n 2 (3.76)
O erro de fase normalizado em regime transiente para um degrau de
frequencia i (s) = /s2 e dado pela seguinte expressao:
" !#
t + 1 2 q
2
q
2
e (t ) = 2 1 + e sin( 1 t ) cos( 1 t )
n 2( 2 1)
em que e definido pela eq. (3.76).
A figura 3.26 mostra o erro de fase transiente quando se aplica um de-
grau de fase (fig. a) e um degrau de frequencia (fig. b) à PLL. Considera-se
que = 0.2. Desta figura e possvel verificar que a introducao de um zero
no filtro passa baixo, F (s), permite controlar o amoretecimento, , e conse-
quentemente a resposta transiente do erro de fase. Com efeito o zero, 1/2 ,
possibilita a diminuicao das oscilacoes da resposta mantendo o mesmo erro de
fase em estado estacionario. Para o caso de um filtro RC simples, considerado
anteriormente, tal nao e possvel.
3.5.3 Filtro activo

Estuda-se agora o erro de fase da PLL em regime transiente quando se usa
um filtro activo. Para este tipo de filtro o erro de fase, no domnio de Laplace,
102
onica III
0.5
=0.2
0.4
2 =0
2 =0.2 / n
(t) /
0.3
0.2 2 =0.4 / n
0.1
2 =0.8 / n
2 =0.99 /
e
0
0.1
0.2
0 1 2 3 4 5 6 7 8 9 10
t
n
a)
0.8
2 =0
2 =0.2 / n =0.2
(t) / ( / )
n
0.6
2 =0.4 / n
0.4
0.2
2 =0.8 / n
2 =0.99 / n
0
e
0.2
0 1 2 3 4 5 6 7 8 9 10
t
b) n
Figura 3.26: Erro em regime transiente. Resposta normalizada ao degrau de

fase a) e ao degrau de frequencia b)
e dado por5 :
s2
e (s) = 2 i (s) (3.77)
s + s2n + n2
(s/n )2
= i (s) (3.78)
(s/n )2 + (s/n )2 + 1
s
= 2 i (s n ) (3.79)
s + s 2 + 1
em que s = s/n e com os restantes parametros que definem a resposta do
erro de fase definidos tal como na seccao 3.2.3.
O erro de fase em regime transiente normalizado (t = n t) pode ser
calculado aplicando a eq. (3.70) à eq.(3.79) para os varios tipos de estmulos
considerados.
Assim, para um degrau de fase, i (s) = /s, o erro de fase e dado por:
t
q
e (t ) = e sin( 1 2 t ) (3.80)
1 2
5
Considera-se que o ganho de tens
ao do amplificador operacional A
103
onica III
= cos1 () (3.81)
Para um degrau de frequencia, i (s) = /s2 aplicado à PLL o erro de
fase em estado transiente e dado por:
1 t
q
e (t ) = 2
e sin( 1 2 t ) (3.82)
n 1
3 , aplicada à PLL o erro de
e para uma rampa de frequencia, i (s) = /s
fase e dado por:
" #

1 t
q
e (t ) = 2
1 2
e sin( 1 2 t + ) (3.83)
n 1
1
= cos () (3.84)
A figura 3.27 mostra a resposta transiente do erro de fase quando a PLL e
estimulada com um degrau de fase (fig. a), com um degrau de frequencia (fig
b) e com uma rampa de fase (fig. c). Verifica-se que a PLL e capaz de reduzir
1
=0.99
(t) /
0.5
=0.707
0
0.5 =0.4
=0.2
e
1
=0.1
0 2 4 6 8 10 12 14 16 18 20
a)
(t) / ( / )
1
n
=0.1
0.5 =0.2
0
0.5
=0.707 =0.4
=0.99
1
e
0 2 4 6 8 10 12 14 16 18 20
b)
2
=0.1
(t) / ( / 2 )
=0.4
n
1.5
=0.2
.
0.5 =0.707
=0.99
0
0 2 4 6 8 10 12 14 16 18 20
e
c) t
n
Figura 3.27: Erro de fase em regime transiente. Resposta normalizada ao

degrau de fase a), ao degrau de frequencia b) e a uma rampa de frequencia
c)
o erro de fase a zero para os dois primeiros tipos de entrada: degrau de fase
104
onica III
e degrau de frequencia, e ainda e capaz de manter o sincronismo quando a

frequencia do sinal de entrada varia linearmente. Tambem para este tipo de
filtro e possvel verificar que = 0.707 constitui um bom compromisso entre
a velocidade de resposta do sistema e as oscilacoes da resposta transiente.
Regra geral, projectam-se as PLLs de segunda ordem por forma a que o
amortecimento seja 0.707.
3.6 Os componentes da PLL

Estudam-se agora, com algum detalhe, os elementos que constituem uma
PLL.
3.6.1 Detectores de fase

Existem basicamente duas grandes categorias de detectores de fase: os mul-
tiplicadores e os detectores de fase sequenciais. Em PLL lineares utilizam-se
frequentemente multiplicadores de 4 quadrantes ou mixers menquanto que
em PLL digitais os detectores de fase sao baseados em circuitos sequenciais.
O detector de fase baseado num multiplicador de 4 quadrantes produz um
sinal DC proporcional à diferenca de fase de dois sinais alternos e e usado
em algumas PLLs integradas (por exemplo, NE561/562 - Signectics). Os
detectores de fase sequenciais respondem à diferenca relativa do timing dos
pulsos digitais e sao implementados com tecnologia digital.
Multiplicadores
O produto de dois sinais à mesma frequencia, mas com fase diferente, e dado
pela seguinte equacao:
KV1 V2 KV1 V2
Vd = KV1 cos(t + )V2 cos(t) = cos() cos(2t + )
2 2
(3.85)
Como o termo cos(2t + ) e eliminado pelo filtro passa baixo tem-se que:
KV1 V2
Vd = cos() (3.86)
2
O multiplicador produz um sinal de tensao nulo caso os dois sinais estejam
em quadratura, e produz uma tensao maxima se os dois sinais estiverem em
fase, tal como se mostra na figura (3.28). Se a PLL estiver sincronizada, ou
seja, a frequencia instantanea do VCO estiver sincronizada com a frequencia
105
onica III
KV1 V2 /2 KV1 V2 /2

0 /2 0 /2
- KV1 V2 /2 - KV1 V2 /2
a) b)
Figura 3.28: a) Caracterstica do detector de fase baseado num multiplicador

de 4 quadrantes. b) Aproximacao linear para pequenos sinais em torno de
/2.
instantanea do sinal de entrada e se a PLL tiver um filtro com um ganho

DC elevado, F (0), (p. ex. integrador com amplificador operacional) entao
a tensao de sada do detector de fase sera bastante pequena (proxima de
zero). Isto implica que a diferenca de fase entre a o sinal de entrada e o sinal
do VCO esteja na vizinhanca de /26 .
Nesta regiao (na vizinhanca de /2) o ganho do detector de fase e apro-
ximadamente linear (ver figura 3.28) e pode ser calculado da seguinte forma:

d KV1 V2
kd = cos() (3.87)
d 2 = 2
KV1 V2
kd = (3.88)
2
Este ganho e importante e determina um dos factores de escala da PLL.
A gama de variacao de fase u til neste tipo de detectores, em que o seu
funcionamento e monotono, esta limitada a /2 em torno de = /2 + n.
6
Este facto parece estar em contradicao com a discuss ao feita na seccao 3.2 onde se
concluiu que o erro de fase em estado estacionario quando a PLL est a sincronizada com a
frequencia central do VCO e nulo. Note-se, no entanto, que tal conclusao e consequencia
de se ter considerado que o detector de fase tem a caracterstica descrita pela eq. 3.4 (ver
figura 3.2 a) em que a tensao do detector de fase e nula para uma diferenca de fase nula.
Para o caso de um detector de fase implementado com um multiplicador a tens ao e nula
para uma diferenca de fase igual a /2!
106
onica III
Os multiplicadores analogicos, a funcionar como detectores de fase sao,

por vezes, usados de uma forma em que uma das entradas e sinusoidal e a
outra entrada e digital - onda quadrada. Tal verifica-se quando o VCO e
implementado com circuitos digitais. Neste caso, o circuito da figura (3.29) e
u
til para este tipo de funcionamento e para frequencias ate dezenas de MHz.
O circuito funciona da seguinte maneira: quando o sinal digital representa
Entrada R
Analogica
R
Entrada
Digital
Figura 3.29: Circuito detector de fase com entrada digital e analogica
um 1logico o circuito funciona como um amplificador inversor com ganho

unitario. Quando o sinal digital esta no nvel logico 0o circuito funciona
como um amplificador nao inversor com ganho unitario. A figura (3.30) ilus-
possvel observar que a sada representa
tra o funcionamento deste circuito. E
amostragens da onda sinusoidal ao dobro da frequencia, 2. Este sinal tem
obviamente uma componente DC (valor medio) que depende da diferenca de
fase :
Vd = KV1 V2 (3.89)
Z
2 KV1 V2 T /4
= cos(t ) (3.90)
T T /4
2KV1 V2
kd = cos() (3.91)

em que = 2/T
Este detector de fase pode tambem ser utilizado com sinais digitais aplica-
dos a ambas as entradas como se mostra na figura (3.31). Calculando o valor
medio da onda de sada do multiplicador e possvel obter a caracterstica de
fase do detector quando as duas entradas sao sinais digitais:
(
KV1 V2 (2)

(0 )
Vd = (2) (3.92)
KV1 V2 ( 0)
Da figura (3.31) e possvel observar que o multiplicador a funcionar com
ambas entradas digitais produz uma sada identica a uma porta logica do tipo
107
onica III
V1 (t)
V1 cos( t)
V2 (t) - V2 sgn[ cos( t- ) ]
KV (t)V 2(t)
1
T/2
Figura 3.30: Funcionamento de um detector de fase - multiplicador - com

entrada digital e analogica
V1 (t)
V2 (t)
KV1 (t)V 2(t)
Figura 3.31: Funcionamento de um detector de fase - multiplicador - com

entradas digitais
108
onica III
OR-Exclusivo. Assim, em circuitos que contenham principalmente circuitos e

formas de onda digitais e prefervel utilizar-se uma porta logica OR-Exclusivo
(ou NOR-Exclusivo).
OR exclusivo
A porta logica OR-Exclusivo produz um 1logico quando os dois sinais de
entrada estao em oposicao de fase e apresenta um 0logico quando os dois
sinais estao perfeitamente em fase. Quando existe uma situacao intermedia
Figura 3.32: Funcionamento da porta logica X-OR: exemplo

V
Figura 3.33: Caracterstica da porta logica X-OR como detector de fase
(ver figura (3.32)) o sinal de sada tera um duty-cycle variavel que e integrado
pelo filtro passa baixo. Tal integracao produz um valor medio que e funcao
do desfasamento dos dois sinais de forma aproximadamente linear. A figura
(3.33) ilustra a caracterstica da porta logica X-OR como detector de fase.
Este detector de fase possui dois inconvenientes:
so funciona com ondas quadradas na entrada (comum a todos os de-
tectores de fase digitais);
so funciona com ondas quadradas com um duty-cycle de 50% .
Flip-flop JK edge-triggered
Um FF JK edge-triggered pode tambem funcionar como detector de fase, se
um dos sinais for utilizado para fazer o set e outro o reset do FF tal como se
mostra na figura 3.34.
Obtem-se do mesmo modo uma onda quadrada de duty-cycle variavel,
cujo valor medio esta tambem relacionado com o desfasamento dos sinais
digitais de entrada tal como ilustrado na figura 3.35.
109
onica III
Vi Vd
J Q
Vo K Q
Figura 3.34: Flip-flop JK edge-triggered

+V
Vi
-V
+V
Vo -V
Vd =0
+V
Vd
-V
+V
Vi
-V
+V
Vo -V
Vd >0
+V
Vd
-V
Figura 3.35: Formas de onda para o Flip-flop JK edge-triggered a funcionar

como detector de fase
Desta figura e possvel observar que para = o valor medio da forma

de onda do detector de fase e nulo enquanto que caso > entao Vd > 0.
facil demonstrar que para < entao Vd < 0. A figura (3.36) mostra a
E
caracterstica do FF-JK como detector de fase.
Outras configuracoes sao possveis para implementar um detector de fase
(por exemplo, FF-D) mas o princpio de funcionamento e identico.
Tanto o FF-JK como o circuito X-OR ou X-NOR podem tambem possi-
bilitar o sincronismo da PLL com harmonicos do sinal de entrada. A figura
(3.37) mostra uma possvel situacao em que a resposta de um detector de
fase, implementado com uma porta logica X-OR, e a mesma (em termos de
nvel medio) para determinado sinal de entrada e para o terceiro harmonico
desse sinal.
Esta situacao na maioria dos casos representa um problema em vez de uma
vantagem. Pode no entanto ser minimizada utilizando circuitos sequenciais
mais elaborados como e o caso do detector de fase usado na PLL MC4044
(Motorola).
110
onica III

0 2
Figura 3.36: Caracterstica do FF-JK como detector de fase

V1 (t)
V2 (t)
KV (t)V 2(t)
1
Nivel DC
V (t)
2
(3oharmonico)
KV (t)V 2(t)
1 o (3 )
Nivel DC
Figura 3.37: Detector de fase X-OR. Operacao com o 3o harmonico
O detector de fase-frequ
encia
Outra configuracao bastante utilizada como detector de fase e o denominado
detector de fase-frequencia cujo diagrama de blocos e mostrado na figura 3.38
Este detector de fase difere substancialmente dos estudados anteriormente ja
que, tal como o nome indica, o sinal de sada depende nao apenas da diferenca
de fase dos sinais de entrada mas tambem da diferenca de frequencias deste
dois sinais enquanto a PLL nao tiver conseguido sincronizar. Este detector
de fase e constitudo por dois FF-D positive edge-triggered cujas sadas sao
representadas por UP e DN (down), respectivamente. Existem quatro
estados possveis para o detector:
1. UP=0, DN=0
2. UP=1, DN=0
111
onica III
VDD
1 UP
D Q P
V Ck
i C
D
AND Vd
V
o C
Ck D
1 DN
D Q N
VDD
Figura 3.38: Detector de fase-frequencia
3. UP=0, DN=1
4. UP=1, DN=1
O quarto estado e sempre evitado ja que quando UP=1, DN=1 entao a sada
da porta logica AND adquire o valor logico 1 que por sua vez actua no clear
direct (CD ) dos FF fazendo o reset dos FF. Assim, a configuracao pode ser
vista como um dispositivo tri-estavel. Atribua-se os seguintes smbolos a
estes tres estados:
1. UP=0, DN=0 0
2. UP=1, DN=0 +1
3. UP=0, DN=1 -1
O estado actual do detector e determinado pelas transicoes dos sinais Vi e

Vo tal como especificado pelo diagrama de estados na figura 3.39 Tal como
indicado na figura 3.39 uma transicao positiva de Vi induz uma transicao para
um estado superior a menos que o detector esteja ja no estado +1. Por outro
lado uma transicao positiva de Vo forca uma transicao para um estado inferior
a menos que o detector esteja ja no estado -1. O sinal de sada do detector,
Vd , e uma funcao logica do estado do detector de fase sendo, teoricamente
um sinal logico ternario. Os circuitos logicos actuais geram sinais binarios e o
terceiro estado pode ser substitudo por um estado de alta impedancia. Com
efeito, caso o detector de fase esteja no estado -1 entao o transstor P-MOS
112
onica III
Vi
Vi
Vo Vi
-1 0 +1
(UP=0,DN=1) (UP=1,DN=0)
(UP=0,DN=0)
Vo Vo
Figura 3.39: Diagrama de estados do detector de fase-frequencia
conduz e o N-MOS esta ao corte e neste caso Vd VDD . Quando o detector

de fase esta no estado +1 entao o transstor N-MOS conduz e o P-MOS esta
ao corte e neste caso Vd VDD . Quando o detector estiver no estado 0
entao nenhum dos transstores conduz e a sada do detector representa uma
alta impedancia.
A figura 3.40 ilustra o funcionamento do detector de fase. Para o caso
a figura a) o erro de fase entre as duas formas de onda e nulo e ambas as
transicoes de Vi e Vo ocorrem ao mesmo tempo pelo que o detector de fase
permanece sempre no estado 0. Para o caso da figura b) considera-se que
existe um erro de fase > 0 entre as duas formas de onda e os estados do
detector de fase variam entre 0 e +1 tal como indicado. Por outro lado caso
o erro de fase seja negativo (figura c) entao os estados do detector de fase
variam entre 0 e -1 tal. Verifica-se que o a tensao Vd e maxima quando o
erro de fase for positivo e se aproximar de 360 graus e sera o menor possvel
quando o erro de fase for negativo e se aproximar de -360.
O sinal medio à sada do detector de fase e ilustrado na figura 3.41. A
figura 3.40 ilustra o funcionamento do detector de fase. Quando o erro de
fase esta confinado a 2 < < 2 o sinal medio para Vd e dado por
Vd = k d (3.93)
em que kd = VD D/2. O funcionamento do detector de fase frequencia tal
como descrito anteriormente nao difere substancialmente daquele apresen-
tado para o FF JK. Considere-se agora que nao existe sincronismo entre o
sinal de entrada, Vi , e o sinal proveniente do VCO, Vo , e que a frequencia ins-
tantanea associada a Vi , i, e superior à frequencia associada a Vo , o . Deste
modo o sinal Vi gera mais transicoes positivas por unidade de tempo que o
sinal Vo . Pela figura 3.39 pode-se concluir que o detector de fase comuta ape-
nas entre os estados 0 e +1. Caso i seja muito superior a o entao o detector
113
onica III
V
i
Vo
+1 V =0
d
Estado 0
-1
a)
V
i
Vo

+1
Estado 0
-1
b)
V
i
Vo

+1
Estado 0
-1
b)
Figura 3.40: Formas de onda para o detector de fase-frequencia
114
onica III
Vd
K 2
d
4 2
2 4
-K 2
d
Figura 3.41: Caracterstica do detector de fase-frequencia
estara no estado +1 a grande maior parte do tempo. Por outro lado caso o
seja superior a, i o detector de fase comuta apenas entre os estados 0 e -1
e se o for muito superior a i entao o detector estara no estado -1 durante
a maior parte do tempo. Assim conclui-se que que a media do sinal Vd varia
de uma forma monotona com o erro de frequencia = i o quando a
PLL esta des-sincronizada. e possvel determinar o duty-cycle, , da forma
de onda Vd em funcao da razao de frequencias i /o . A figura 3.42 mostra o
duty-cycle, , da forma de onda Vd em funcao da razao de frequencias i /o .
Para i > o duty-cycle e definido como a fraccao de tempo medio em que
0 1 2 /
-1
Figura 3.42: O duty-cycle, , da forma de onda Vd em funcao da razao de

frequencias i /o para o detector de fase-frequencia
o detector esta no estado +1 enquanto que para i < o duty-cycle e defi-

nido como (-1) vezes a fraccao de tempo medio em que o detector esta no
estado -1. Tal como esperado, +1 quando i >> o e 1 quando
i << o . Por outro lado, = +0.5 quando i > o mas as frequencias estao
relativamente proximas e = 0.5 quando i < o e as frequencias estao
relativamente proximas. Note-se que o funcionamento do FF-JK e da porta
115
onica III
logica X-OR, como detectores de fase, nao exibem este tipo de caracterstica.
O detector de fase frequencia e bastante utilizado em PLLs dado as ca-
ractersticas apresentadas que facilitam a aquisicao de sincronismo em, vir-
tualmente, qualquer circunstancia.
3.6.2 VCOs - Voltage Controlled-Oscillators

Os VCOs utilizados na implementacao pratica de PLLs podem ser separados
em dois grandes grupos:
Lineares: usam-se em PLLs lineares e para PLLs que funcionam para
frequencias muito elevadas (centenas de MHz e GHz). Este tipo de
VCOs sao, de uma forma geral, osciladores do tipo LC em que se faz
variar a frequencia instantanea do oscilador variando uma das capaci-
dades (dodo varicap) atraves de uma tensao de controlo.
Digitais: usam-se em PLLs digitais. Sao, regra geral, astaveis (cuja
frequencia instantanea de oscilacao e controlada por uma tensao) ou
outros circuitos do tipo gerador de funcoes(555, 8038, ou equiva-
lente). Este circuitos sao utilizaveis a frequencias ate dezenas de MHz.
As caractersticas desejadas para um VCO sao:
Larga gama de tensoes para a entrada
Estabilidade
Linearidade da frequencia em funcao da tensao de entrada
Factor de ganho ko elevado
Gama de variacao de frequencias o mais extensa possvel
Infelizmente, para a maioria dos VCOs, estes requisitos sao incompatveis,
nomeadamente, a estabilidade e incompatvel com uma gama de frequencias
extensa. Um exemplo de um VCO em que ha este tipo de incompatibilidade
e o oscilador de cristal.
An
alise e projecto de VCOs
Os circuitos electronicos osciladores sao circuitos com re-alimentacao (feed-
back) e podem ser analisados usando teoria linear de controlo nao obstante o
facto destes serem circuitos nao lineares. De facto, a teoria de re-alimentacao
linear permite determinar com precisao a frequencia de oscilacao embora te-
nha uma utilidade bastante reduzida no que diz respeito à informacao sobre
a amplitude dessa mesma oscilacao.
116
onica III
O Crit
erio de Estabilidade de Nyquist
Para um sistema com feedback negativo a tensao de sada e dada por:
G()
Vo () = Vi () (3.94)
1 + H()G()
Para um oscilador, a tensao de sada nao se anula (produzindo oscilacao)
mesmo para uma tensao de entrada nula. Tal acontece quando o denominador
da equacao anterior satisfaz a seguinte igualdade (equacao caracterstica)
para uma determinada frequencia, o .
1 + H()G()|=o = 0 (3.95)
A eq. 3.95 traduz o criterio de estabilidade de Nyquist, ou seja, para uma
determinada frequencia o tem-se que o modulo da funcao de transferencia
em malha aberta e igual a 1 e o atraso de fase e de :
|H(o )G(o )| = 1 (3.96)
argH(o)G(o ) = (3.97)
No caso de o feedback ser positivo entao o atraso de fase devera ser de 0o
graus. Em ambas as situacoes o atraso de fase total ao longo da malha tem
que ser de 360o e o modulo do ganho da funcao de transferencia da malha
tem que ser igual a 1, para a frequencia de oscilacao.
O circuito da figura (3.43) mostra um oscilador em base comum com feed-
back positivo. No circuito equivalente assume-se que ro pode ser desprezado
na analise e que CB e suficientemente elevado para que se possa considerar
que a base do transstor esta ao potencial nulo em termos de analise para
sinal. ri representa a resistencia de entrada de uma configuracao base comum
que e dada por r / = 1/gm. A figura (3.43 c) identifica o circuito equivalente
em malha aberta, H()G() - onde e assumido que RL e muito elevada - por
forma a se poder analisar este ganho e determinar a frequencia de oscilacao.
A analise do circuito da figura (3.43) pode ser consideravelmente simplifi-
cada caso se verifique a seguinte condicao; [(C1 + C2 )]2 << (ri ||RE )2 , e se
o factor Q da impedancia de sada seja muito elevado. Neste caso, e possvel
mostrar que o circuito da figura (3.43 c) pode ser simplificado tal como se
mostra na figura (3.44). A tensao de feedback e dada por:
V0 C 1
V = (3.98)
C1 + C2
e a resistencia equivalente reflectida aos terminais da bobine e dada por:
2
ri RE C1 + C2
Req = (3.99)
ri + RE C1
117
onica III
V
cc
L
R
B
C1 RL
C
B RE
C2
a)
R L = RL || R B
g V
m L
C1 RL
V r RE
C2
b)
g V
m L
C1 RL
V r RE
i C2
c)
Figura 3.43: Oscilador em base comum. a) Esquema electrico b) Esquema

equivalente para pequenos sinais c) Circuito equivalente em malha aberta
O ganho G() e dado por:
V0
= gm ZL (3.100)
V
YL = ZL1 = (jL)1 + Req
1
+ jC (3.101)
C1 C2
C = (3.102)
C1 + C2
A funcao de transferencia relativa à malha de feedback, H() e dada por:
V C1
= (3.103)
V0 C1 + C2
A condicao necessaria para que exista oscilacao, argG()H() = 0o , e satis-
118
onica III
g V R eq
m L
C1 RL
V
C2
Figura 3.44: Circuito equivalente em malha aberta ((C1 + C2 )]2 <<

(ri ||RE )2 )
feita para a seguinte frequencia de ressonancia

12
LC1 C2
o = (3.104)
C1 + C2
Para esta frequencia tem-se que
ZL |=o = Req (3.105)

C1
G()H() = gm Req (3.106)
C1 + C2
A restante condicao para que exista oscilacao e a de que para esta frequencia,
o , se verifique que:
C1
|G()H()| = gm Req =1 (3.107)
C1 + C2
Exemplo: Pretende-se implementar um oscilador a 20 MHz com um
transstor que garante um nao inferior a 100.
Soluc ao: O projecto de um oscilador e um processo de tentativa e erro
usando as equacoes (3.99) - (3.107). Como ponto de partida considera-se que
a corrente de polarizacao e de 1 mA (VT = 26 mV). Assim tem-se que:
1
ri = g m = 26 (3.108)
Como esta resistencia e bastante pequena pode-se desde ja considerar que

RE >> ri e neste caso:
2
C1 + C2
Req = ri (3.109)
C1
De modo a que a condicao [(C1 + c2 )]2 << (ri ||RE )2 seja verificada
suponha-se que
ri
((C2 + C1 ))1 < (3.110)
4
119
onica III
Entao ((C2 + C1 ))1 = 6 satisfaz a condicao anterior. Para = 2206 Hz

tem-se que C1 + C2 1300 pF).
A condicao de que o modulo do ganho da malha tem que ser igual a 1 tem
que ser satisfeita. Por razoes de ordem pratica projecta-se o oscilador por
forma a que este ganho seja maior que 1 por forma a garantir alguma margem
de erro no projecto. Com um ganho da malha maior que 1 o sistema e instavel
e as oscilacoes aumentam em amplitude ate que o transstor sature. Quando
tal acontecer o do transstor diminui causando uma diminuicao do ganho
da malha estabilizando assim a amplitude da oscilacao. Neste exemplo, o
ganho da malha e projectado deste modo:
|G()H()| = 3 (3.111)
ou seja:
C1 + C2 C1 + C2
|G()H()| = gm ri = =3 (3.112)
C1 C1
Sabendo que C1 + C2 1300 pF entao pela eq. (3.112) tem-se que: C2 =
870 pF e C1 = 430 pF. O valor de L e obtido atraves da eq. (3.104):
L=220 nF. Req = 122 . Caso a resistencia de carga RL seja bastante
superior a este valor de Req (por exemplo, RL = 1500 ) entao nao afecta
significativamente os calculos anteriores. O projecto completo tem ainda que
incluir a polarizacao do transstor tal como se ilustra na figura (3.45).
12 V
3k
0.1 F 220 nH
0.1 F
520k
1.5 k
430 pF
0.1 F
3k
870 pF
Figura 3.45: Circuito oscilador projectado
O conceito de resist
encia negativa em osciladores
A identificacao do ganho em malha aberta e essencial para a analise e projecto
de osciladores utilizando o criterio de Nyquist. No entanto, para determi-
120
onica III
nados tipos de osciladores, a identificacao deste ganho nem sempre e trivial.

Assim, apresenta-se outro metodo que tambem permite analisar e projectar
osciladores em termos da determinacao da frequencia de oscilacao.
Este metodo baseia-se no seguinte conceito. Um circuito LC ideal, tal
como se mostra na figura 3.46 a), com um factor de qualidade infinito, oscila
com uma frequencia o = (LC)1/2 durante um tempo indefinido uma vez
excitado. Na pratica o factor de qualidade de um circuito LC e finito o que
se traduz na existencia de uma impedancia resistiva equivalente: ver figura
3.46 b) e o seu dual 3.46 c). Nesta situacao as oscilacoes serao amortecidas,
devido à dissipacao de energia na resistencia equivalente, e eventualmente
desaparecem. Assim, um oscilador deve ter a capacidade de fornecer a quan-
tidade de energia igual aquela dissipada nesta resistencia. Esta fonte de
energia pode ser interpretada como uma resistencia negativa em serie com
a resistencia equivalente - ver figura 3.46 d) - ou entao como uma admitancia
C L C L y C L
e
re
a) b) c)
-r
C L -y C L
y
e
re
d) e)
Figura 3.46:
negativa em paralelo com a admitancia equivalente - ver figura 3.46 e).

A resistencia negativa e o circuito equivalente LC podem ser determinados
calculando a impedancia de entrada do circuito.
Ilustra-se agora este metodo no estudo de um oscilador de Colpitts que se
mostra na figura 3.47 a). Neste circuito RB , LRF C e RE sao usados para po-
larizar o circuito. Para sinal, RB e LRF C representam impedancias bastante
elevadas e assim o circuito equivalente para sinal e simplificado consideravel-
mente tal como se mostra na figura 3.47 b). Desta figura podemos identificar
(jC2 )1 como a impedancia que proporciona a re-alimentacao do oscilador.
121
onica III
RB
(0.34 nF)
C3
C1
(6.2 nF) v out
C2 RE
L (6.2 nF)
(82 H) LRFC
(Q=800)
a)
C3
+
C1
1 r v
r gm v

-
L
C2
Z in
b)
1 C3
r +
Z1 C1
r v gm v
L
-
Z in
c)
Figura 3.47: Oscilador de Colpitts b) Circuito equivalente para sinal c) Cir-

cuito equivalente aplicando o dual do teorema de Miller.
A maneira mais expedita de calcular a impedancia de entrada e atraves do

dual do teorema de Miller7 O ganho de corrente, Ai , e dado por:

Ai = (3.113)
1 + jr C1
e a impedancia Z1 pode ser calculada da sguinte forma,
1
Z1 = (1 Ai ) (3.114)
jC2
1 + 1 + jC1r
= (3.115)
jC2 1 + jC1 r
7
Ver apendice A dos Apontamentos de Electronica II.
122
onica III
Assim a impedancia pode ser expressa da seguinte forma:

g m r + 1 j(C2 + C1 )r
Zin = + (3.116)
jC2 (1 + jC1r ) jC2 (1 + jC1r )
Para a frequencia de oscilacao tem-se que |jC1r | >> 1. Assumindo que

>> 1 entao podemos aproximar Zin pela seguinte expressao:
gm 1
Zin 2
+ (3.117)
C1 C2 jC
C1 C2
C = (3.118)
C1 + C2
ou seja, a impedancia de entrada equivalente e, de uma forma aproximada,
a serie de um condensador, C1 , com uma resistencia negativa. Assim o cir-
cuito equivalente de entrada, para este oscilador mostra-se na figura 3.48. A
- gm
2 C1 C2
C
L
C3
1
Figura 3.48: Circuito equivalente para a entrada do oscilador
frequencia de oscilacao para este oscilador e dada por:

1
fo = (3.119)
2 LCT
C3 C
CT = (3.120)
C3 + C
e a condicao para que o circuito se comporte como um oscilador e que:

gm
r = (3.121)
2C1 C2 =2fo
Na pratica projecta-se o circuito por forma a que a resistencia negativa seja

superior a r dado que esta resistencia negativa depende de parametros que
podem variar com a polarizacao, etc.
Analisamos agora o circuito oscilador da figura 3.43 usando este metodo
e mostra-se que a condicao de oscilacao e frequencia de oscilacao obtidas por
123
onica III
R L = RL || R B
C1
y RL
E
L
C2
a)
C1
v in v out
-
RL
y r g m V L
E
C2 V
+
b)
y= j C 1 (1-Av)
-
yE gmV
V
y= j C 2
+
y
in c)
Figura 3.49: Circuito equivalente do oscilador
este metodo sao as equivalente às obtidas anteriormente usando o criterio de

Nyquist.
O circuito equivalente da figura 3.43 pode ser re-desenhado tal como
se mostra na figura 3.49 a). Desta figura pode-se concluir que e possvel
determinar um circuito equivalente usando o teorema de Miller, em que Av =
Vout /Vin , o ganho de tensao, pode ser calculado atraves do circuito da figura
3.49 b). O ganho Av pode ser escrito da seguinte forma:
1 + gm Zc
Av = ZL (3.122)
ZC + ZL
ZL = jL (3.123)
1
ZC = (3.124)
jC1
yin representa a admitancia de entrada de um circuito base comum. Assim
tem-se que yin = gm . (ver figura 3.49 c).) A figura 3.50 a) representa o
circuito equivalente da entrada do oscilador em termos de admitancias. A
124
onica III
j C (1-Av)
1
yE
y
j C in
2
a)
- gm 2 C1 L
jC
1
y
E jC
2 y
in
1/jL
b)
Figura 3.50: Circuito equivalente para entrada do oscilador
admitancia jC1 (1 Av ) pode ser representada da seguinte forma:
1 2 C1 L
jC1 (1 Av ) = gm 2 (3.125)
ZC + ZL LC1 1
ou seja, em termos de admitancias, tem-se que o indutor L esta em serie
com o condensador C1 e estes dois componenentes estao, por sua vez, em
paralelo com uma admitancia negativa8 . A figura 3.50 representa o circuito
equivalente. Deste circuito e possvel concluir que a frequencia de oscilacao
relativa ao circuito LC equivalente e dada por:
1/2
C1 C2
o = L (3.126)
C1 + C2
e a condicao para que exista oscilacao e:
o2 C1 L
gm = gm + y E (3.127)
2LC1 1
Esta condicao e equivalente à condicao expressa pela eq. 3.107 obtida anali-
sando este mesmo oscilador mas usando o criterio de Nyquist.
O estudo anterior considerou a analise de osciladores de um modo generico
que permite determinar e projectar a frequencia do oscilador em funcao dos
elementos reactivos do circuito. Caso seja introduzido um elemento cuja
reactancia varie com a tensao aplicada e possvel fazer variar a frequencia de
oscilacao atraves da variacao de tensao. O elemento mais utilizado para este
8
E possvel demonstrar que para a frequencia de oscilacao 2 LC1 > 1.
125
onica III
proposito e o varicap. O varicap e um dodo que e optimizado por forma a que

a sua capacidade associada à regiao de deplecao varie significativamente com
a tensao aplicada aos seus terminais. Assim, este tipo de dodos e polarizado
inversamente por forma a tirar partido deste efeito. A figura 3.51 mostra a
variacao da capacidade do varicap com a tensao aplicada.
Figura 3.51: Capacidade do varicap versus tensao aplicada
V cc
R RL
B
C1
L
Vm C2
R
E
C Co
3
Figura 3.52: VCO baseado num oscilador de Colpitts
A figura (3.52) mostra um VCO cuja configuracao de base e um oscilador

de Colpitts incluindo um varicap.
VCO Digitais
Tal como referido anteriormente os VCO digitais sao implementados com
circuitos do tipo astavel e cuja frequencia de oscilacao possa ser controlada
atraves de uma tensao externa. A figura 3.53 mostra o timer 555 configurado
como astavel e em que e aplicada uma tensao de controlo, Vc implementando
deste modo um VCO digital. Deixa-se como exerccio ao leitor mostrar que
o perodo de oscilacao deste circuito e dado por:
!
VCC Vc /2
T = (R2 + R1 )C ln + R1 C ln(2) (3.128)
VCC Vc
126
onica III
Vcc
R Vcc
R2
Vc 1
-
R Q
+
R1
R
Vc Vcc
2 S Q
-
C
+
100
Figura 3.53: VCO digital implementado com o 555
Da expressao anterior verifica-se que o perdo de oscilacao varia com a tensao

de controlo, Vc .
A figura (3.54) apresenta a estrutura basica de um tipo de VCO digital
que tambem e bastante comum. Este circuito e constitudo por um astavel
V
R R
2 3
T1 T2
C
4 5
V
c
T T
4 3
R I R
E o E
Figura 3.54: VCO digital
implementado pelos transstores bipolares9 T1 e T2 e por duas fontes de cor-

rente constante implementadas por T3 e T4 . A corrente debitada pelas fontes
de corrente e controlada pela tensao Vc . O funcionamento do circuito e tal
9
Este ast
avel pode tambem ser implementado com transstores MOSFET.
127
onica III
que, por exemplo, quando T1 esta cortado e T2 esta saturado entao a corrente
constante de T4 passa apenas pelo condensador causando uma diminuicao li-
near10 da tensao no no 4 do circuito ate que T1 passe a conduzir. Quando
tal acontecer T2 passa ao corte e o processo repete-se. A figura 3.55 ilustra
possvel mostrar que a frequencia do oscilador
este processo de oscilacao. E
e dada pela seguinte expressao:
Io
f
= (3.129)
4CVBE
Vc 0.7
Io = (3.130)
RE
em que VBE e a tensao base-emissor dos transstores. E possivel verificar que
a frequencia de oscilacao, f , varia linearmente com Vc .
8
V 7
4
6
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09
tempo
7.5
V3 7
6.5
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09
tempo
8
V 7
5
6
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09
tempo
7.5
V 7
2
6.5
0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09
tempo
Figura 3.55: formas de onda nos varios pontos do VCO digital (figura 3.54)
10
A tens
ao aos terminais dum condensador e proporcional ao integral da corrente por
ele conduzida. Assim, uma corrente constante da origem a um aumento (ou diminuicao,
dependendo do sentido da corrente!) da tens
ao duma forma linear.
128
onica III
3.6.3 Divisores de frequ

encia
O divisor de frequencia e um circuito logico que produz um pulso rectagular
por cada N pulsos rectangulares do sinal de entrada. N e designado como o
modulo do divisor. Este tipo de circuitos e implementado normalmente com
contadores digitais binarios. Existem basicamente dois tipos de divisores: Os
divisores fixos e os programaveis. Os divisores fixos sao muitas vezes ligados
em cascata por forma a obter-se um divisor com N bastante elevado. A figura
3.56 ilustra este conceito. Os divisores programaveis, como por exemplo o
10 6 4
f f/10 f/60 f/240
Figura 3.56: Divisores fixos ligados em cascata
circuito integrado TTL 74192, diferem dos anteriores dado que tem outras
entradas que permitem seleccionar os modulos pretendidos para o divisor (1,
2, 4, 8, etc.). Estes divisores permitem a implementacao de sintetizadores de
frequencia programaveis.
3.7 Gama de sincronismo da PLL linear

A gama de sincronismo e definida como a gama de frequencias, , em torno
da frequencia central do VCO, c , em que o sinal de entrada se deve situar
e para as quais a PLL - estando inicialmente em sincronismo - e capaz de
manter esse mesmo sincronismo.
Para a definicao da gama de sincronismo considera-se ainda que estas
variacoes de frequencia sao bastante lentas. Assim, a gama de sincronismo
nao esta directamente relacionada com as questoes de largura de banda das
PLLs mas sim com as caractersticas dos detectores de fase e dos VCOs
que se conseguem implementar na pratica. Normalmente, o elemento mais
limitativo para a gama de sincronismo e o detector de fase utilizado.
Com efeito, o estudo da resposta da PLL para pequenos sinais assume
que a tensao de sada do detector de fase e proporcional (e linear) ao erro
de fase, e , ou seja, proporcional à diferenca entre a fase do sinal de entrada
e a fase do sinal do VCO. No entanto, para a maioria das PLLs lineares
(LPLL) os detectores de fase analogicos, os quais sao implementados com
um multiplicador de 4 quadrantes, produzem um sinal de sada que e dado
por:
vd = kd cos(e /2) (3.131)
129
onica III
= kd sin(e ) (3.132)
Recorde que quando a PLL esta sincronizada entao o erro de fase situa-se na
vizinhanca de /2. Este erro de fase deve manter-se no intervalo [0, ] onde
a variacao da tensao de sada do detector de fase varia de forma monotona
com o erro de fase e . Caso este intervalo seja ultrapassado (superiormente
ou inferiormente) o ganho do detector de fase inverte-se dando origem a um
sistema realimentado positivamente o que causa perda de sincronismo por
parte da PLL.
Atendendo a que o erro de fase em estado estacionario, para uma variacao
de frequencia de entrada igual a , e dado por:

e = (3.133)
ko kd F (0)

= (3.134)
Kv
(3.135)
e atendendo a que para e < 1 rad tem-se sin(e ) e , entao podemos

escrever que:

sin(e ) (3.136)
Kv
como | sin(x)| 1 pode-se concluir que || Kv , ou seja, a gama de sincro-
nismo (lock range ou hold-in range) - gama de frequencias do sinal de entrada
para as quais a PLL e capaz de manter o sincronismo - e numericamente igual
a Kv .
Assim para os varios tipos de filtros e possvel determinar a gama de
sincronismo:
= ko kd para o filtro RC
= ko kd para o filtro RC polo-zero
= ko kd A para o filtro activo

Faz-se notar que nao e possvel aumentar arbitrariamente Kv de modo
que a gama de sincronismo seja arbitrariamente grande (infinita, no caso
extremo). Note-se que um aumento muito elevado de Kv pode fazer com que
outros elementos da malha saturem, nomeadamente o VCO. Caso o VCO
seja solicitado a produzir uma frequencia superior (ou inferior) à frequencia
maxima (ou mnima) para a qual foi projectado o VCO deixara de funcionar
e, como e obvio, a PLL nao pode manter qualquer tipo de sincronismo.
130
onica III
Recorda-se novamente o leitor que a gama de sincronismo tal como e

definida anteriormente apenas considera variacoes lentas (quasi-estaticas) de
frequencia instantanea do sinal de entrada. Caso esta frequencia varie muito
rapidamente, a PLL pode perder o sincronismo. Este problema prende-se
com as questoes dinamicas da PLL (largura de banda) e nomeadamente com
o erro de aceleracao. Regra geral, se a velocidade de variacao da frequencia
instantanea do sinal de entrada for da ordem de grandeza de n2 e impossvel
manter o sincronismo.
3.8 Gama de captura para a LPLL. Aquisi

cao
de sincronismo
Nesta seccao consideramos que a PLL n ao esta sincronizada e pretende-
se calcular a gama de captura, L , (capture range ou lock-in range) que
e definida como a gama de frequencias, em torno da frequencia central do
VCO, em que o sinal de entrada se deve situar para que a PLL seja capaz
adquirir o sincronismo.
Considere-se que o VCO esta a funcionar à sua frequencia central, o =
C , e que o sinal de entrada e caracterizado por uma frequencia instantanea,
i = C + , ou seja,
vi (t) = A1 sin[(C + )t] (3.137)

vo (t) = A2 sin(C t) (3.138)
à sada do detector de fase linear (multiplicador) tem-se que:
vd (t) = kd sin(t) (3.139)

` sada do
assumindo que o filtro elimina os termos de frequencia superior. A
filtro tem-se que:
v2 (t) kd |F ()| sin(t) (3.140)
A tensao v2 (t) modula em frequencia a tensao de sada do VCO em que o

desvio maximo de frequencia e igual a ko kd |F ()|. A figura 3.57 ilustra a
variacao da frequencia o com o tempo para dois casos distintos. No caso
da figura a) o desvio de frequencia maximo do VCO e inferior ao desvio de
frequencia . E legitimo concluir que para este caso a PLL nao conseguira
obter sincronismo (pelo menos nao consegue obter sincronismo de uma forma
imediata). No entanto caso o desvio de frequencia maximo do VCO seja pelo
131
onica III
Desvio de frequencia
c
t
a)
o

i Desvio de frequencia
c
t
b)
Figura 3.57: O processo de aquisicao de sincronismo da PLL linear.

Frequencia instantanea do VCO versus tempo
menos igual ao desvio de frequencia (figura b) entao a PLL sincroniza

com o sinal de entrada.
A condicao para aquisicao de sincronismo e assim dada por:
ko kd |F ()| (3.141)
e a gama de captura, L , pode ser obtida atraves da seguinte equacao:
L = ko kd |F (L )| (3.142)
A equacao anterior e nao-linear e, consequentemente, de difcil resolucao.

possvel obter no entanto uma aproximacao para |F (L)| a partir de
E
resultados praticos. E conveniente distinguir duas situacoes. Para o caso
do filtro RC a frequencia L e normalmente inferior à frequencia de corte
e assim |F (L )| 1. Para os outros filtros, L pode ser superior à
frequencia de corte de cada um destes e assim tem-se que:
|F (L )| 1 para o filtro RC
2
|F (L )| 2 +1
para o filtro RC polo-zero
2
|F (L )| 1
para o filtro activo
ou seja;
L ko kd para o filtro RC
132
onica III
ko kd 2
L 2 +1
ko kd 2
L 1
Note que para PLLs implementadas com filtros RC polo-zero ou activos,

L 2n .
Refere-se ainda que a gama de captura e sempre menor ou igual que a
gama de sincronismo e esta relacionada com a largura de banda do filtro
passa-baixo F (s).
3.9 Gama de sincronismo para a PLL digital

Como ja referido na seccao anterior a gama de sincronismo refere-se à gama
de frequencias do sinal de entrada para as quais a operacao da PLL e estavel
pelo menos de um ponto de vista quasi-estatico.
Para o caso de um detector de fase implementado com uma porta logica
X-OR, o desvio maximo de fase, em torno de /2, e de /2, ou seja, o erro
de fase maximo para o qual a PLL ainda mantem o sincronismo e de /2.
Atendendo a que

e = (3.143)
Kv
ko kd F (0)
Kv = (3.144)
N
entao a gama de sincronismo e dada por:
ko kd F (0)/2
= (3.145)
N
ou seja;
ko kd /2
= N
para o filtro RC
ko kd /2
= N
ko kd A/2
= N
Para o FF JK, usado como detector de fase, o desvio maximo de fase e de .

Assim tem-se que a gama de sincronismo e dada por:
ko kd
= N
para o filtro RC
ko kd
= N
133
onica III
ko kd A
= N
Para o caso do detector fase-frequencia a situacao e bastante diferente.

Com efeito dado que quando a PLL esta sincronizada a sada do detector
de fase-frequencia esta num estado de alta impedancia entao o filtro F (s)
actua como um integrador (filtro com um polo na origem, s = 0). Assim,
a gama de sincronismo e teoricamente infinita qualquer que seja o tipo de
filtro utilizado. Neste caso, a gama de sincronismo e limitada pelos nveis de
saturacao do VCO.
3.10 Gama de captura para a DPLL. Aquisi

cao
de sincronismo
A gama de captura para a DPLL e definida como a gama de frequencias do
sinal de entrada em torno da frequencia do VCO (a dividir por N) para a qual
a PLL estando inicialmente des-sincronizada consegue adquirir sincronismo.
A gama de sincronismo pode ser obtida atraves de uma analise analoga à
efectuada, para o caso das PLLs lineares, na seccao (3.8).
Assumindo que a PLL esta inicialmente des-sincronizada e que o VCO
produz um sinal à sua frequencia central, C , e que a frequencia do sinal de
entrada e11 i = C /N + entao o sinal de entrada, Vi , e o sinal à sada
do divisor de frequencia, VN , podem ser representados por:

C
Vi (t) = A1 sgn sin t + t (3.146)
N
C
VN (t) = A2 sgn sin t (3.147)
N
em que a funcao sgn(x) e definida da seguinte maneira:
(
1 , x < 0
sgn(x) = (3.148)
+1 , x 0
O erro de fase entre este dois sinais e dado por t, ou seja, uma rampa de
fase.
Caso o detector de fase seja implementado com uma porta logica X-OR
entao o valor medio do sinal (ver figura 3.33) à sada do detector, Vd , tem
uma forma de onda triangular tal como se mostra na figura 3.58 a).
Aplicando o mesmo raciocnio aplicado para o estudo da aquisicao de
sincronismo das PLL lineares tem-se que o sinal de tensao à sada do filtro e
11
Assume-se que a PLL contem um divisor de frequencia (N ).
134
onica III
V
d
k /2
d
- k /2
d
2/
a)
o /N

c /N
t
b)
Figura 3.58: O processo de aquisicao de sincronismo da PLL digital com

detector X-OR. a) Tensao media de sada do detector de fase. b) Frequencia
instantanea à sada do divisor de frequencia (N) versus tempo.
dado por:
^
v2 (t) = (t) F () (3.149)
V
em que (.) representa a caracterstica triangular do X-OR como detector
de fase.
v2 (t) modula assim a frequencia do VCO. O desvio de frequencia do VCO
e dado por:
^
ko (t) F () (3.150)
e à sada do divisor por N o desvio de frequencia e dado por
V
ko (t) F ()
(3.151)
N
Caso este desvio maximo de frequencia seja igual ou superior a (ver
figura 3.58 b) entao a frequencia instantanea, à sada do divisor de frequencia,
consegue igualar o valor C /N + e neste caso a PLL sincroniza com o
sinal de entrada.
Assim, a condicao para aquisicao de sincronismo e dada por:
V
ko (t)|max |F ()|

N
135
onica III
ko kd /2 |F ()|
(3.152)
N
e a gama de captura e dada por:
ko kd
L = |F (L )| (3.153)
2N
Aplicando as consideracoes estabelecidas na seccao 3.8 tem-se que:
ko kd
L 2N
para o filtro RC
ko kd 2
L 2(2 +1 )N
ko kd 2
L 21 N
Note que para PLLs implementadas com filtros RC polo-zero ou activos,
L n .
Aplicando o mesmo tipo de raciocnio e possvel mostrar que a gama de
sincronismo para uma DPLL usando um FF-JK como detector de fase e
aproximadamente igual a:
L 2n (3.154)
A gama de sincronismo para uma DPLL usando um detector fase-frequencia
e aproximadamente igual a:
L 4n (3.155)
3.11 An
alise de rudo para a PLL linear
A teoria que descreve os mecanismos de rudo em PLLs e relativamente com-
plexa pelo que se apresenta uma analise do rudo simplificada com interesse
para o projecto pratico de PLLs lineares. O projecto de PLLs, neste contexto,
levanta as seguintes questoes:
1. Qual a razao sinal-rudo (SNR) mnima para o sinal de entrada que
garante aquisicao de sincronismo por parte da PLL ?
2. Desde que a SNR seja suficientemente elevada para que a PLL seja
capaz de sincronizar com o sinal de entrada quantas vezes, em media,
ocorre perda de sincronismo ?
3. Qual a SNR para o sinal de sada para uma determinada SNR no sinal
de entrada, ou seja, quao eficaz e a PLL em termos de filtragem de
rudo?
136
onica III
Na analise que se segue pressupoem-se que o rudo (de amplitude) tem

uma largura de banda Bi , centrada na frequencia central do VCO, e que
a densidade espectral deste rudo e constante dentro da largura banda, Bi .
Esta situacao e ilustrada na figura 3.59.
Ruido
c /2 f
Bi Detector de fase
F(s)
Ps
Sinal P
n
VCO
c /2 f
Figura 3.59: Sinal e rudo à entrada da PLL
Se a potencia do rudo à entrada da PLL for igual a Pn entao a sua

densidade espectral de potencia, Wi , e dada por:
Pn
Wi = (3.156)
2Bi
O sinal mais o rudo à entrada da PLL podem ser descritos como um sinal
sinusoidal ao qual esta adicionado rudo, ou seja:
A cos[c t + s (t)] + n(t) (3.157)
em que s (t) representa o sinal de fase e n(t) representa o rudo de amplitude.

Caso o sinal de fase s (t) tenha uma largura de banda bastante reduzida
comparada com c , entao a potencia do sinal A cos[c t + s (t)] e dada por
Ps A2 /2 (3.158)
O rudo de amplitude induz perturbacoes na fase do sinal, ou seja, rudo

de fase, tal como se mostra na figura 3.60. Assim, e possvel representar o
137
onica III
perturbaoes de fase
Figura 3.60: Rudo de fase induzido por rudo de amplitude
sinal de entrada da seguinte forma:
A cos[c t + s (t) + n1 (t)] + m(t) (3.159)
em que n1 (t) representa o rudo de fase. E possvel demonstrar que a

2
potencia do rudo de fase, n1 , e dada por:
Pn
2n1 = (3.160)
2Ps
A razao sinal rudo à entrada da PLL, (SNR)i , e definida como a razao
entre Ps e Pn , ou seja,
Ps
(SNR)i =
Pn
(3.161)
e assim e possvel escrever a potencia do rudo de fase em funcao de (SNR)i ,

ou seja,
1
2n1 = (3.162)
2(SNR)i
ou seja, a potencia do rudo de fase do sinal de entrada e inversamente pro-
porcional à razao sinal-rudo à entrada da PLL.
138
onica III
De acordo com a teoria de processos estocasticos o rudo de fase, n1 (t),

pode ser representado por uma densidade espectral de potencia, n1 (f ). Esta
estende-se desde DC ate Bi /2, tal como ilustrado na figura 3.61, com um valor
constante de:
2n1 Bi Bi
n1 (f ) = = , <f < (3.163)
Bi 2 2
2
(f) 2
n1 Area= n1
B /2 f
i
Figura 3.61: Densidade espectral de potencia de n1 (t)

Por outro lado a densidade espectral de potencia de um determinado tipo
de rudo depois de filtrado por um filtro cuja funcao de transferencia e H(f ),
e dada por
So (f ) = |H(f )|2 Si (f ) (3.164)
em que Si (f ) e So (f ) representam a densidade espectral de potencia do rudo
à entrada e à sada do filtro, respectivamente.
Atendendo que a PLL e efectivamente um filtro caracterizado por uma
funcao de transferencia, H(f ), entao e possvel caracterizar o rudo de fase à
sada da PLL (sada do VCO) atraves da seguinte expressao:
n2 (f ) = |H(f )|2 n1 (f ) (3.165)
em que n2 (f ) representa a densidade espectral de potencia do rudo de fase
do sinal de sada da PLL.
Finalmente e possvel determinar a potencia do rudo de fase do sinal de
sada. Esta e dada por:
Z
2n2 = |H(f )|2 n1 (f )df (3.166)

Z B/2
= |H(f )|2 df
B/2
= BL (3.167)
Z B/2
BL = |H(f )|2 df (3.168)
B/2
139
onica III
BL e designado por largura de banda de rudo. Para um filtro H(f ) de

segunda ordem tem-se que12 :
!
1
BL = n + (3.169)
4
A largura de banda de rudo e proporcional à frequencia natural, n , de-
pendendo tambem do amortecimento . A figura 3.62 ilustra a variacao de
BL , normalizado em relacao à frequencia natural n , com o amortecimento,
. Verifica-se que, para um determinado n , BL apresenta um mnimo para
5
4.5
3.5
B / n
3
L
2.5
1.5
0.5
0
0 0.5 1 1.5 2 2.5 3 3.5

Figura 3.62: BL /n em funcao de
= 0.5. Na seccao 3.5 mostrou-se que a resposta transiente que apresenta o

melhor compromisso entre largura de banda e tempo de resposta corresponde
a = 0.707. Note-se que para este valor de , BL nao aumenta significativa-
mente. Assim, e tambem por esta razao, o valor de = 0.707 e normalmente
escolhido no projecto de uma PLL de segunda ordem.
A potencia do rudo de fase à sada da PLL, 2n2 , pode ser escrita da
seguinte forma, atendendo às equacoes (3.160), (3.163) e (3.167),
Pn BL
2n2 = (3.170)
Ps 2Bi
12
Esta express
ao e valida caso Bi >> n como e geralmente o caso em situacoes praticas.
140
onica III
A potencia do rudo de fase à entrada da PLL e inversamente à (SNR)i (ver

eq. 3.162). Define-se, por analogia, uma razao sinal rudo à sada da PLL,
que e representada por (SNR)o , tal que
1
2n2 = (3.171)
2(SNR)o
Comparando a eq. (3.171) com a eq. (3.170) e possvel escrever:
Bi
(SNR)o = (SNR)i (3.172)
BL
A eq. (3.172) significa que a relacao sinal rudo à sada da PLL e aumentada
pelo factor BBLi . Quanto mais estreita for a largura de banda de rudo da PLL,
BL , maior sera esse aumento.
A relacao sinal rudo serve tambem, de um ponto vista pratico, como uma
medida do desempenho do sistema em causa. Por exemplo, em recepcao radio
ou vdeo (televisao) a razao sinal rudo e especificada como uma medida da
qualidade do som ou das imagens recebidas. Para um receptor de audio uma
SNR de 20 dB e considerada como a razao sinal-rudo mnima que garante
uma boa qualidade de som. Este valor e tambem aceite para o projecto de
PLLs para o mesmo objectivo.
Os resultados experimentais efectuados com PLLs de segunda ordem in-
dicam alguns resultados praticos com bastante interesse para o projectista
de PLLs:
Para uma (SNR)o = 1 (0 dB), nao e possvel aquisicao de sincronismo

por parte da PLL dado que o rudo de fase e excessivo.
Para uma (SNR)o = 2 (3 dB), e possvel uma eventual aquisicao de

sincronismo.
Para uma (SNR)o 4 (6 dB), e possvel a aquisicao de sincronismo

por parte da PLL e esta aquisicao e relativamente estavel.
Para uma (SNR)o = 4 a potencia do rudo de fase e dada por:

1
2n2 = rad2 (3.173)
24
assim, o desvio padrao associado ao rudo de fase e igual a:
q
1
2n2 = rad ( 20o ) (3.174)
2 2
141
onica III
Dado que o desvio padrao do rudo de fase e cerca de 20o o valor de 180o
(o limite de estabilidade dinamica) e excedido raramente. O mesmo nao de
pode dizer quando a (SNR)o ) e inferior a 4 (6 dB). De facto, como regra
geral projecta-se uma PLL tendo em conta que a (SNR)o deve ser superior
ou igual a 4.
Outro parametro a considerar no projecto de PLLs prende-se com o
n
umero de vezes que a PLL, em media, perde sincronismo. A probabili-
dade de perda de sincronismo diminui com o aumento da (SNR)o . Define-se
Tm como o intervalo de tempo medio entre duas perdas de sincronismo con-
secutivas. Por exemplo, caso Tm = 0.1 segundos, entao, em media, a PLL
perde sincronismo 10 vezes em cada segundo. Resultados experimentais mos-
tram que Tm esta relacionado com (SNR)o tal como se mostra na figura 3.63.
Note-se que estes resultados sao validos apenas para PLL lineares e de se-
gunda ordem.
2
10
Tm n
1
10
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2

(SNR)
L
Figura 3.63: O intervalo de tempo medio entre duas perdas de sincronismo

consecutivas, Tm , normalizado em relacao a n em funcao de (SNR)o .
142
onica III
3.12 Aplica
coes das PLLs
As PLLs sao sistemas com uma grande versatilidade e por isso sao utilizadas
na implementacoes de varios circuitos de telecomunicacoes tais como modu-
ladores e desmoduladores (AM, FM, PM, FSK, MPSK, etc.), circuitos para
recuperacao de sinal de sincronismo em comunicacoes digitais, etc. Passamos
agora à descricao de algumas destas implementacoes com mais pormenor.
3.12.1 Filtros de Tracking

A aplicacao mais simples que se pode considerar para as PLLs e como um
filtro passa-banda. Ja vimos que uma PLL e capaz de manter o sincronismo
com o sinal de entrada desde que a variacao da frequencia instantanea desse
sinal de entrada varie lentamente. Nesta situacao, a funcao de transferencia
da PLL descrita pela eq. (3.13) e equivalente a um filtro passa-banda centrado
na frequencia do sinal de entrada. A capacidade das PLLs de sincronizar a
frequencia do VCO com a frequencia do sinal de entrada representa uma
solucao bastante atractiva para problemas de modulacao e desmodulacao
coerente.
3.12.2 Modulac
ao de fase (PM) e frequ
encia (FM)
Uma PLL pode ser utilizada para implementar modulacao de fase (PM) e
modulacao de frequencia (FM), esta u ltima atraves do denominado metodo
indirecto. A figura 3.64 mostra o diagrama de blocos de uma PLL que permite
obter estes dois tipos de modulacao. m(t) representa o sinal modulante. Para
m(t)

+
i
F(s)
+
o V
2
N VCO
Figura 3.64: Diagrama de blocos de um modulador PM/FM
uma aproximacao linear para pequenos sinais o sinal à sada do VCO, o (s),
e dado por:
ko kd F (s)/s ko F (s)/s
o (s) = i (s) + M(s) (3.175)
1 + ko kd F (s)/(sN) 1 + ko kd F (s)/(sN)
143
onica III
em que M(s) representa a transformada de Laplace de m(t). Para baixas

frequencias, ou seja para as frequencias (s = j) dentro da banda de passa-
gem da PLL, tem-se que:

k k F (j)
o d
>> 1 (3.176)
j
Assim, para baixas frequencias a eq. 3.175 pode ser escrita da seguinte forma,
(s = j):
" #
M(j)
o (j) N i (j) + (3.177)
kd
" #
m(t)
o (t) N i (t) + (3.178)
kd
Caso a fase de entrada seja constante entao a fase do sinal de sada do VCO
e proporcional ao sinal m(t) proporcionando assim modulacao de fase. Por
outro lado derivando a eq. 3.178 em ordem ao tempo tem-se que as flutuacoes
de frequencia instantanea do VCO (em torno da frequencia central) sao dadas
por:
" #
do (t) di (t) 1 dm(t)
o (t) = =N + (3.179)
dt dt kd dt
Se fase do sinal de entrada for constante entao a frequencia instantanea do si-

nal de sada e proporcional à derivada do sinal m(t). Se o sinal de informacao
a transmitir for proporcional ao integral de m(t) entao a frequencia ins-
tantanea do VCO representa o sinal de informacao modulado em frequencia.
Este metodo usado para gerar FM denomina-se por metodo indirecto.
3.12.3 Desmodulac
ao de FM
Quando a PLL esta sincronizada com a frequencia entrada o desvio de
frequencia instantanea do VCO em relacao à sua frequencia central e propor-
cional à tensao de controlo do VCO. Considere-se que a frequencia central
do VCO e igual à frequencia da portadora de FM. Quando a frequencia ins-
tantanea da portadora varia de acordo com o sinal modulante a tensao de
controlo varia da mesma forma (desde que as variacoes de frequencia estejam
dentro da largura de banda da PLL) por forma a manter o sincronismo da
PLL. Assim caso o sinal de entrada esteja modulado em frequencia o sinal de
controlo do VCO representa efectivamente o sinal desmodulado. A PLL pode
ser usada para deteccao de sinais FM de banda larga ou banda estreita. Caso
144
onica III
a tensao maxima do detector de fase seja V Volt, entao a tensao maxima de

controlo aplicada ao VCO e dada por F (0)V . Assim, o desvio maximo da
frequencia instantanea do VCO e dada por:
|max | = ko F (0)V (3.180)
Para que nao haja distorcao no processo de desmodulacao e necessario que

o VCO seja linear nesta gama de frequencias.
Este tipo de consideracoes aplica-se tambem para a deteccao de FSK
(Frequency-shift-keying).
3.12.4 Desmodulac
ao de AM
Um sinal modulado em amplitude tal como se representa pela eq. (3.181)
s(t) = A1 [1 + m(t)] sin(o t) (3.181)
pode ser desmodulado multiplicando o sinal recebido por um sinal com uma
frequencia igual à da portadora, ou seja,
v(t) = A1 [1 + m(t)] sin(o t) A2 sin(ot + )

cos() cos(2o t + )
= A1 A2 [1 + m(t)] (3.182)
2
Dado que o termo cos(2o t + ) e eliminado pelo filtro passa baixo o sinal
de sada e contem o sinal desmodulado e um termo DC:
vo (t) = AV [1 + m(t)] cos() (3.183)
Este tipo de desmodulacao directa apresenta algumas vantagens em relacao à

desmodulacao baseada na configuracao super-heterodina dado que elimina a
necessidade do filtro que rejeita as imagens do sinal que se situariam, de outro
modo, na banda de passagem do sinal de frequencia intermedia. No entanto
para que o sinal desmodulado tenha uma amplitude maxima e necessario que
o angulo seja nulo, ou pelo menos, proximo de zero. A figura 3.65 ilustra o
diagrama de blocos do desmodulador AM baseado numa PLL em que o sinal
sincronizado com a portadora e gerado por intermedio de uma PLL. Nesta
configuracao assume-se que a PLL sincroniza com a portador com um erro
de fase nulo. Caso o detector de fase seja tal que a sincronizacao implique
um erro de fase de 90 graus entao a sada do VCO devera ser atrasada de 90
graus antes de ser multiplicada com o sinal de entrada.
145
onica III

Sinal AM
F(s)
o
VCO
H(s)
v (t)
Multiplicador o
Filtro passa-baixo
Figura 3.65: Diagrama de uma desmodulador AM
3.12.5 Phase Shifters

Varios formatos de modulacao requerem que o oscilador local seja atrasado
em fase de 90 graus. O circuito da figura 3.66 mostra o diagrama de blocos
de um circuito que permite obter a replica atrasada de 90 graus de um de-
terminado sinal digital. Nesta configuracao a PLL duplica a frequencia do
i
F(s)
o V
2
2 VCO
D Q I
C Q
D Q Q
C Q
Figura 3.66: Diagrama de blocos de um phase shifter
sinal de entrada devido à existencia de um divisor modulo-2. No entanto, a

frequencia dos dois sinais I e Q e igual à frequencia do sinal de entrada mas,
tal como se pode observar da figura 3.67, estas estao desfasadas entre si de
90 graus.
146
onica III
V
o
Figura 3.67: Formas de onda desfasadas de 90 graus
3.12.6 Receptor com PLL

Este tipo de receptores utiliza-se por exemplo para desmodular sinais pro-
venientes de transmissores em constante movimento em relacao ao receptor
(satelites, por exemplo). Devido ao movimento relativo entre o transmissor
e o receptor, a frequencia recebida esta constantemente a variar (efeito Dop-
pler), pelo que um receptor convencional teria de ter uma largura de banda
muito maior do que a necessaria, com consequencias inaceitaveis em termos
de aumento de rudo na banda do sinal e consequente diminuicao da relacao
sinal - rudo.
Uma solucao possvel e implementar um receptor em que a frequencia
do oscilador local (VCO) e sempre igual à diferenca entre a frequencia da
portadora e a frequencia intermedia. A figura 3.68 mostra o diagrama de
blocos de um receptor usando uma PLL e que implementa esta caracterstica
desejada.
Em princpio o multiplicador de frequencia nao e necessario de um ponto
de vista teorico mas, por razoes de ordem pratica, existe na grande maioria
das implementacoes praticas.
Considere-se que a PLL esta em sincronismo e que nesta situacao o erro de
fase e aproximadamente nulo. Considere-se que f1 represente a frequencia da
portadora e que o circuito esta projectado por forma a que f4 = f1 f2 = fi .
Se a frequencia da portadora sofrer um desvio f1 positivo, por exemplo, o
detector de fase detecta o erro de fase que e diferente de zero. Nesta situacao
a tensao aplicada ao VCO fara com que este aumente a sua frequencia de
147
onica III
Osc. Freq.
Fixa
fi
Sinal Desmodulado
f4 Amplificador
Mixer
F. I.
f1
Detector de Fase
f2
Multiplicador
De VCO
Frequencia
Figura 3.68: Diagrama de blocos de um receptor com PLL
oscilacao por forma a que a PLL mantenha o sincronismo, ou seja, f2 aumenta

de f1 , ou seja, f4 = f1 + f1 (f2 + f1 ) = fi . Deste modo o receptor e
imune a flutuacoes da frequencia da portadora e o sinal e sempre transladado
para a frequencia intermedia de onde podera ser processado (desmodulado)
posteriormente com os circuitos apropriados.
3.12.7 Malhas de translac

ao
Suponha-se que e pretendida uma translacao de uma frequencia de 30MHz
para 30.001 MHz (um deslocamento de 1 kHz). Um processo seria modular
a frequencia de 1 kHz com a frequencia de 30 MHz e aproveitar a banda late-
ral superior. No entanto este processo envolve uma filtragem relativamente
elaborada. Uma solucao mais elegante, pode ser obtendo usando uma PLL
tal como se ilustra na figura 3.69.
Quando a PLL esta sincronizada o sinal proveniente do mixer esta sincro-
nizado com a frequencia de translacao produzida pelo oscilador. Deste modo
o comparador de fase e responsavel por gerar a tensao de controlo para o
VCO por forma a que este, por sua vez, produza uma frequencia f1 + f .
3.12.8 Sincronizac
ao de dados
Em qualquer sistema de transmissao de dados serie, a informacao contida em
cada elemento binario - bit - e aleatoria, mas a duracao dos pulsos binarios,
ou seja, a velocidade (ou razao) de transmissao e constante e determinada
por uma frequencia de clock que, em geral, nao e transmitida. Na figura
representa-se um dos formatos de transmissao mais comuns: NRZ (Non Re-
turn to Zero). O processamento deste sinal no receptor requer a frequencia
148
onica III
Detector de Fase Filtro Passa-Baixo

f
Osc. Freq.
f
(Multiplicador)
f1+ f
Mixer VCO
f1
out
Osc. Freq.
Figura 3.69: Malha de translacao de frequencia baseada em PLL
sinal NRZ
t
NRZ diferenciado
t
NRZ diferenciado e
t Rectificado
clock
t
Figura 3.70: Dados NRZ
exacta de clock. E possvel demonstrar que o espectro deste sinal de dados

(NRZ) nao contem qualquer linha espectral à frequencia de transmissao, ou
seja, nao contem a frequencia de clock de uma forma explcita no seu espectro.
No entanto e possvel extrair esta informacao de sincronismo submetendo o
sinal NRZ a uma operacao nao-linear (rectificacao, quadrador, etc.) seguida
de uma filtragem.
A sequencia de processamento no sinal de dados, que permite extrair esta
informacao (frequencia de sincronismo ou de clock), e mostrada na figura
3.71 onde a operacao nao-linear consiste numa diferenciacao e rectificacao e
a filtragem e efectuada por uma PLL.
Depois da rectificacao, obtem-se uma sequencia aleatoria de impulsos.
Nos instantes correspondentes a zeros nao ha impulsos. No entanto e possvel
mostrar que o espectro deste sinal ja contem a componente espectral desejada
a qual a PLL pode capturar. De facto a PLL e projectada por forma a
149
onica III
Detector de Fase
NRZ d / dt
VCO
clock
Figura 3.71: Diagrama de blocos da uma configuracao para extraccao de

clock
sincronizar com esta frequencia.

Este metodo baseia-se no princpio de que a PLL pode ser projectada
por forma a actuar como um filtro passa-banda com um factor de qualidade
muito elevado podendo assim memorizar a frequencia de oscilacao mesmo
durante o tempo em que se esta a transmitir zeros.
150
Bibliografia
Schubert and Kim, Active and Non-linear Electronics, Wiley, 1996.
Schilling and Belove, Electronic Circuits: Discrete and Integrated,

McGraw-Hill, 1999.
Sedra & Smith Microelectronic Circuits, 4.a Edicao, Oxford Interna-

tional Edition, 1998.
H. Horowvitz, The Art of Electronics, Cambridge International Edi-

tion, 1996.
F. Gardner, Phaselock techniques, Wiley, 2005.
R. Best, Phase-Locked Loops: Simulation design and applications,

McGraw-Hill International Editions.
L. Moura, An Intuitive Method for Oscillator Analysis Using Millers

Theorems, International Journal of Electronic Eng. Education, Vol.
39, No.1, pp. 31- 41, January 2002.
151
Ap
endice A
Ap
endice: Transformadores
Apresenta-se um sumario sobre algumas propriedades electricas dos trans-

formadores.
A figura A.1 mostra o esquema que representa um transformador ideal. O
I n:1 I
1 2
+ +
V V2
1
- -
Figura A.1: Transformador ideal
transformador ideal satisfaz as seguintes relacoes entre as tensoes e correntes

consideradas de cada lado do transformador:
V1 = nV2 (A.1)
I2
I1 = (A.2)
n
n : 1 representa a razao entre o n umero de voltas do inductor primario em
relacao ao n
umero de voltas do inductor secundario. Note que a potencia
do sinal em ambos os terminais e a mesma. Com efeito, num transformador
ideal nao ha dissipacao de potencia.
A figura A.2 mostra outro tipo de transformador ideal em que a razao en-
tre o n umero de voltas de cada primario e o n
umero de voltas do secundaario
e n : 1. Dado que o trasnformador e ideal tem-se que:
V1 = V2 = nV3 (A.3)
152
onica III
I n:1 I
1 3
+ +
V
1
- V3
+
V2
- -
I2
Figura A.2: Transformador ideal
e, por outro lado, dado que nao ha potencia dissipada no transformador

tem-se que:
I1 V1 + I2 V2 = I3 V3
(I1 + I2 )nV3 = I3 V3
ou seja,
I3 = n(I1 + I2 ) (A.4)
153

manualEIII PDF

Transféré par

Informations du document

Description originale:

Titre original

Copyright

Formats disponibles

Partager ce document

Partager ou intégrer le document

Options de partage

Avez-vous trouvé ce document utile ?

Ce contenu est-il inapproprié ?

Droits d'auteur :

Formats disponibles

manualEIII PDF

Transféré par

Droits d'auteur :

Formats disponibles

Universidade do Algarve

Departamento de Engenharia Electronica e Computacao

Agradeco aos Professores Jose Bastos e Peter Stallinga pelas sugestoes e

O docente: Luis Moura

3 Malha de captura de fase - PLL 76

3.2.3 Filtro activo . . . . . . . . . . . . . . . . . . . . . . . . 88

A aplicacao nao-linear mais simples para um amplificador operacional que se

A utilizacao de elementos nao-lineares juntamente com amplificadores

1.1 O amplificador logaritmo

em que vi e vo representam as tensoes de entrada e de sada, respectiva-

Os amplificadores logaritmos aplicam-se, por exemplo, em situacoes onde ha

Figura 1.2: Amplificador logaritmo

em que Id representa corrente do dodo.

em que q = 1.6 1019 Coulomb (carga do electrao), KB = 1.38 1023 Joule/Kelvin

Conjugando as eqs. (1.3) e (1.7) e possvel escrever:

proporcional `a temperatura ambiente e Is tambem varia com a temperatura

Figura 1.3: Amplificador logaritmo implementado com transstor

Da equacao anterior conclui-se que a influencia das correntes superficiais

Usando as eqs. (1.12) e (1.13) para VBC = 0 e N 1 tem-se que a corrente

1.1.2 Outras causas de erro

Efeito das correntes de polarizac

polarizacao de entrada do amplificador operacional, Ib . Assim, IC = Ii . No

Figura 1.4: Amplificador logaritmo com compensacao de correntes de pola-

de polarizacao de entrada serem aproximadamente iguais4 . Com efeito agora

e que este comportamento indesejavel pode ocorrer. Embora o amplificador

ang ()A() = (1.22)

Tracando os diagramas de Bode (amplitude) do ganho em malha aberta,

Figura 1.5: Amplificador re-alimentado.

A(), e de 1/() e possvel de terminar o ponto de interseccao das duas

tende para . Caso a assmptota tenha uma inclinacao de +20 dB/dec

20 log|A()| -20 dB/decada

Figura 1.6: Diagrama de Bode para um sistema caracterizado por um polo.

fase de A()(), `a frequencia o , basta somar o atraso de fase A() com

20 log|A()| -20 dB/decada 20 log|A()| -20 dB/decada

20 log |1/()| -40 dB/decada 20 log |1/()|

Figura 1.7: Diagramas de Bode.

de 1/() para = o tende para +/2, ou seja, o atraso de fase de (o)

frequencia o e cerca de /2 enquanto que, dado que () e constante (caso

Figura 1.8: Circuito amplificador inversor a) Ganho do amplificador opera-

trans-resistencia em que a amostragem e feita em paralelo (grandeza amos-

Figura 1.9: Circuito amplificador inversor

pelas seguintes expressoes:

Figura 1.10: Circuito amplificador inversor

RM (s), e dado por:

e agora possvel aplicar os criterios discutidos anteriormente para analisar a

Figura 1.11: Diagrama de bode para o modulo da amplitude de RM (s) e

estavel dado que o atraso de fase para a frequencia em que RM () = 1/ e de

Figura 1.12: Amplificador logaritmo com compensacao

analise em frequencia para pequenos sinais, em torno do ponto de operacao do

Figura 1.13: Modelo T do transstor para pequenos sinais

Figura 1.14: Modelo do amplificador logaritmo para pequenos sinais

Note-se que Z11 representa a impedancia do condensador CC e Z22 representa

Os criterios de estabilidade discutidos anteriormente sao agora usados para

Figura 1.15: a) Modelo do amplificador logaritmo para pequenos sinais b)

(1.35) e (1.32), respectivamente. Estes mostram-se na figura 1.16. Note-se

A eq. (1.37) da origem a uma equacao do segundo grau em relacao a CC . A

20 log|RM ()| 20 log|A o R |

Figura 1.16: Diagrama de bode do modulo da amplitude de RM (s) e de

Figura 1.17: Amplificador logaritmo pratico

Analisando este circuito tem-se que:

parcialmente a variacao do factor de escala com a temperatura desde que a

Figura 1.18: Amplificador nao-inversor