CIRCUITOS ELECTRONICOS

INTEGRADOS
Laboratorio N 12-13

EDICIN GRFICA Y DE TEXTO PARA

LGICA SECUENCIAL

ALUMNO:
PAUL DELA CRUZ BUSTAMANTE

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Lab. N12 Edicin de grafica en lgica secuencial

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EDICIN GRFICA EN LGICA SECUENCIAL

Objetivos

1. Poder desarrollar circuitos digitales usando la herramienta de captura esquemtica del software de
simulacin usando Lgica secuencial.
2. Poder simular circuitos digitales usando el software de simulacin
3. Analizar he interpretar los resultados de la simulacin.

Introduccin Terica

El proceso de diseo se llevar a cabo a travs de los pasos indicados en la figura 1, que se describen
Brevemente a continuacin.

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Preparacin

Para el desarrollo de esta experiencia el alumno debe tener claro los conceptos dados en la clase terica,
revisar sus apuntes y afianzar sus conocimientos con el texto base y la bibliografa del curso

Equipos y Materiales
1 PC con software de simulacin

Procedimiento

PRIMERA PARTE:

Analice la mquina de estados sncrona temporizada.

Escriba las ecuaciones de excitacin (lgica de estado siguiente), la tabla de excitacin/transicin
(tabla de estado actual/siguiente), y la tabla de estado/salida (utilice los nombre de estado A-D
para Q1Q0=00-11).
Dibuje el diagrama de estados y trace un diagrama de temporizacin para CLK, EN, Q1 y Q0 para
los 10 tics de reloj, suponiendo que la mquina comienza en el estado 00 y EN es continuamente
1.

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Figura 1. Implementacin en el ISE xilinx.

- CABE RECORDAR QUE EL PRESET SE ACTIVA A NIVEL ALTO, POR ELLO SE LE CONECTO A
CERO.

Figura 2. Diagrama de fase para el circuito contador.

El circuito sigue la secuencia 00-01-10-11, pero previamente activado por un

flanco de subida en el CLOCK.
Para que la salida max est en nivel alto, ambas salidas de los FLIP FLOPs deben
estar en 1, el CLOCK en nivel alto y el ENABLE de la misma manera. Esto debido
a que, de por medio, hay puertas AND.

SEGUNDA PARTE:
El Siguiente diagrama de estados corresponde a un control de luces para un semforo, el cual
presenta un diagrama de estados como el que se muestra:

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Este diagrama de estados se representa mediante el siguiente circuito:

Se pide:

Figura 1. Circuito utilizado para el semforo.

Para este parte, en mi caso, utilice FLIP FLOPs JK, ya que en un principio, el circuito que estaba en
la gua no me funcionaba.
As mismo, el circuito no cambia el objetivo de funcionar como un semforo.

a. Obtenga el diagrama de tiempos de circuito

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Figura 2. Diagrama de tiempo del circuito semforo.

b. Diga si el diagrama de estados corresponde al circuito.

- Si, corresponde. Notamos que el CLOCK realizara los cambios para que el circuito se
comporte como un semforo. De VERDE AMARILLO- ROJO.

c. Determine la tabla de diseo o

transicin de la maquina de estados
que dio origen al circuito.

d. Describir en VHDL el funcionamiento

de esos diagramas de estado.

entity Semaforo is port(

CLK: In std_logic;
A: In std_logic_vector(2 downto 0);
Salida: Out std_logic_vector(2 downto 0));

end Semaforo;

architecture Semaf of Semaforo is type

estados is (rojo,verde,amarillo);
signal edo_actual, edo_futuro: estados;

begin

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procesoLuces: process (edo_actual,A) begin case

edo_actual is

when rojo Salida <="100";

if A="100" then
edo_futuro <= verde ;
end if;
when verde=> salida <="001";
if A="001" then
edo_futuro <= amarillo ;
end if;
when amarillo=> salida <="010";
if A="010" then
edo_futuro <= rojo ;
end if;
end case;
end process procesoLuces;
procesoClock: process(CLK) begin
if (clk'event and CLK='1') then
edo_actual<=edo_futuro;
end if;
end process procesoClock;
end Semaf;

e. Comparar el diagrama de tiempos obtenidos con el VHDL con el del punto a.

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