IEEE LATIN AMERICA TRANSACTIONS, VOL. 2, NO.
1, MARCH 2004
Tcnicas de Reconstruo de Pacotes Aplicadas
Codificadores de Forma de Onda para VoIP
Implementao em Tempo Real
M. V. Ribeiro, Student Member, IEEE
 conclusivos so reunidos e apresentados na seo 5.
Abstract This article focuses on a real time implementation
of several signal processing techniques into a DSP board to verify
their suitability for VoIP applications. The main processing
techniques addressed in this contribution are: the standard
G.722.1 speech coding from ITU-T; the RITW solution to
reconstruct the lost speech segments in a transmission through IP
network; and a recognition approach based on neural network to
classify the types of speech segments. In addition, some key
criteria are discussed to facilitate the hard task of choosing an
appropriate DSP solution for a target application.
Index Terms speech communication, speech coding,
Internet, interpolation, signal reconstruction, wavelet transform,
neural network, multimedia communication and digital signal
processors.
I. INTRODUO
R ecentemente, processadores DSP tm sido aplicados em
diferentes reas devido aos custos decrescentes e
significativos aumentos de sua capacidade de processamento
[1]-[2]. Verses novas e sofisticadas so desenvolvidas e
lanadas no mercado a cada dia com o objetivo de oferecer a
soluo mais adequada s aplicaes em questo. No entanto,
rarssimas so as contribuies que tratam de critrios para a
seleo de um processador DSP que atendam aos requisitos
exigidos no projeto em desenvolvimento. Nesse contexto, a
seo 2 do presente trabalho discute os principais critrios a
serem considerados na escolha de um processador DSP. Tais
critrios, quando utilizados de maneira apropriada, conduzem
a escolhas coerentes e adequadas.
Po outro lado, a seo 3 reune as principais caractersticas da
VoIP (Voice over IP) de forma a fundamentar teoricamente a
implementao de um prottipo para telefonia IP, o qual
discutido na seo 4. Como ser apontado, tal implementao
em DSP e PC contempla algoritmos de reconstruo de
pacotes e de classificao de segmentos de sinais propostos
em [3]-[4] juntamente com o codec G.722.1 da ITU-T [5]. O
codec G.722.1 implementado a fim de avaliar as restries
de tempo real consideradas no desenvolvimento das
aplicaes VoIP e telefonia IP. Por fim, alguns comentrios
This work was supported in part by FAPESP under Grant 01/08513-0 and
CNPq from Brazil.
Moiss V. Ribeiro is with DECOM/FEEC/UNICAMP, P. O. Box: 6101,
Zip Code 13 081 970, Brazil (e-mail: moviribeiro@yahoo.com.br)
1
II. CRITRIOS PARA A ESCOLHA DE UM PROCESSADOR DSP
De modo geral, a escolha de um processador depende
principalmente da aplicao em questo. Assim sendo, vrios
critrios devem ser considerados a fim de facilitar a
especificao e a seleo adequada de um dado processador
DSP. Entre os principais critrios, salientam-se o formato
aritmtico do DSP, a largura do barramento, a velocidade de
processamento, a organizao da memria, a facilidade de
desenvolvimento, o suporte para multiprocessadores, o
gerenciamento de energia e, finalmente, o item mais
importante, o custo [6].
As sees a seguir discutem cada um dos critrios citados
acima de forma a oferecer uma compreenso mais ampla das
possibilidades e limites dos processadores, favorecendo, assim
uma escolha apropriada aplicao alvo.
A. O Formato aritmtico dos processadores DSP
Uma das caractersticas fundamentais dos processadores
DSP o tipo de aritmtica usada. A mais usada geralmente a
aritmtica em ponto fixo, onde os nmeros so representados
por inteiros correspondendo ao intervalo entre 1.0 e +1.0.
Alguns processadores DSP, no entanto, fazem uso da
aritmtica em ponto flutuante [7], onde os valores so
representados por uma mantissa e por um expoente
( mantissa u 2 exp oente ), sendo a mantissa uma valor fracionrio
no intervalo entre 1.0 e +1.0, enquanto o expoente um
inteiro que especifica o lugar do ponto binrio, anlogo ao
ponto decimal nos nmeros em base 10.
A aritmtica em ponto flutuante um mecanismo mais
flexvel e geral do que a aritmtica em ponto fixo, pois os
sistemas projetados por ela tm acesso a uma grande faixa
dinmica de valores. Desta forma, os processadores DSP em
ponto flutuante so geralmente mais fceis de programar do
que os processadores em ponto fixo. No entanto, cumpre dizer
que os processadores com aritmtica em ponto flutuante
apresentam custo e consumo de energia superiores devido
complexidade de hardware necessria sua implementao. J
para os processadores em ponto fixo, faz-se necessria a
correta adequao numrica dos sinais nos diferentes estgios
de processamento para no gerar valores fora da faixa
dinmica limitada.
A maioria das aplicaes DSP de produo em larga escala
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faz uso dos processadores em ponto fixo, pois a prioridade a
minimizao dos custos e do consumo de energia. Para o
alcance deste objetivo, necessrio determinar as faixas
dinmicas e a preciso adequada s aplicaes a serem
desenvolvidas atravs de simulaes. J os processadores em
ponto flutuante so recomendados para aplicaes DSP,
sensveis preciso, com uma maior demanda de faixa
dinmica ou com foco na facilidade de desenvolvimento, em
detrimento do custo.
B. Tamanho das palavras de dados
Todos os processadores DSP em ponto flutuante usam
palavras de dados com 32 bits. Como exemplo, pode-se
destacar os processadores TMS320C67x da Texas Instruments
(TI). Para os processadores DSP em ponto fixo, o tamanho
mais comum de 16 bits, que o caso dos TMS320C62x e
dos TMS320C64x, igualmente da TI. H tambm os
processadores DSP com 20 ou 24 bits, como os da famlia
ZR3800x da Zoran e da famlia DSP563xx da Motorola,
respectivamente.
relevante ressaltar ainda que o tamanho das palavras
usadas nos processadores DSP tem um impacto maior no seu
custo, visto que este influencia diretamente as dimenses e o
nmero de pinos necessrios no chip, bem como o tamanho
dos dispositivos de memria externa conectados aos
processadores DSP. Com processadores DSP de ponto fixo de
16 bits possvel realizar operaes a 32 bits, a partir da
escolha criteriosa de algumas instrues, porm, com
consumo maior de ciclos de relgio.
Para as aplicaes DSP onde predominam operaes
aritmticas de baixa preciso, o ideal escolher um
processador de 16 ou 20 bits. O uso de rotinas para realizar
operaes em 32 bits poder ser considerado se alguma parte
do programa necessitar de uma preciso maior.
importante destacar, entretanto, que nem sempre os
tamanhos das palavras de dados e de instruo so iguais. Por
exemplo, os processadores DSP da famlia DSP ADSP-21xx,
da Analog Devices usam tamanho de 16 bits para dados e 24
bits para instrues.
C. Velocidade de processamento
Uma questo chave para a adequao de um processador
DSP a uma aplicao particular a velocidade de execuo
das instrues. Desta forma, um parmetro fundamental para
realizar esta anlise o tempo de ciclo de instruo do
processador definido como a quantidade de tempo necessria
execuo das instrues rpidas.
O recproco do tempo de ciclo de instruo dividido por
um milho e multiplicado pelo nmero de instrues
executadas por ciclo chamado de processors peak
instruction execution rate e dado em milhes de instrues
por segundo (million instructions per second - MIPS). No
entanto, um problema encontrado nesse parmetro de anlise
de desempenho o custo computacional na execuo de uma
instruo rpida que pode variar enormemente para os vrios
tipos de processadores disponveis. Por exemplo, os
processadores DSP baseados na arquitetura VLIW (Very Long
Instruction Word) [8] executam mltiplas instrues por ciclo.
Comparando-se o desempenho entre os processadores
convencionais e os processadores com arquitetura VLIW,
obtem-se resultados irreais, j que estes possuem arquiteturas
completamente diferentes. At mesmo quando a comparao
entre processadores DSP convencionais, as taxas de MIPS
apresentam resultados que no refletem a realidade [9]-[10].
Alguns problemas encontrados para a avaliao destes
processadores a partir da medida MIPS so discutidos a
seguir.
Alguns processadores DSP possibilitam o deslocamento de
vrios bits em uma nica instruo, enquanto que outros
processadores executam esta tarefa utilizando um ciclo de
instruo para cada deslocamento de bit. Alm disso, alguns
processadores DSP executam o deslocamento de dados em
paralelo, ou seja, buscam os operandos e executam as
instrues simultaneamente. Resta destacar que os
processadores DSP de ltima gerao possuem duas ou mais
MAC (Multiply Accumulate Unit) que executam operaes em
paralelo.
De forma a tornar a anlise de desempenho uma tarefa com
resultados mais representativos utilizam-se benchmarks
standard [9]. Os testes banchmarks fazem uso de diferentes
conjuntos de algoritmos de processamento de sinais para
avaliar a capacidade de processamento dos diferentes
processadores DSP. Eles possibilitam ainda a anlise
comparativa confivel e representativa dos diversos
processadores DSP disponveis no mercado.
Alm das informaes apresentadas e recomendadas,
algumas questes merecem ainda ser consideradas. Deve-se
atentar quanto ao uso dos termos milhes de operaes por
segundo (millions of operations per second MOPS) e
milhes de operaes em ponto flutuante por segundos
(millions of floating-point operations per second MFLOPS),
pois os fabricantes tm idias diferentes quanto definio do
termo operao. Por exemplo, alguns fabricantes afirmam
que seus processadores em ponto flutuante tem a taxa de
MFLOPS como sendo duas vezes a taxa de MIPS. A
justificativa para esta afirmao que estes processadores so
capazes de executar paralelamente as operaes de
multiplicao e de adio em ponto flutuante. Uma outra
questo relevante refere-se taxa de execuo de instrues
que pode ser igual ao clock de entrada do processador DSP ou
at um quarto de sua freqncia. Alm disso, muitos dos
novos processadores DSP apresentam circuitos duplicadores
de clock ou PLL (phase-locked loops) que permitem o uso de
clocks externos de baixa freqncia e gerao interna de altas
freqncias.
D. Organizao da memria
A organizao do sistema de memria do processador tem
um grande impacto no seu desempenho. Por exemplo, as
MACs rpidas buscam uma palavra de instruo e duas
palavras de dados a cada ciclo de instruo. Para que tais
tarefas sejam realizadas, existem uma variedade de recursos
disponveis, a saber:
RIBEIRO : PACKETS RECONSTRUCTION PROPOSALS APPLIED
x memrias com mltiplos barramentos;
x memrias de dados e de programas separadas,
representando a arquitetura Harvard [39] e suas
derivaes encontradas principalmente nos processadores
DSP atuais;
x memrias cache de instruo e de dados.
Um fator importante o tamanho da memria on-chip e
off-chip disponvel. As memrias tendem a ser menores na
maioria dos processadores em ponto fixo, apresentando
tamanhos de memria interna entre 4K e 64K words e
pequenos barramentos de acesso memria. Muitos
processadores DSP em ponto fixo apresentam barramento de
endereamento de 16 bits, o que limita o acesso memria
externa. Na verdade, geralmente, a melhor combinao de
organizao, tamanho e nmero de barramentos externos da
memria depende dos requisitos da aplicao DSP.
E. Facilidade de desenvolvimento
O grau de facilidade de desenvolvimento de uma aplicao
DSP depende exclusivamente dos objetivos a serem
alcanados. Por exemplo, em pesquisas ou na elaborao de
prottipos, o principal requisito a utilizao de ferramentas
que sejam de fcil manuseio. Por outro lado, por exemplo,
uma companhia envolvida no desenvolvimento de um telefone
celular para 3G, com restries de custo no produto, deve
abrir mo das facilidades de desenvolvimento em face a uma
oferta de processadores DSP com menos recursos, porm que
se enquadrem na planilha de custo adotada.
Para realizar a escolha de um processador DSP alguns itens
que contemplam a facilidade de desenvolvimento devem ser
igualmente considerados. So eles:
x ferramentas de software: assemblers, linkers,
simuladores, depuradores, compiladores, biblioteca de
cdigos e sistema de operao e monitoramento em
tempo real;
x ferramentas de hardware: emuladores e placa de testes;
x ferramentas de alto-nvel: interface dos ambientes de
programao e gerao de cdigos com recursos e
facilidade de utilizao, tal como o CCS (Code Composer
Studio) da Texas Instruments [11]. A Fig. 1, adaptada de
[12], mostra a interao entre as diferentes ferramentas
para o desenvolvimento de uma aplicao DSP.
Uma outra questo fundamental a ser considerada na
escolha do processador DSP a linguagem de programao a
ser utilizada. As escolhas possveis so as linguagens
Assembly, ANSI C e Ada [13]-[15], ou a combinao das
mesmas. Devido s restries de custo e velocidade de
processamento, atualmente a grande maioria dos programas
DSP so ainda elaborados com a linguagem Assembly. Desta
forma, gasta-se muito tempo na otimizao de cdigos em
Assembly. Esta uma realidade bastante comum nas
aplicaes comerciais tais como celulares, CD player
portteis, telefones IP, controladores de geladeiras, entre
outras, na medida que so bastantes sensveis aos acrscimos
no custo final dos produtos devido, principalmente, grande
concorrncia existente.
3
Figura 1. Interao das ferramentas de desenvolvimento para as aplicaes
DSP disponveis no mercado.
Em relao s aplicaes DSP com o uso de compiladores
de linguagem em alto nvel, melhores resultados so
alcanados para processadores DSP em ponto flutuante do que
em ponto fixo, pelas seguintes razes:
x as linguagens de alto nvel no fornecem estrutura de
programao otimizada para a aritmtica em ponto fixo;
x os processadores DSP em ponto flutuante tm
caractersticas mais regulares, menos conjuntos de
instrues com restries e, conseqentemente, melhores
compiladores.
Os processadores em ponto flutuante, por sua vez,
normalmente acessam maiores espaos de memria que os
processadores em ponto fixo, ou seja, os cdigos gerados pelo
compilador so maiores que os gerados a partir do cdigo
fonte elaborado com a linguagem Assembly.
Os processadores DSP baseados na arquitetura VLIW so
os mais simples, pois tm um conjunto de instrues
Orthogonal RISC e grandes registradores de arquivos que
tornam possvel a compilao otimizada dos cdigos
elaborados em linguagem de alto nvel, tal como a linguagem
ANSI C. No entanto, estes cdigos ainda so ineficientes
quando comparados aos cdigos gerados e otimizados
diretamente em Assembly. A combinao de cdigos na
linguagem ANSI C com algumas sees, cujo processamento
intensivo, escritas com a linguagem Assembly, uma
soluo normalmente adotada para estes processadores.
Alguns resultados interessantes so obtidos com os
compiladores de programas em C, da Texas Instruments,
aplicado aos processadores DSP TMS320C6xx. O
desempenho alcanado nos benchmarks standard
selecionados pela TI para teste foi de 80% a 95% em relao
aos cdigos escritos diretamente com a linguagem Assembly.
Finalmente, os fabricantes disponibilizam ferramentas de
emulao de hardware e processadores DSP com circuitos de
emulao e depurao acessados atravs de uma interface
serial padronizada, chamada de IEEE 1149.1 JTAG standard
4 IEEE LATIN AMERICA TRANSACTIONS, VOL. 2, NO. 1, MARCH 2004
[16]. Atravs desta interface serial possvel inserir
breakpoints, assim como observar e modificar o contedo dos
registradores internos do processador. Alm disso, placas de
desenvolvimento so disponibilizadas, tais como as placas
C6201 Evaluation Module (EVM) Bundle [17] e C6211 DSP
Starter Kit [18] da Texas Instruments, para a realizao de
simulaes em tempo real, antes que o hardware do projeto
esteja implementado. Possibilita-se, assim, o aumento da
produtividade no desenvolvimento de novos projetos.
F. Multiprocessadores DSP
Algumas aplicaes com o uso computacional intensivo,
tais como as verificadas em aplicaes DSP em radar e sonar,
normalmente necessitam de mltiplos processadores. No
entanto, sua utilizao no trivial e para o seu uso eficiente
deve-se considerar o seguinte:
x a facilidade de interconexo em termos de projeto do
circuito de comunicao entre os processadores DSP e o
custo de implementao da soluo;
x a anlise do desempenho da interconexo a partir do
overhead, latncia e throughput da comunicao entre os
processadores DSP.
Como exemplo de DSP voltados aplicaes com
mltiplos processadores, apresentam-se os processadores da
famlia ADSP-2106x, da Analog Devices, os quais contm
hardware de uso geral para sistemas com mltiplos
processadores.
G. Gerenciamento do consumo de energia
Com o aumento explosivo do uso de processadores DSP
em equipamentos portteis, a utilizao de recursos que
possibilitam o gerenciamento do consumo de energia e sua
conseqente reduo por instruo executada tm influenciado
as principais implementaes DSP (telefones celulares, etc).
Para prover uma viso geral que possibilite um
entendimento dos principais recursos de gerenciamento de
energia presentes em alguns processadores DSP, tais como os
da famlia TMS320C54x [19] e TMS320C55x [20],
necessrio o conhecimento das seguintes tcnicas de
gerenciamento de energia [21]-[22]:
x a utilizao de baixas tenses de alimentao, tais como
3.3, 2.5 e 1.8 volts nas diferentes verses disponveis,
possibilitando um consumo de energia muito abaixo dos
encontrados em processadores DSP alimentados com 5
volts;
x os modos Sleep ou Idle possibilitam o desligamento
do relgio do processador em algumas partes internas
reduzindo o consumo de energia quando no h
processamento em execuo;
x o divisor de tempo de ciclo de relgio programvel que
configura diferentes valores de freqncias, via software,
para se obter freqncia de clock mnima para uma tarefa
particular;
x o controle dos perifricos que capacita o software DSP a
desabilitar dispositivos perifricos que no esto em uso e
habilit-los quando necessrio;
x a elaborao de cdigos otimizados para a aplicao em
questo.
Desta forma, a desconsiderao das caractersticas de
gerenciamento de energia torna difcil a obteno de uma
figura de consumo do processador utilizado, j que o consumo
de energia pode variar de acordo com o tipo de instruo
executada. A Texas Instruments, por exemplo, fornece
informaes detalhadas sobre o consumo de energia associado
aos tipos de instrues e configuraes de seus processadores
com o intuito de prover o engenheiro de projetos com
informaes necessrias elaborao de um prottipo de
qualidade [20].
H. Custo
O preo dos processadores DSP o fator principal nos
equipamentos com produo em larga escala, pois est
diretamento relacionado ao custo final do produto.
Normalmente, as empresas usam processadores DSP de baixo
custo de forma a no ultrapassar os os custos previstos no
projeto em questo, mesmo que tal deciso implique em pouca
flexibilidade ou dificuldade de programao e de
desenvolvimento. Entre as famlias disponveis, as de menor
custo tende a ser formada de processadores com menor
memria interna e menor desempenho.
Um fator importante no preo dos processadores DSP o
custo do invlucro de empacotamento. Por exemplo, os
invlucros PQFP (Plastic Quad Flat Pack) e TQFP (Thin
Quad Flat Pack) podem ser muito mais baratos que um
invlucro PGA (Pin Grid Array) [6].
importante destacar ainda que os preos dos
processadores DSP esto cada vez mais baixos e so
significativamente dependentes da quantidade a ser adquirida.
III. CARACTERSTICAS DE VOIP
A princpio, o termo Voz sobre IP pode ser definido como
a capacidade de realizao de chamadas telefnicas sobre uma
rede de comutao de pacotes, sem garantia de qualidade de
servio e com capacidade de interoperabilidade com diferentes
tipos de redes. VoIP pode ser realizada de trs formas distintas
[4]:
Atravs de um PC: Conceitualmente a mais simples.
Basicamente faz uso dos equipamentos multimdia disponveis
nos computadores, tais como microfones, placas de som e
alto-falante;
Atravs de um dispositivo DSL (Digital Subscriber Line):
Neste caso, o uso do PC dispensvel. O telefone conectado
Internet atravs de um conector RJ-11 presente nos terminais
do dispositivo DSL;
Telefone IP: so os telefones tradicionais com conexo direta
Internet e com diferentes algoritmos de processamento de
voz implementados em processador digital de sinais.
As sees a seguir apresentam algumas informaes
relevantes sobre VoIP.
A. Cenrios para Aplicao de VoIP
Existem cinco cenrios possveis para transmisso de voz
RIBEIRO : PACKETS RECONSTRUCTION PROPOSALS APPLIED
sobre redes IP, PSTN (Packet Switched Telephone Network) e
IP-PSTN (hbridas) [4], conforme descrito a seguir e ilustrado
na Fig. 2:
Cenrio 1: representa o uso das redes PSTN como o nico
meio de transmisso de voz;
Cenrio 2: representa o futuro da telefonia, pois configura a
realizao de ligaes telefnicas unicamente sobre redes por
comutao de pacote (redes IP);
Cenrio 3: configura a atual situao da VoIP, pois os dois
terminais de telefonia envolvidos fazem uso de diferentes
protocolos de comunicao para realizarem acesso s redes IP
e PSTN;
Cenrios 4 e 5: abrangem os protocolos utilizados na interface
de cada terminal, enquanto outros protocolos so utilizados
pelos backbones das redes IP e PSTN.
3
PC
Funes de Interoperabilidade
4 Os requisitos tcnicos bsicos para suportar bem as
Redes PSTN
PC 2 Telefone
Redes IP
PC
5
PC
1 D. Softwares de Funcionalidade para Prover VoIP
PC
Figura 2. Cenrios possveis para a transmisso de sinais de voz.
B. QoS em Redes IP
A garantia de QoS para uma aplicao em tempo real
atravs da Internet, tal como VoIP, deve levar em
considerao os seguintes parmetros [23]: a) a largura de
banda sob demanda; b) o atraso fim a fim; c) A taxa de
variao do atraso (Jitter); d) taxas aceitveis de erro ou de
perda sem retransmisso. Uma classificao de QoS em
comunicao multimdia (voz, udio e vdeo) [4]
apresentada a seguir:
x conversao fim a fim: contempla as aplicaes de
telefonia e videoconferncia. caracterizada pelas
restries sobre os atrasos fim a fim;
x servios de broadcasting : a principal diferena entre este
tipo de servio e a conversao bidirecional a sua maior
tolerncia a atrasos;
x aplicaes sob demanda: as informaes so armazenadas
e, posteriormente, entregues aos usurios podendo tolerar
grandes atrasos.
Os nveis de garantia para prover QoS na classificao
acima so os seguintes [4]: a) garantia determinstica; b)
garantia estatstica; c) melhor esforo.
As aes a serem tomadas para prover garantia de QoS so
as seguintes [4]: a) o aumento da velocidade e da largura de
banda; b) a utilizao dos modelos de arquitetura IntServ,
DiffServ e o protocolo MPLS (Multiprotocol label Switching);
c) a elaborao de mecanismos alternativos para garantir QoS
5
fim a fim; d) a utilizao de tcnicas de codificao de sinais
de voz e reconstruo de pacotes, enfatizando o uso eficiente
da largura de banda e a inteligibilidade do sinal.
C. Desenvolvimento de Produtos VoIP
De um modo geral, o desenvolvimento dos produtos para
VoIP leva em conta quatro fatores importantes [4]:
x a qualidade do sinal de voz comparada aos padres
disponvel para redes PSTN, mesmo considerando-se
redes com diferentes nveis de QoS;
x a diminuio dos efeitos de latncia da rede, perda de
pacotes e ruptura de conexes, mesmo durante perodos
de congestionamentos ou quando mltiplos usurios
compartilham os mesmos recursos;
x a interoperabilidade dos servios fornecidos pelas redes
IP e PSTN;
x o gerenciamento do sistema, a segurana e a forma de
Telefone
bilhetagem.
aplicaes de VoIP so [4]: a) algoritmos de compresso de
sinais de udio e voz; b) algoritmos para a supresso de
silncio; c) garantia de QoS; d) sinalizao para trfego de
Telefone
voz; e) comutao para a rede PSTN; f) algoritmos para
controle ou cancelamento de eco acstico; g) algoritmos de
reconstruo de pacotes.
Telefone
Os mdulos de processamento necessrios funcionalidade
Telefone
de um terminal VoIP so os seguintes [4]:
x Processamento da voz (Voice Processing): realiza a
codificao, decodificao, cancelamento de eco acstico,
deteco de voz, gerao e deteco de tons DTMF,
reconstruo de pacotes, aquisio e playout do sinal de
voz;
x Processamento de chamadas (Call Processing): atua
como um gateway de sinalizao, permitindo que as
chamadas sejam estabelecidas atravs de uma rede de
pacotes;
x Processamento de pacotes (Packet Processing): processa
os pacotes de sinalizao e de voz, adicionando um
cabealho de transporte apropriado antes do envio pela
rede IP;
x Gerenciamento de rede (Network Management): fornece a
funcionalidade dos agentes de gerenciamento ao permitir
a bilhetagem, o controle remoto de falha, a configurao,
a segurana, o atendimento remoto e o acesso aos
diretrios de discagem.
IV. DESCRIO DA IMPLEMENTAO DO PROTTIPO PARA
TELEFONIA IP
Os processadores escolhidos para implementao do codec
G.722.1 da tcnica de reconstruo de pacote, baseada na
transformada wavelet (tcnica RITW), e do classificador de
segmento de sinais de voz propostos em [3]-[4] foram o
TMS320C6201 e TMS320C6211 [18]. Entre as placas de
desenvolvimento disponveis no mercado que utilizam estes
6 IEEE LATIN AMERICA TRANSACTIONS, VOL. 2, NO. 1, MARCH 2004
processadores, optou-se pelas placas EVM C6201 e DSK
C6211. Os critrios utilizados para esta seleo foram os
seguintes:
x a obteno de uma placa que permitisse a implementao
dos algoritmos sem uma grande preocupao de custo
computacional juntamente ao fabricante, no caso a TI;
x a escolha de um processador com aritmtica em ponto
fixo e 16 bits, pois os mesmos tm custo menor que os
processadores com aritmtica em ponto flutuante;
x um ambiente de desenvolvimento de fcil familiarizao e
aprendizado. Por exemplo, o CCS da Texas Instruments
que se constitui num excelente ambiente de
desenvolvimento de algoritmos DSP;
x a necessidade de uma memria interna de tamanho
razovel que minimizasse a quantidade de acessos
memria externa ao processador e, conseqentemente, o
uso eficiente da capacidade de processamento do DSP;
x a possibilidade de implementao de vrios canais, assim
como em [23]-[24];
x a capacidade de processamento.
A Fig. 3 mostra o diagrama de blocos da implementao
em DSP dos algoritmos de processamento de sinais de voz no
transmissor. Estes algoritmos foram implementados com a
linguagem ANSI C no ambiente de programao CCS da
Texas Instruments. O processador considerado foi o
TMS320C6201.
Os blocos do diagrama do codificador, conforme mostrado
na fig. 3, realizam as tarefas especificadas a seguir:
Microfone: Este bloco realiza a aquisio dos quadros de
40ms ou 640 de sinal de voz, submetido a taxa de amostragem
igual a 16kHz e quantizados a 16 bits. Para realizar esta tarefa,
so implementadas as rotinas de configurao do Codec
CS4231A da placa EVM C6201 [25] e do McBSP [26]-[27]
para a comunicao entre o DSP e o codec de udio. Alm
disso, os canais de DMA 1 e 2 so configurados para a
realizao da aquisio dos quadros de amostras de voz
utilizando o conceito ping-pong [28].
ClassificaoQuadroVoz: Neste bloco o quadro de 40 ms ou
640 amostras de sinal de voz dividido em 4 sub-quadros de
10ms. Cada sub-quadro de 10ms submetido ao algoritmo
baseado em redes neurais para a classificao em silncio, voz
sonora ou surda proposta em [3]-[4]. A Fig. 4 mostra a
estrutura da rotina dentro deste bloco. As seguintes
consideraes sobre esta estrutura foram implementadas:
x se todos os sub-quadros so classificados como silncio,
ento o quadro de 40ms no submetido ao processo de
embaralhamento, codificao e envio para o PC;
x se no mximo trs sub-quadros so classificados como
silncio, ento os quadros classificados como silncio,
por sua vez, so especificados como surdos e os
processos de embaralhamento, codificao e envio dos
quadros codificados para o PC so realizados. A
especificao dos sub-quadros de silncio como surdos
realizada para informar ao controlador de decodificao
que estes sub-quadros sero reconstrudos a partir da
rotina para a reconstruo de voz surda.
ControladorCodificao: Neste bloco esto contidas as rotinas
para habilitar o bloco ChaveI, a partir da informao de
classificao dos sub-quadros de sinal de voz que permite o
processo de embaralhamento, codificao e envio do quadro
codificado para o host atravs de uma conexo HPI do DSP
[30]-[31], implementada no bloco DSPHostCom. Alm disso,
o ControladorCodificao configura o codificador G.722.1
[6] para as taxas de 16k, 24k e 32kbits/s e controla a execuo
das rotinas presentes no bloco Microfone, a partir das
informaes recebida do PC.
ChaveI: realiza o embaralhamento SIF 2 [3]-[4] das
amostras pares ou mpares a serem submetidas ao processo de
codificao, executado no bloco CodificadorG.722.1, de
acordo com a sinalizao do ControladorCodificao,.
BufferAmostrasPares: armazena as amostras pares do quadro
de 40ms ou 640 amostras a serem submetidas codificao,
ou seja, armazena 20ms ou 320 amostras do sinal de voz.
BufferAmostrasImpares: armazena as amostras mpares do
quadro de 40ms ou 640 amostras a serem submetidas
codificao, ou seja, armazena 20ms ou 320 amostras do sinal
de voz.
CodificadorG.722.1: contm as rotinas para realizar a
codificao dos buffers de amostras pares e mpares de acordo
com a norma G.722.1 da ITU-T. Os quadros codificados so
entregues ao bloco DSPHostCom.
DSPHostCom: realiza a comunicao entre o DSP e o PC
atravs de uma conexo HPI. responsvel pelo envio dos
quadros de amostras pares e mpares codificadas para o PC.
Alm disso, ele transfere as informaes e sinalizaes do PC
para o bloco ControladorCodificao.
Os blocos presentes no diagrama de blocos do
decodificador, mostrado na Fig. 5, realizam as seguintes
tarefas:
DSPHostCom: Alm das tarefas especificadas acima para o
codificador, este bloco recebe os quadros vindos do PC,
atravs da conexo HPI, e envia e recebe a sinalizao para
garantir a decodificao dos quadros codificados e recebidos
do PC.
ControladorDecodificao: Recebe o quadro codificado
juntamente com as informaes de codificao para realizar a
reconstruo dos pacotes perdidos ou o desembaralhamento
dos quadros recebidos, se no houver perda.
BufferAmostrasPares e BufferAmostrasImpares: realizam as
mesmas tarefas especificadas no diagrama do codificador.
DecodificadorG.722.1: contm os algoritmos para realizar a
decodificao dos quadros de amostras pares e/ou mpares. A
decodificao habilitada pelo ControladorDecodificao, a
partir das informaes de perda dos quadros recebidas do PC.
ChaveI: de acordo com a sinalizao do
ControladorDecodificao executa o processo de
desembaralhamento ou de reconstruo de pacotes de acordo
com a sinalizao do ControladorDecodificao. Se por um
lado a escolha da opo de desembaralhamento significa que
no houve perda de pacotes durante a transmisso, por outro,
a considerao da reconstruo de pacotes executada quando
h perda de pacotes.
RIBEIRO : PACKETS RECONSTRUCTION PROPOSALS APPLIED 7

BufferAmostras Codificador
Pares G.722.1

Microfone ChaveI DSPHostCom

ClassificaQuadro BufferAmostras Codificador

Audio Impares G.722.1

Controlador
Codificaao

Figura 3. Diagrama de bloco do codificador implementado no DSP.

Desembaralhamento: contm a rotina que realiza o linguagem Assembly para otimizar o cdigo.
desembaralhamento dos quadros de amostras pares e mpares A utilizao da linguagem Assembly relevante para se
decodificadas. obter um melhor desempenho. No entanto, alguns problemas
ReconstruoPacote: contm as rotinas para realizar a de ordem prtica so observados, tais como:
reconstruo das amostras pares ou mpares com a tcnica x as rotinas em Assembly so dependentes da estrutura do
RITW para reconstruo de pacotes proposta [3]-[4]. A DSP;
estrutura implementada dentro deste bloco ilustrada na Fig. x a elaborao de rotinas em Assembly requer bastante
6. A reconstruo dos pacotes de amostras pares ou mpares conhecimento da mesma e da estrutura interna do DSP
ocorre em sub-quadros de 10ms armazenados nos blocos Sub- para se obter melhor desempenho do DSP.
QuadroiComPerda, i 1,...,4 . Posteriormente, os blocos A partir das consideraes acima, pode-se argumentar que
AmostrasSonoras e AmostrasSurdas armazenam os quadros a linguagem Assembly deve ser utilizada quando o programa
de amostras decodificados com perdas de acordo com a em questo implementado para alguma aplicao comercial,
classificao efetuada pelo algoritmo de classificao de j que o foco neste caso, a minimizao dos custos de
segmentos de voz no transmissor. Finalmente, os sub-quadros implementao dos equipamentos ou dispositivos. Por
so submetidos ao algoritmo de reconstruo contido nos exemplo, em [23] apresentada uma implementao de vrios
blocos Sub-QuadroiReconstrudo, i 1,...,4 . Os sub-quadros codificadores para 10 canais de telefonia, enquanto que a
reconstrudos so ordenados no bloco QuadroReconstrudo. implementao do codec G.722.1, proposta na presente
ChaveII: este bloco seleciona o quadro de sinal de voz original contribuio, contempla no mximo 4,2 canais, considerando
na sada do bloco Desembaralhamento, se no houve perda de f CPU 200 MHz .
pacotes, ou na sada do bloco ReconstruoPocote se houve A implementao do algoritmo RITW para a reconstruo
perda de pacotes, a partir da sinalizao do dos segmentos de sinais de voz foi bastante simples, pois a
ControladorDecodificao. mesma foi previamente implementada no MatLab com
AutoFalante: contm as rotinas para realizar a transferncia do aritmtica de 16 bits e, posteriormente, transladada para o
sinal de voz reconstrudo ou desembaralhado, via DMA, entre DSP [3]-[4].
a memria de dados e o auto-falante acoplado sada do CculoNz
codec CS4231A.
RedeNeural Classificao
O uso das tcnicas de otimizao de algoritmos DSP, Sub-Quadro1 ClculoEs
MLP
Decisor
Sub-Quadro1
disponveis em [31]-[36], possibilitou a diminuio do tempo
ClculoC1
de execuo das rotinas implementadas nos blocos descritos
acima para 7.85ms. Para se atingir os valores de otimizao CculoNz
mencionado anteriormente foi considerada a seguinte
RedeNeural Classificao
metodologia prtica: Sub-Quadro2 ClculoEs
MLP
Decisor
Sub-Quadro2
1o Passo: Limpar o cdigo ou torn-lo o mais simples possvel;
ClculoC1
2o Passo: Inserir intrinsic para operaes em 32 bits;
3o Passo: Inserir adaptaes da intrinsic de 32 bits para CculoNz

realizar operaes em 16 bits;

RedeNeural Classificao
4o Passo: Rearranjar os laos para que vrias operaes SubQuadro3 ClculoEs
MLP
Decisor
Sub-Quadro3

possam ser executadas em paralelo;

ClculoC1
5o Passo: Utilizar o conjunto de opes de configurao para a
compilao e a otimizao do cdigo no CCS, visando o CculoNz

equilbrio entre a velocidade e/ou o tamanho do cdigo. RedeNeural Classificao

sub-Quadro4 ClculoEs Decisor
Entretanto, deve-se salientar que tais procedimentos no MLP Sub-Quadro4

contemplam a otimizao baseada na mudana da forma de ClculoC1

implementao das rotinas, tais como a modificao da rotina
de execuo da MLT (modulated Lapped transform) [4]-[5], Figura 4. Estrutura interna do bloco ClassificaoQuadroVoz.
implementada no codec G.722.1, e o uso extensivo da
8 IEEE LATIN AMERICA TRANSACTIONS, VOL. 2, NO. 1, MARCH 2004

Bu ffe r Am os tr as De cod icad or De s e m b ar alh a

Par e s G.722.1 m e nto

Con tr olad or
DSPHo s tCo m Ch ave I Ch ave II Au to Falan te
De co dificao

Bu ffe r Am os tr as De co d ificad or Re co ns tr u o
Im p ar e s G.722.1 Paco te

Figura 5. Diagrama de bloco do Decodificador implementado no DSP.

G0 2 g0(n)

Amostras Sub-Quadro1
Sonoras Reconstrudo

Sub-Quadro1 G1 2 g1(n)
ComPerda

Amostras Sub-Quadro1
G0 2 g0(n)
Surdas Reconstrudo

G0 2 g0(n)

Amostras Sub-Quadro2
Sonoras Reconstrudo

Sub-Quadro2 G1 2 g1(n)
ComPerda

Amostras Sub-Quadro2
G0 2 g0(n)
Surdas Reconstrudo

Quadro
G0 2 g0(n) Resconstrudo

Amostras Sub-Quadro3
Sonoras Reconstrudo

Sub-Quadro3 G1 2 g1(n)
ComPerda

Amostras Sub-Quadro3
G0 2 g0(n)
Surdas Reconstrudo

G0 2 g0(n)

Amostras Sub-Quadro4
Sonoras Reconstrudo

Sub-Quadro4 G1 2 g1(n)
ComPerda

Amostras Sub-Quadro4
G0 2 g0(n)
Surdas Reconstrudo

Figura 6. Estrutura implementada no bloco ReconstruoPacote.

Por outro lado, a implementao da rotina de classificao pacotes sem problema de perda apresentada na Tab. 2. A
de segmentos de voz [3]-[4] teve um custo computacional tabela 3 mostra a largura de banda requisitada, pressupondo o
bastante elevado, pois esta realiza vrias operaes em ponto envio dos quadros de amostras pares submetidos ao codec
flutuante e como o processador C6201 de 16 bits, tais G.722.1 e a reconstruo das amostras mpares com a tcnica
operaes consomem bastante ciclos de execuo. RITW.
As colunas 2 e 3 da Tab. 1 mostram os desempenhos, em Como pode ser observado, o codec G.722.1, com algumas
milisegundos, das rotinas implementadas no DSP adaptaes, pode ser usado com taxas equivalentes aos codecs
TMS320C6201 (placa EVM C6201) e no TMS320C6211 para telefonia em banda estreita para canais de comunicao
(placa DSK C6211). A coluna 4, por sua vez, exibe os ganhos com garantia de QoS.
obtidos em porcentagem (%). Estes ganhos informam o TABELA 1.
CUSTO COMPUTACIONAL.
quanto a metodologia prtica foi eficiente em relao
Algoritmos C6201 C6211 Ganho
implementao direta das rotinas nos DSPs. EVM (ms) DSK (ms) (%)
Os algoritmos implementados no PC para interfaceamento Classificador Neural 3.00 3.60 128%
com a placa EVM C6201 e para a comunicao via Internet Embaralhamento 0.05 0.06 146%
com o protocolo UDP (User Data Protocol) foram elaborados Codificador G.722.1 3.99 4.85 331%
com a linguagem de programao C++ [37]-[38]. Decodificador G.722.1 3.86 4.78 335%
A largura de banda necessria para a transmisso dos Reconstruo de Pacotes 0.30 0.36 133%
Desembarralhamento 0.05 0.06 149%
RIBEIRO : PACKETS RECONSTRUCTION PROPOSALS APPLIED 9

TABELA 2. [13] T. Birus, D. Syiek, Optimizing ada compilers for DSP avionics
LARGURA DE BANDA REQUISITADA. applications, DSP Applications, Abril, 1993.
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das Amostras mpares Amostras mpares e supresso de
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V. CONCLUSES [23] X. Fu, Z. Zhang, TMS320C6000 multichannel vocoder technology
demonstration kit host side design, Texas Instruments Application
A presente contribuio reuniu e discutiu os principais Report, SPRA558B, 2000.
critrios a serem considerados para a escolha adequada de um [24] X. Fu, TMS320C6000 multichannel vocoder technology demonstration
DSP. Alm disso, uma implementao em tempo real de kit target side design, Texas Instruments Application Report,
SPRA560B, Fev., 2000.
vrios algoritmos de processamento de sinais [3]-[4] passveis
[25] B. G. Carlson, TMS320C6000 McBSP interface to the CS4231A
de serem implementados numa soluo VoIP foi apresentada. multimedia audio codec, DNA Enterprises, Inc., Texas Instruments
Finalmente, utilizando-se o codec G.722.1 mostrou-se a baixa Application Report, SPRA477, Dez., 1998.
complexidade computacional e a aplicabilidade das tcnicas [26] S. Anjanaiah, TMS320C6000 McBSP initialization, Texas Instruments
Application Report, SPRA488, Nov., 1998.
proposta em [3]-[4] para reconstruir e classificar os segmentos [27] S. Anjanaiah. Using the TMS320C6x McBSP as a high speed
de sinais de voz e para gerar baixas taxas de transmisso. communication port, Texas Instruments Application Report, SPRA455,
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[28] D. Bell, TMS320C6000 DMA Example Applications, Texas
VI. AGRADECIMENTOS Instruments Application Report, SPRA529, Mar., 1999.
O autor agradece Texas Instruments do Brasil, na pessoa [29] E. Biscondi, Implementing the TMS320C6201/C6701/C6211 HPI boot
process, Texas Instruments Application Report, SPRA512, Jan., 1999.
dos amigos Nncio Perrella e Rafael de Souza, pelo apoio e [30] Z. Nikolic, TMS320C6201/6701 DSP host port interface (HPI)
suporte, sem os quais a implementao aqui mostrada no performance, Texas Instruments Application Report, SPRA449A, Abril,
seria possvel. Patrcia Nora de Souza Ribeiro pela preciosa 1998.
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in 1974. He received the B.S. degree from the
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Federal University of Juiz de Fora (1999), and the
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He is now pursuing his Ph.D. degree at UNICAMP.
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He was granted Student Awards by both IECON01
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and ISIE03. His research interests concern linear
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[12] Berkely Design Technology Inc., The evolution of DSP processors
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