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SAN MARCOS
(Universidad del Per, Decana de Amrica)
FACULTAD DE INGENIERIA ELECTRNICA, ELCTRICA
Y DE TELECOMUNICACIONES
CURSO : MICROELECTRNICA
INTEGRANTES :
PROFESOR : ING. RUBEN ALARCON MATUTTI
Las tablas de Verdad que obedecen la lgica que contiene un Full Adder de 1 bit se
puede resumir en la siguiente Tabla de Verdad:
A B Ci Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Cout= AB +C ( A B+ AB
)
(A
S=Ci B+ AB
) +Ci( A
B+
A . B)
Y =( A . B )+( A . C . E)
2
El rea del chip es aproximadamente de 11730 m se pudo reducir lo mejor
posible gracias a los grafos de Euler que aqu adjuntamos:
F=ABC + ACD
Para poder implementar un circuito lgico que use el estilo DCVSL Dinmico
debemos tener en cuenta la Tabla de Verdad que origina dicha ecuacin booleana,
veamos:
A C D B F
0 X X X 0
1 0 X X 0
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Por ende podemos deducir la circuitera tpica de este estilo, el circuito a implementar
sera este:
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Facultad de Ingeniera Electrnica, Elctrica y Telecomunicaciones
La frecuencia mxima va dada por el phi tpico de los circuitos con lgica dinmica,
este valor da como caracterstica al circuito una frecuencia mxima 2 GHz y la
mnima es de 1GHz.
Este Layout usa las especificaciones W/L ya indicadas en la gua para ambos
transistores pero veamos cmo es la curva caracterstica del transistor M1:
De esta grafica podemos deducir que este primer circuito tiene como caractersticas
elctricas tpicas de su funcionamiento lgico:
VIH = 1.36 V este valor indica que es el valor mnimo de voltaje que el circuito
reconoce como 1 binario en su entrada.
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VIL = 0.475 V este valor indica que es el valor mximo de voltaje que el
circuito reconoce como 0 binario en su entrada.
VT = 0.45 V este valor indica que es el valor mnimo de voltaje que el circuito
necesita para poder encender sus transistores, este vara segn la red PDN o
PUN pero nuestro circuito es puramente NMOS por ende el voltaje es positivo
y nico.
VOH = 2.02 V este valor indica que es el valor mnimo de voltaje que el circuito
arroja como 1 binario en la salida.
VOL = 0.41 V este valor indica que es el valor mximo de voltaje que el
circuito arroja como 0 binario en la salida.
VM = 1.19 V este valor indica que es el valor mnimo de voltaje que el circuito
indica para realizar la conmutacin, es aqu en donde la entrada es igual a la
entrada pero una variacin en la entrada har que el circuito conmute.
Segn la figura la frecuencia mxima de operacin est ligado al mximo retardo que
se halle, en este caso es de 8 pseg lo que corresponde a 125 GHz.
Este Layout usa las especificaciones W/L ya indicadas en la gua para ambos
transistores pero veamos cmo es la curva caracterstica del transistor M3:
De esta grafica podemos deducir que este primer circuito tiene como caractersticas
elctricas tpicas de su funcionamiento lgico:
VIH = 1.358 V este valor indica que es el valor mnimo de voltaje que el
circuito reconoce como 1 binario en su entrada.
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VIL = 1.038 V este valor indica que es el valor mximo de voltaje que el
circuito reconoce como 0 binario en su entrada.
VT = 0.45 V (NMOS) y -2.05 V (PMOS) este valor indica que es el valor
mnimo de voltaje que el circuito necesita para poder encender sus transistores,
este vara segn la red PDN o PUN tal como fehacientemente lo declaran los
valores ya indicados.
VOH = 2.25 V este valor indica que es el valor mnimo de voltaje que el circuito
arroja como 1 binario en la salida.
VOL = 0.25 V este valor indica que es el valor mximo de voltaje que el
circuito arroja como 0 binario en la salida.
VM = 1.205 V este valor indica que es el valor mnimo de voltaje que el
circuito indica para realizar la conmutacin, es aqu en donde la entrada es
igual a la entrada pero una variacin en la entrada har que el circuito
conmute.
Segn la figura la frecuencia mxima de operacin est ligado al mximo retardo que
se halle, en este caso es de 12 pseg lo que corresponde a 83.33 GHz.
5. En los circuitos de la figura y la tabla se define una lgica ternaria (tres niveles
de voltaje): GND (DATA0), Vdd/2 (NULL) y Vdd (DATA1).
El voltaje en la entrada (Vin), es codificada en DOS bits mediante los circuitos
Detec0 y Detec1. A partir del cual se puede implementar puertas lgicas que
tendrn DOS salidas que representan esta lgica ternaria.
Analizar el funcionamiento de los circuitos y disear la implementacin de
puertas bsicas (en lgica ternaria) NOT, AND, OR.
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Hacer el layout correspondiente en la tecnologa de 0.25 micras, considerar para
los transistores MOS con las dimensiones W/L adecuadas. Verificar su
funcionamiento mediante la simulacin.
Para poder resolver debemos tratar de codificar la lgica ternaria hacia la lgica
binaria para ello debemos tener en cuenta los circuitos indicados lneas arriba, para
ello hagamos el respectivo LAYOUT a full custom, de esta manera:
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A B A OR B A AND B NOT A
Verdadero Verdadero Verdadero Verdadero Falso
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Verdadero Desconocido Verdadero Desconocido Falso
Verdadero Falso Verdadero Falso Falso
Desconocido Verdadero Verdadero Desconocido Desconocido
Desconocido Desconocido Desconocido Desconocido Desconocido
Desconocido Falso Desconocido Falso Desconocido
Falso Verdadero Verdadero Falso Verdadero
Falso Desconocido Desconocido Falso Verdadero
Falso Falso Falso Falso Verdadero
En esta tabla, el valor Desconocido puede entenderse metafricamente como una caja
cerrada que tanto puede contener un Verdadero como un Falso. No existe la posibilidad de
que un Desconocido contenga la posibilidad de Verdadero o Falso. Sin embargo, algunas
operaciones que involucren a un Desconocido pueden dar un resultado no ambiguo. Por
ejemplo, ya que Verdadero o Verdadero es Verdadero, y que Verdadero o Falso tambin
es Verdadero, es posible inferir que Verdadero o Desconocido tambin es Verdadero.
NOT
NMOSFET
DETEC_0
NOT_INT
XOR
1
3 PMOSFET
2
INT
DETEC_1
AND
NMOSFET
Podemos ver que si se cumple con la lgica ternaria y adems la frecuencia mxima de
operacin de este circuito es 1.5576 GHz.
Podemos ver que si se cumple con la lgica ternaria y adems la frecuencia mxima de
operacin de este circuito es 805.15 MHz.
Para poder darnos una idea ms ordenada de la solucin al problema que se nos pide
debemos recordar que el circuito a implementar bsicamente de dos etapas, la primera
etapa debe encargarse de retardar la seal de entrada, veamos los diagramas Stick
empleados:
Para la etapa de los inversores que sern capaces de dar el retardo necesario.