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CAPITULO 9

Memorias integradas VLSI

9.I. CARACTERISTICAS

Los dispositivos digitales ms elementales capaces de almacenar informacin en forma binaria han
sido analizados en el Captulo 6; como se recordar, stos son los biestables y los registros de
desplazamiento.
Las memorias son dispositivos capaces de almacenar grandes cantidades de informacin debido
a que internamente estn constituidas por un determinado nmero de registros que utilizan unas
entradas y unas salidas comunes para acceder a todos ellos. La informacin se almacena en las
memorias en forma de palabras formadas, normalmente, por uno, cuatro u ocho bits. Cada palabra
se almacena en una posicin que se identifica con una determinada direccin de memoria expresada
numricamente en el sistema hexadecimal.
Las caractersticas ms significativas de las memorias son las siguientes:
. Tiempo de lectura/escritura.
. Cadencia de transferencia.
. Densidad de informacin.
. Volatilidad.
. Capacidad.
La unidad de memoria, formada por uno o ms C1, es bsica en rJn sistema programable.
Adems, estos dispositivos pueden ser utilizados, por s solos, para implementar circuitos combina-
cionales y secuenciales (aadiendo, n este ltimo caso, algo de lgica SS1).

9.2. CAPACIDAD DE UNA MEMORIA

Entendemos por capacidad de una memoria el nmero de posiciones y, por tanto, de palabras que
puede almacenar. La capacidad total de una memoria expresada en bits ser el producto de las
posiciones m por el nmero de bits n que componen cada posicin:

N:mxn

406
MEMORIAS INTEGRADAS VLSI

uJo
u OUF o
oou') s? J
o
OU z
OO O
9? Pi
=>= U
F

o
bo
Eg
"ts
<
E
o
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LG
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E
0)
o
I
E
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o
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(,
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9
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5a Q o;
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O
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o
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- a.S
o-

o
.9
E
o .o
.=
=
.= o
O-
ol>
EA
6ff
a
o
o
J
rog ELECTRONICA DIGITAL

La operacin de seleccin de una determinada posicin de memoria se denomina direccio-


namiento. La cantidad de lneas necesarias oara direccionar las rn posiciones ser /?1, de tal forma
que siempre se cumpla la igualdad:

2nt:m

Las memorias se identifican por el nmero de posiciones y por el nmero de bits de cada una
de ellas. Los dispositivos de gran capacidad se miden en K's. Un K equivale a 1024 posiciones.
La capacdad de una memoria que utiliza n, variables binarias para direccionar todas sus posi-
ciones, expresada en K's, ser:

2nt - to

9.3. TIPOS DE MEMORIA


En la Figura 9.1 se muestran los diferentes tipos de memorias clasificadas por el modo de acceso,
la forma de direccionamiento y la tecnologa de fabricacin. Nuestra atencin en este captulo la
centraremos en las de acceso aleatorio, tanto de lectura y escritura, conocidas como RAM ( Random
Access Memory), como en las de slo lectura, conocidas como ROM (Read Only Memory).

9.4. CONFIGURACION EXTERNA DE UNA MEMORIA


Las entradas y salidas ms significativas de un circuito de memoria son las de direccionamiento,
las de lectura/escritura de datos y las de control.
En la Figura 9.2 se muestra de forma simblica una RAM con todos los terminales necesarios.
Las ROM no necesitan la entrada de control RlW, que permite leer o escribir en funcin del nivel
lgico aplicado. La entrada CS (Chip Select) se utiliza, como veremos ms adelante, para seleccio-
nar un determinado chip cuando la unidad de memoria est formada por ms de un circuito
integrado.

Direcciones Memoria RAM


--*+
n1
R/W C.S

Control

Figura 9.2. Representacin simblica de una memoria RAM con sus entradas y salidas.
MEMORIAS INTEGRADAS VLS 409

9.5. EXPANSION DE LA CAPACIDAD Y DE LA LONGITUD


DE PALABRA DE UNA MEMORIA
Es posible agrupar CI's para expandir la longitud de la palabra del sistema. En la Figura 9.3
se muestra la unidad de memoria de un sistema que requiere una palabra de cuatro bits construida
con CI's cuyas posiciones estn constituidas por un solo bit.
Los difererites circuitos pueden star conectados simultneamente a las mismas lneas de
direccin y de datos, gracias a las puertas de tres estados que mantienen los CI's que no han sido
seleccionados en el tercer estado o estado de alta impedancia.

Ao-4,

Figura 9.3. Expansin de la longitud de palabra de una unidad de memoria.

Por regla general, la capacidad de un solo CI suele ser insuficiente para satisfacer las necest-
dades de un sistema programable mnimamente complejo. En estos casos es necesario ampliar la
capacidad total, agrupando varios CI's de manera anloga al caso anterior'
En la Figura 9.4 se muestra una unidad de memoria formada por cuatro CI's. Como se puede
apreciat, es necesario utllizar un decodificador externo para realizar la seleccin del CI al que se
desea acceder para leer o escribir. El nmero de lneas de direccionamiento necesarias para
seleccionar cada uno de los chips depende del nmero total de CI's. En este caso, como el nmero
de circuitos es de cuatro, es suficiente con dos lneas.
Como veremos en los problemas resueltos, las necesidades tanto de RAM como de ROM
pueden ser tales que haya que expandir a la vez Ia longitud de palabra y la capacidad de la
memoria.
41O ELEcrRoNrcA DrclrAL

Figura 9.4. Expansin de la capacidad de una unidad de memoria

9.6. ORGANIZACION INTERNA DE UNA MEMORIA

Los circuitos de memoria de tecnologas LSI y VLSI estn constituidos bsicamente por los
siguientes elementos:

o lJna mariz formada por un determinado nmero de clulas capaces de almacenar, cada una
de ellas, un bit de informacin.

. IJno o dos decodificadores para seleccionar cada una de las posiciones de la matriz.
. Un conjunto de buffers formados por puertas de tres estados que gobierna la entrada/salida
de datos bajo un circuito de control, al cual se le aplican las seales de lectura/escritura y
seleccin de chips.

Utilizando los distintos elementos descritos, las memorias se pueden organizar internamente de
dos formas diferentes. La ms sencilla se conoce con el nombre de seleccin lineal. En este caso,
la matriz est organizada en filas y columnas. El nmero de clulas de cada fila (nmero de
columnas) coincide con el nmero de bits de la palabra, y el nmero total de filas es igual al
nmero de posiciones de la memoria. Si el dispositivo dispone de z posiciones, el decodificador
deber ser de rn salidas. En la Figura 9.5 se muestra el diagrama de bloques de un dispositivo con
la organizacin descrita, mientras que en la Figura 9.6 se observa la estructura de la matriz de
dicho dispositivo, formada por 128 posiciones de ocho clulas cada una.
MEMORIAS INTEGBADAS VLSI 411

Posicin 0

Ao Do

A, D,
A2 D2

A^ D3
A4 q
A5 D5
Du,
A6
D,

R/W

Figura 9.5. Diagrama de bloques de una memoria RAM de 128 posiciones de ocho bits cada
una, con seleccin lineal.

D, D. D. Do D" D2 D, Do

Figura 9.6. Estructura de la matriz de una memoria RAM que utiliza el mtodo de seleccin
lineal.

Cuando la capacidad de la memoria es muy elevada, es preferible efectuar el direccionamiento


por el mtodo cnocido como seleccin por coincidencia o doble decodificacin. En este caso, los
decodificadores son mucho ms sencillos que si la operacin se realizase por el mtodo descrito
anteriormente.
412 ELECTRONICA DIGITAL

Ao
A.
!r
A2 G Matriz de
.oi G
memoria
A3
oll9 ROM
A4 OU 128x128 bits
0)

A-
o
A6

Decodificador
de columna

D7 D6 D. D4 D" D2 D1 Do
Figura 9.7. Diagrama de bloques de una ROM de 128x128 bits con seleccin por doble
decodif icacin.

En la Figura 9.1 se muestra el diagrama de bloques de una memoria ROM cuya malriz est
formada por 128 x 128 bits. Esto quiere decir que tiene 128 hlas de 128 bits cada una. Cada fila
est dividida en ocho grupos de 16 bits cada uno. En el primer grupo estn situados los bits ms
significativos de cada palabra (de ocho bits) y en el octavo los 16 bits de menor peso.
El decodificador de filas es un dispositivo semejante a los que se emplean en la seleccin lineal.
En cambio, el de columnas est formado por ocho multiplexadores de 16 lners de entrada cada
uno. En la Figura 9.8 se muestra la seleccin de la palabra de ocho bits, a partir de la hla
de 128 bits.

A1

Multiplexador Multiplexador Multiplexador


16 lneas 16 lneas 16 lneas A"
As
A,o A,o

D^ D1

Figura 9.8. Seleccin de la palabra de ocho bits.


MEMORIAS INTEGRADAS VLSI 413

En la Figura 9.9 se muestra el diagrama de bloques del CI 2Il4A, de INTEL, que es una RAM
de lectura/escritura rganizada en I 024 palabras de cuatro bits cada una. Las entradas de control
son WE (Write Enabte) y CS. Cuando se aplica un nivel lgico cero u WZ el circuito queda
habilitado para escribir.

A^:- .-q V,,


,:9 .-q GND
O,9
"o Matriz de
64 filas y
A"- 64 columnas

o,@
o"9
tlo, Circuito de
E/S de columna
t/o,

I /O"
@

I lo1
@;"@.iglg!.
_@
cs

@
WE_

Figura 9.9. Diagrama de bloques de la memoria 2114A de INTEL.

PROBLEMAS RESUELTOS

9.1. Calcular el nmero de posiciones y el nmero total de bits de la unidad de memoria de un


sistema cuya capacidad total es de 8K x 4 (8K posiciones de cuatro bits cada una).

Solucin: Como lK equivale a 1024 posiciones:

m:8 x 1024 :8192 posiciones

La longitud de palabra es de cuatro bits, por tanto:

N : m x n:8192 x 4: 32768 bits


414 ELEcrRoNrcA DrcrrAL

9.2. Cuntas posiciones de memoria se pueden direccionar mediante 12 lineas?

Solucin: Utilizando la expresn 2' : m, donde n, es el nmero de lneas, tendremos:

m : 212 : 4096 posiciones

9.3. Cuntas lneas de direccin son necesarias para seleccionar todas las posiciones de una
memoria de 16K x 8? Cul ser el nmero total de clulas de la matriz?

Solucin:

a) La primera parte del problema se puede abordar de dos maneras distintas.


En primer 1ugar, mediante la expresin 2t : nt, sabiendo que m : 16 x I 024 : 16 384 posi-
ciones, podemos deducir, despus de un sencillo tanteo, que /?1 : 14, ya que

2ra : 16 384 posiciones

Por otra parte, sabemos que el valor de la capacidad, expresada en K's vale 2' ro; de esta
expresin deducimos Que n1 : 14, ya que

214-to:24:16K

b) Respondiendo a la segunda cuestin, el nmero total de clulas de la mafriz o nmero total de


bits que es posible almacenar ser

N : m' n : 16384 x 8 : 131072bits

9.4. Cuntos bytes u octetos pueden almacenarse en una memoria cuya matriz es de 128 x 128 bits?

Solucin: Un byte u octeto es una palabra de ocho bits. El nmero total de bits de la memoria ser

N:128x128:16384
Como n : 8:

* : Y: {# : 2048 posiciones

9.5. Cul ser la estructura delamatriz de una memoria de lK de capacidad y cuatro bits de
longitud de palabra que efecte la seleccin por doble decodificacin? Cuntas lneas de
direccin son necesarias para seleccionar cada una de las palabras?

Solucin:

a) El nmero total de bits o clulas de la matriz ser

N:1024x4:4096bits
MEMORIAS INTEGRADAS VLSI 415

b) La estructura de la mattiz ser 64 x 64, ya qte

",/+ox : oq

c) El nmero de lneas necesarias para seleccionar todas las posiciones ser n, : 10; ya que

al0-10 10
- I
-

9.6. si una memoria tiene una capacidad de 2 048 x 8 bits, calcular:

a) Nmero de clulas de la matriz.


bi Estructura de la matriz suponiendo que la memoria tenga dos decodificadores'
c) Nmero de lneas de direccin.
d) Nmero de lneas de datos.

Solucin:

a) El nmero total de clulas ser

N : 2048 x 8 : 16384clulas

b) La estructura de la matriz ser

128 x 128, ya que lrcZt+ : tZZ

c) El nmero de lneas de direccin ser

nt : ll, ya que 2r1 : 2048

d) Las lneas de datos sern ocho, puesto que la palabra es de ocho bits'

g.i. para direccionar las posiciones de una memoria se utiliza la notacin hexadecimal. Las
65 536 posiciones de una unidad de memoria de un determinado sistema se encuentran entre
las direcciones 0000 (la primera) y FFFF (la ltima). Calcular las direcciones de las posi-
ciones que ocupan los lugares: a) 5; b) 255; c) 1 024, y d) 32769'

Solucin:

a) 0004, ya que la primera ser la 0000.


b) 00FE, que corresponde al nmero decimal 254'
c) 03FF, correspondiente al nmero decimal 1023'
d) 8000, que corresponde al nmero decimal 32768'

0400 hasta la 11FF, ambas inclusive?


9.8. Cuntas posiciones de memoria hay desde la direccin

Solucin: El nmero decimal equivalente al 0400 utilizando la expresin polinmica' ser

4x 162 +0x 161 +0x 160 : 1024


416 ELEcrRoNrcA DrcrrAL

El decimal equivalente al 11FF vale

1 x 163 +1x 162 * 15 x 11 + 15 x 160 : 4607

El nmero total de posiciones existentes entre las direcciones sealadas ser

mt:4607 - t024 + l: 3584

9.9. Las necesidades de memoria de un sistema programable son las siguientes: a) una zona
de 12K para el sistema operativo; b) una zona para un intrprete de 4K; c) una zona libre
para el usuario de 6K, y d) una ROM de 2K.
Dibujar el mapa de memoria indicando la direccin de princ-ipio y la de final de cada
tramo, suponiendo que el orden de almacenamiento sea el sealado.

Solucin: En el primer tramo hay 12288 posiciones; la primera se encuentra en la direccin 0


(decimal) y la ltima en la direccin 12287 (decimal), cuyo equivalente hexadecimal es 2FFF.
El siguiente tramo comenzaren ia direccin siguiente; es decir, en la 3000. Como la suma de este
tramo ms el primero vale 1K; es decir, 16 384 posiciones, la ltima direccin ser la 16 383 (decimal),
cuyo equivalente hexadecimal es 3FFF.
Con el mismo proceso deducimos que los principios y finales de los restantes tramos son, por este
orden: 4000, 57FF, 5800 y 5FFF (Fig. 9.10).

Principio 0000

12K

Fin 2FFF
Principio 3000
4K
Fin 3FFF
Principio 4000
6K

Fin 57 FF
Principio 5800 2K
Fn SFFF

Figura 9.10. Mapa de una unidad de memoria de 24K.

9.10. Dibujar el diagrama de bloques de una ROM de 256 x 4 que utiliza seleccin lineal.
Solucin: Para seleccionar todas las posiciones son necesarias ocho lneas, ya que 28 : 256; por
tanto, el diagrama de bloques es el que se muestra en la Figura 9.11.
MEMORIAS INTEGRADAS VLSI 417

Posicin 0
Ao
Do
A1

A2 !
G
o Matriz B uffer D1
A3 F de de tres
256x4 estados D2
A4 o
0)

A3
o
D.
Au
A7
Posicin 256
cs

Figura 9.11, Diagrama de bloques de una ROM de 256 x 4'

9.11. Repetir el problema anterior suponiendo, en este caso, que la memoria utlliza seleccin por
doble decodihcacin.

Bit 0
Ao
o
At !
oi:
A2 a Matriz
!0)
=F 32x32
A3 O a
C)
--> o
A^
Bit 31

Bit 31 aaa Bt

A-
A6 Decodif icador
de columna
A7

Buffer de
tres estados
cs

D3 D2 D1 Do

Figura 9.12. Diagrama de bloques de una ROM de 256 x 4


418 ELECTRONICA DIGITAL

Solucin: Las lneas de datos y direcciones son las mismas que en el problema anterior. E1 diagrama
de bloques se muestra en la Figura 9.12.
La matriz tiene 32 x 32 bits; por tanto, cinco lneas de las ocho de direccin se utilizarn para
seleccionar cada una de las 32 filas. Las otras tres se aplicarn al decodificador de columna.

9.12. Una ROM de 1024 x 64 x 128. Determinar el nmero de entradas y


8 tiene vna matz de
salidas de cada uno de los dos decodificadores y dibujar el diagrama de bloques de este
dispositivo.

Solucin: El decodificador de fila debe tener 64 salidas y, por tanto, seis entradas, ya que 26 : 64.
Al circuito de decodificacin de columna llegan 128 lneas, ste ser el nmero de entradas. Las salidas
sern ocho debido a que la longitud de palabra es de ocho bits. Las lneas de direccin necesarias
para \a seleccin de columna son cuatro, puesto que, en total, las lneas de direccin son 10, ya
que2ro:1024.

Ao
A, !
A2 $o
-
A3 o! o
o
A4 o
A-

Bt O

Decodif icador
de columna

Buffer de
tres estados

D1 D6 Du Do D3 D' D1 Do

Figura 9.13. Diagrama de bloques de una ROM de 1O24 xI


MEMORIAS INTEGRADAS VLSI 419

9.13. Dibujar el diagrama de bloques del decodificador de columna de una memoria ROM
de 256 x 4 cuya matriz est formada por 32 x 32 bits.

Solucin: Como la longitud de palabra es de cuatro bits, la estructura del circuito estar constituida
por cuatro grupos de ocho bits cada uno.
Si a cada multiplexador se aplican ocho bits, para seleccionar uno de ellos sern necesarias tres
lneas de direccin.

Grupo 4 Grupo 3 Grupo 2 Grupo 1

Multiplexador Multiplexador Multiplexador Multiplexador


8 lneas 8 lneas 8 lneas 8 lneas

45 A6 A7

Figura 9.14. Diagrama de bloques de un decodificador de columna

g.14, Tomando como referencia el diagrama de bloques de la memoria 2ll4{ (Fig. 9.9), disear
una memoria de lectura/escritura de 1024 x 1 bits. Definir, en primer lugar, el nmero de
lneas de direccin asociadas a los decodificadores'

Solucin: La estructura de la matriz es de 32 x 32; por tanto, las entradas del decodificador de h1a
han de ser 5 (25 :32). Como para direccionar 1024 posiciones son necesarias 10 lneas, e1 resto,
es decir, 5, se aplicar al decodificador de columna.
420 ELECTRONICA DIGITAL

Ao

A1 o
o-
A2
=+
Eo)
o!
A. 0)
o
A1

Au 46 A7 A8 As

Figura 9.15. Memoria de lectura/escritura de 1O24 x 1.

9.15. Describir las caractersticas de una ROM utilizada para implementar un decodihcador BCD
de siete segmentos. Dibujar el diagrama de bloques con las entradas y las salidas.

Solucin: La tabla de verdad del decodihcador es la siguiente:

Tabla 9.1. Tabla de verdad del Problema 9.15

Entradas Salidas
Nm.
A B C D a h c defs
0 0000 1111110
1 0001 0110000
2 0010 1101101
3 0011 1111001
4 0101 0110011
5 0101 1011011
6 0110 0011111
7 0111 1110000
8 1000 1111111
9 1001 1110011
MEMORIAS INTEG RADAS VLSI 421

a Las variables de entrada se asignan a las entradas de direccin de la ROM.


Los valores de salida del decodihcador se obtienen por las lneas de datos de la ROM.
a La longitud de palabra de la ROM ha de ser, al menos, de siete bits.
a El nmero de palabras de la ROM ha de ser, al menos, de diez. En general, para el diseo de
decodilrcadores el nmero de palabras mha de ser 2'', siendo r, el nmero de variables de entrada.
Las diez primeras palabras de la ROM se grabarn con los valores indicados en las salidas de la
tab1a.

Do a
A3 D1 b
D2
B A2 D^ d
D4
A, D- f
D. s
D Ao D. NC

Figura 9.16. Decodificador BCDIT segmentos implementado con una ROM de 16 x 8.

9.16. Disear un contador bidireccional de dos bits utilizando biestables tipo D y una ROM.

Solucin: En primer lugar es necesario construir 1a tabla de transiciones

Tabla 9.2. Tabla de transiciones del Problema 9.16

Entradas
Control Estado actual Estado futuro
biestables

R Q' Qn Q' Qo Dl Do

0 0 0 0 1 0 1

0 0 1 1 0 1 0
0 1 0 1 1 1 1

0 1 1 0 0 0 0
I 0 0 1 1 i 1

1 0 1 0 0 0 0
1 1 0 0 1 0 1

1 1 1 1 0 1 0

Las entradas de direccin de la ROM se utilizan como variables de entrada (R y estado actual
de Q, y Qo) y las salidas de datos como entradas de los biestables. En las ocho primeras posiciones
de la ROM se graban los valores de las columnas D, y Do.
En realidad, la ROM sustituye al circuito combinacional que requieren los biestables para compor-
tarse como un contador sncrono.
422 ELECTRONICA DIGITAL

A2
Do
RoM
A1 8x2
D1
An

Figura 9.17. Contador de dos bits implementado con ROM de 8 x 2.

9.17. Construir una unidad de memoria ROM de 512 palabras de cuatro bits cada una utilizando
dispositivos de 512 x 1. Determinar las lneas de direccin necesarias.

Solucin: Son necesarias nueve lneas (o bits) de direccin, ya que 2e : 512. E\ diagrama de bloques
de la unidad se muestra en la Figura 9.18.

Ao-4"

D3 D2 D1

Figura 9.18. Unidad ROM de 512 x !,.


MEMORIAS INTEGRADAS VLSI 423

9.18. Disear una unidad de RAM de 1K x 8 con CI de 1K x 4.

Solucin: Los bits de seleccin necesarios son 10 (21o : 1024). El circuito se muestra en la Figura 9.19

Ao-4"

R/W
cs

Figura 9.19. Unidad de RAM de 1K x 8.

Por primera vezttilizaremos en 1a Figura 9.19 la conexin de elementos; se hace mediante un canal,
denominado tcnicamente bus, qte no es ni ms ni menos que un conjunto de conductores que
transportan seales elctricas de un mismo tipo. Los buses de un sistema programable son los de
direcciones, de datos y de control.

9.19. Construir una ROM de 8K x 4 mediante dispositivos de 2K x 4.

Solucin: En este caso es necesario ttibzar un decodificador para la seleccin del CI al que nos
queremos dirigir. Ao-Aro

4.,

4,,
E

Figura 9.20 tr'' ar 'r POM de 8K x 4


424 ELECTRONICA DIGITAL

9.20. Dibujar el diagrama de bloques de una unidad de memoria de lectura/escritura (RAM)


de 1K x 8 y construida con elementos de 512 x 4.

Solucin: Figura 9.2I.

Ao-4"

Figura 9.21 . Unidad RAM de 1K x 8.

9.21. Disear una unidad de memoria para un sistema con microprocesador de ocho bits. Las
necesidades son4K de RAM y 4K de ROM. Los circuitos disponibles son de 2K x 4 para
memoria de lectura/escritura y de 2K x 8 para la memoria de slo lectura.

Solucin: Parala RAM se necesitan cuatro circuitos de 2K x 4 y para la ROM es suhciente con dos;
por consiguiente, el nmero total de dispositivos es de seis.
Como los circuitos RAM son de cuatro bits por posicin, es necesario seleccionar dos circuitos
simultneamente. El primero contendr los cuatro primeros bits del as de datos (Do-D) y el segundo
los cuatro restantes (Do-Dr).Por tanto, las lneas de seleccin que se precisan son cuatro exclusiva-
mente. Sin embargo, hemos optado por ut:tlizar un decodificador de tres entradas y ocho salidas con
el fin de disponer de cuatro lneas de seleccin libres, por si se desea ampliar 1a memoria total de1
sistema.
En la Figura 9.22 se muestra la unidad de memoria completa. Las lneas RIII/ y la entrada de
inhibicin/habilitacin E del decodificador se conectan al microprocesador a travs de un sencillo
circuito de lgica cableada.
MEMORIAS INTEGRADAS VLSI 425

Do-D,

R/W

4., @
Ar.
Ar"
!
a
E
o Disponibles para seleccin
O
o de otros circuitos
o

Figura 9.22. Unidad de memoria formada por 4K x 8 de RAM y 4K x 8 de ROM.

PROBLEMAS PROPUESTOS

9.22. Cuntas palabras pueden almacenarse en una memoria de 64K?

Solucin: 65 536 palabras.

9.23. Cul es el nmero de clulas de una memoria de 2K x 8 (2K de capacidad y 8 bits de longitud de
palabra)?

Solucin: 16 384 clulas.

9,24. El bus de direcciones de un sistema es de 20 lneas. Cuntas posiciones de memoria se pueden


direccionar?

Solucin: | 048 576 posiciones.

9.25. Calcular e1 nmero de lneas que son necesarias para direccionat 64K

Solucin: 16 lneas.
426 ELECTRONICA DIGITAL

9.26. Cuntas palabras de cuatro bits es posible almacenar en una matriz de 64 x 128?

Solucin: 2048 palabras.

g.27. Una memoria de 128 x 8 realiza la seleccin por coincidencia. Determinar la estructura delamattiz
y el nmero de lneas de direccin necesarias.

Solucin: 32 x 32;,7 lneas.

g.28. Disponemos de una ROM de 4K x 4 que contiene dos decodilicadores internos (uno de hla y otro
de columna). Calcular: a) nmero total de bits que puede almacenar; b) la estructura de la matriz;
c) nmero de lneas de direccin necesarias, y d) nmero de lneas de datos'

Solucin: a\ 16384; b) 128 x 128; c) 12 lineas; d) 4.

9.29. Cules son los nmeros decimales (base 10) correspondientes a las direcciones de memoria, expresadas
en hexadecimal, siguientes: 0F, FF, 4000, lABC?

Solucin: 15l- 255; 16384; 6844.

9.30. Calcular el nmero total de posiciones existentes entre las direcciones 00FF y FF00, excluidas ambas.

Solucin: 65 024 posiciones.

9.31. Dibujar el diagrama de bloques de una RAM de 128 x 8 que tiene un solo decodihcador.

9.32. Dibujar el diagrama de bloques de una ROM de 2K x 4 con seleccin por coincidencia.

9.33. Representar 1a estructura interna de una ROM cuya matriz es de 32 x 32 y la longitud de palabra
de cuatro bits.

9.34. Representar la estructura interna del decodificador de columna de una ROM de 1K x 8.

9.35. Disear una memoria de lectura/escritura de 128 x 2.

9.36, Implementar con una ROM un decodilicador 4116. lndicar el nmero de posiciones que son necesarias,
as como el contenido de cada una de ellas. Dibujar el diagrama de conexin con sus correspondientes
entradas y salidas.

g.37. Construir un contador de dcadas con biestables Z y una ROM para implementar la lgica combi-
nacional.

9.3S. Conectar cuatro elementos RAM de lK x 1 para construir una unidad de memoria de lK x 4.
MEMORIAS INTEGRADAS VLSI 427

9.39. Disear una unidad de memoria (ROM) de 64K x 8 a partir de dispositivos de 8K x 8'

L g.lO. En un determinado sistema programable se requiere una ROM de 2048 x 8 y una RAM de 4K x 8'
Los dispositivos disponibles son de 1K x 8 para la ROM y de 1K x 4 para la RAM. Representar la
unidad de memoria completa.

"/g.41. Representar el diagrama de bloques y el circuito de seleccin de una unidad de memoria compuesta
poi uru RAM de iOf , g y una ROM de 16K x 8 construida con elementos de 4K x 8 (la RAM)
y de 8K x 4 (la ROM).
APEN DICE
Encapsulados y caractersticas de la serie TTL
de integrados digitales
(Cortesa de Texas lnstruments)

sN5400 tJ) sN7400 fJ, N)


sN54H00 lJ) SNT4HOO tJ, Nl
sN54L00 (J) sN74L00 {J. N)
SN54LS00 {J, W) SN74LS00 (J, Nl
sN54S00 (J. yvl sN74S00 {J, N)

sN5402 {J} sN7402 (J. N) SNs402 (Wl


sN54L02 (J) sN74L02 {J, N) SN54L02 (T)
SN54LS02 (J, W) sN74LS02 (J. Nl
sN&so2 {J w) sN74SO2 lJ N)

sN540 (J) SN74M (J, N) SN5404 [,/]


sN54H04 (J) SN74H04 {J, N) SN54H04 (W)
SN54LM (Jl SN74LO4 (J, N) SN54L04 {T)
sN54LS04 (J, W) SN74LS04 1J, N)
sN54504 (J, Wi sN74504 {J, N)

HEX INVERf ER BUFFERS/ORIVRS


WITH OPEN,COLLECfOF
HIGH.VOLTAGE OUTPUS

06

Y.

SN54O6 (J, w) SN7t06 {J, N)

428
APENDICE 429

HEX SUFFERS/ORIVERS
WITH OPENCOLLECTOB
HIGH,VOLTAGE OUfPUTS

07
p6itive Iogicl

sN7407 {J, N}

OUADRUPLE 2'INPUT
POSITIVE-AND GATES

08
p6irivs lo0ic:
Y=AB

sN5408 lJ, Wl sN7408 {J. N)


sN54LS08 {J, W) sN74LS08 iJ, N)
sN54S08 (J, W) sN74S08 {J, N)

fRIPLE 3'INPUf
POSITVE.NANO GATES

,10

p6tivo logcl
Y=A8a

sN54r0 tJ) sN74r0 {J. Nl sN54r 0 {w}


sN54H10 {J) sN74H10 {J, N) sN54H10 (W)
sN54L10 {J} sN74L10 {J. N) sN54L10 1T)
sN54LS10 (J, W) sN74LS10 (J, N)
sN54S10 lJ, wl sN74510 iJ, Nl

TRIPLE 3.INPUI
POSITIVE-ANO CATES

fl
pGilivo logic:
Y=ABC

sN54H1 1 {J) sN74H1 1 iJ. Nl sN54H11 lW)


sN54Ls1 1 (J, W) sN74LS1 1 lJ. N)
sN54Sl 1 {J, Wl sN74S11 (J, Nl

TRIPLE 3.INPUT
POSIfIVE.NAND GATES
YVITH OPEN.COLLECTOR OUIPUTS

12

pdtiYe logic:
Y=Ba
sN5412 {J, W} sN7412 {J N)
sN54LS12 {J. W) sN74LS12 (J, N)
430 ELECTRONICA DIGITAL

HEX SCHMITT.TRIGGER
INVERTERS

t4

p6tv lo0ic:
Y=

sN5414 lJ, rrl SN7414 {J. N}


sN54LS14 (J, Wl SNr4t-.S14 lJ, N)

TRIPLE 3.INPUf
POSITIVE.ANO GATES
IVITH OPEN{OLLECTOF OUTPUTS

15

Pitlva logc:
Y-BC

sN54H15 {J, W} SN74H15 lJ, N}


SN54LS15 (J. W) SN74LS16 (J, Nl
sN54S16 {J. yV) SN74S15 {J, N)

OUAL 4.INPUT
POSITIVE.NANO GAfS

20

Fativ. logic:
v. EE6 vc c la

sN5420 (J) sN7420 lJ, N) sN5420 (W)


sN54H20 (J) sN74H20 {J, N} sN54H20 (W)
sN54L20 lJl sN74L20 {J. N) sN54L20 fT)
sN54LS20 lJ. W) SN74LS20 lJ, N)
sNs4s20 {J. w) sN7ds20 {J, N) NC No rnre.nal conectio

OUAL .lNPUT
POSITIVE.ANO GATES

21

po3itYs lqc:
Y - ABCD

SN7|H2l lJ, Nl
sN74LS21 (J, N)
NC-No lteral cn6cilon

OUAL .lNPUT
POSIfIVE.NAND GATES
WITH OPEN.COLLECTOR OUTPUTS

22

p6iiiv. lqc:
Y = ABCD
sN5122 (J, w) sN7422 {J, N} SN54H22 (w)
sN5H22 (Jl SN7!H22 (J, N)
sN5.LS22 (J, W| SN74LS22 tJ, Nl
SN54S22 {J. W} SN74S22 lJ- N) Nc-No int.rnt connectio
APENDICE 431

OUAI 4.INPUT
POSITIVE.NOH GAfES
I,\IITH SfROBE

25

pllvr logc:
Y - 61;E;c;i

sN5425 (J, fV' SN7r25 {J, r}

TRIPLE 3.INPUT
POSITIVE.NOB GATES

27

p6ilive logic:
y = A+8t+C

sN5427 lJ, W) sN7427 lJ. N)


sN54LS27 {J. vV) SN74LS27 (J. N)

&INPUT
POSITIVE.NANO GATES

30

pGtivb lo{ic:
v = racDEfcH

SN543O (J) SN743O lJ, N) SN5430 {W}


SN54H3O (J) SN74H3O {J. N) sN54H30 (W}
SNS4L3O {J) SN74L3O {J, N} SN54L30 (T}
sN54LS30 (J, v'.l) SN74LS30 lJ, N)
SN54S30 (J, W) SN74S30 (J, N) Nc-No internal

OUAORUPLE 2.INPUT
POSITIVE'OR GATS

32

ritiva lqic:
Y=A+B

sN5432 {J, W} SN7432 (J, N)


SN5|LS32 (J, W) SN74LS32 (J, Nl
SN5S32 fJ. W) SN'4S32 (J, N)

OUAORUPL 2'INPUf
POSITIVE.NOR AUFFERS
WITH OPEN-cOLLECfOR OUIPUfS

33

Y=A+8
sN5433 (J, W) SN7433 (J, N)
sNsrLS33 {J, W) SN74LS33 (J. Nl
432 ELECTRONICA DIGITAL

OUAL [-INPUT
POSIIIVE.NAND BUFFRS

40

potiva lolc:
Y=mcD

SN5140 (J) SN7r40 {J, Nl SN5440 {W)


sN54H40 {J) sN74H40 {J, N) SN54H40 (W}
sN54LS40 (J.Wl SN74LS40 {J, N)
sN549rO lJ, W) SN74S40 1J, Nl Nc-No inrs.nar conect,o

4 LINE,TO-'IO.LINE OECODERS

42 BCD-TO,DECIMAL

43 EXCES5.3-TO-DEC IMA L

44 EXCESS.3-G R AY-TO.DEC IMAL

sN5442A (J, W) SN7442A {J, N)


sN54L42 {J) SN74L42 (J, N}
sN54LS42 {J, Wt SN74LS42 lJ, N)
SN5I43A (J, Wl SN7443A (J, N)
sN54L43 lJ) SN74L43 {J. N}
SN5444a (J, wl SN74|4A (J. N)
sN54L44 (J) SN74L44 1J. N)

ACD TOSVEN'sEGMENT DECOOERS/ORIVERS

46 acrve-low.opEN-coLLEcroR, 3GV ourpurs

47 oclu, r ow,oPF\roLtrcloR, l5v nuIPLrs

sN546A {J, W) sN7446A {J, N)


sNs4L46 {J) sN74L46 {J, N)
sN5447A (J, W) sN7447A (J, N)
SN54L47 {J) sN74L47 (J, Ni
sN54LS47 (J,9{) SN7lLS47 (J, N)

ACD-TOSVEN.sEGMENT DECODERS/DRIVERS

48 ,*ra""or uP ourPurs
"uLL

sN7448 1J. N)
sN74LS48 (J Nl
APENDICE 433

'73,'H73,'L73
FUNCTION fABLE
INPUTS UTPUTS
CLEAA CLOCK J K oo CLEAR CLOCK J

LXXX L XXX LH
HJ1 LL os o H ]LL og oo
HJ-LHL HL H 1 H ,L HL
HJLLH LH H LH LH sN5473 (J. Wl SN7473 {J, N}
HH sN54H73 lJ. W) SN74H73 {J, N}
H J']_ H H TOGG LE H TOGC LE
sN54L73 (J, T) SN74L73 (J, N)
H HXX uo uo
SN54LS73 {J, W} SN74LS73 (J, N}

OUAL D.TYPE POSITIVE.DGE.TRIGGEREO FLIP.FLOPS WITH PRSET ANO CLEAR

FUNCION TABLE
INPUTS OUTPUTS
PBESf CLEAF CLOCK O oo
L H X HL
H L X X LH
L L X X H' H'
H H H HL
H H I L LH
H H L X o^ sN5474 (J) sN7474 (J, N) sN5474 (W)
sN54H74 {J) SN74H74 (J. N) sN54H74 {W)
sN54L74 (J) SN74L74 {J, Nl SN54L7r (Tl
sNsLsT4A {J, W) SN74LS74A (J. N)
sN54S74 {J. Wl SN74S74 (J. N)

OUAL J.K FLTP.FLOPS !1'ITH PRESET AND CLEAR

76
'16.',!i16
FUNCTION TABLE

H' H'
oo 6o
HL sN5476 {J. W) SN7476 {J, N)
sNs4H76 (J. W) SN74H76 lJ, N)
TOG6LE sN54LS76 iJ. W) SN74LS76 {J, N)

GATEO FULL AOOERS

8 0 3;::."""Ji-T$; ! J fl i""',#,',-"'
FUNCfION TABLE
Not 1,2, rnd 3)
(S.o

INPUTS OUNUTS
c-s A C^+r ! !
LLL HHL
LLH HLH sNs480tJ) sN7480(J.N)
LHL HLH
LHH LHL
HLL HLH
HLH LHL
HHL LHL
HHH
H - hch levdl, L - Low lev.l
doTES 1. n= .+ t+ Ai 42.B= ac+ B+ 81 82.
2, Whn Ai i! u.od ai n iput, A1 . 42 m!3t b low. Wh6 Bn is

uod 5 sn iput, B1 or 82 mus b low.


3. Whn 41 snd A2 or A1 and 82 ar u.6d a iputs, An or B'",
olpectivlV, mul bo op o !od ro gerlorm dot-AND lo9rc, sNgao{w)
434 ELECTRONICA DIGITAL

2-BIf BINARY FULL ADOERS

82

sN5482 (J. Wl SN74t2 (J, Nl

NC-NO lnlarrl con*to

4.IT BINARY FULL AOOERS WITH FAST CARRY

83

SNt|83A U. l
SN7lLS83A (J, N)

4-BIT MAGNITUO COMPARATORS

85

r!r .qai rNP!rs

sN5485 {J, W) sN7485 {J, N) sN54L85 lJ) sN74L85 (J, Nl


SN54LS85 lJ, W) SN7LS85 {J, N}
sN54S85 lJ, Wl sN74585 (J, N)

OUAORUPLE 2-INPUT EXCLUSIVE.OR GATES

86
"=AoB-AB+AE

sN5486 (J, Wl sN7486 (J, N)


SN54LS86 {J. Wl sN74LS86 iJ. N)
SN54SA6 1J Wl sN74S86 lJ. N)

FUNCTION TABLE

H - high l.val, L - low lvol


APENDICE 435

DECADE COUNTE RS

90 o,u,or-t".t*o AND DtvtDE BY FtvE

SN549OA {J, W) SN749OA (J, N)


sN54L9o {J. T) SN74L90 (J, N}
sNs4LSgo {J. w} sN74LS90 (J, N)
C - No rntral connectlon

DIVI DE,BY.TWELVE COUNTERS

92 o,u,ot-ut.t*o AND DrvrDE,BY srx

sN5492A (J, W) SN7492A {J, N)


sN54LS92 tJ, W) sN74LSg2 (J, N)

4.AII BINARY COUNfERS

93 o,u,ot-4".4*o AND DrvrDE By.ErGHr

SN5493A {J, W) SN7493A (J, N)


sN54LS93 {J.W) sN74LS93 {J. N)

4.BIf SHIFT RECISTERS

I 5 to*ott-aa r/PARALLEL oui


SHIFf RIGHT,SHIFT LFT
SERIAL INPUT

sN5495A (J. w) SN7,|96A (J, Nl


sN54LSg58 (J, W) S74LS958 lJ, N)

FUNCTION IABLE
I NPUfS OUTPTJTS

CLEAF CLOCK J K oo
LXXX LH
HILL og oo
HIHL HL
HILH LH
HIHH fOGGLE
HHXX 06 o
436 ELECTRONICA DIGITAL

OUAL J.K POSITfVE.EDGE.fRIGGEREO FLIP-FLOPS WITH PRESE ANO CLEAR


109 FUNcrro^ raBL
INPUfS UfPIJT
PRESEf CLAR CLOCK J K (]0
L H xx HL
H L x XX LH
L L X XX H' H'
H H LL LH
H HL TCGGLE
H H LH os 09
H H HH HL
H H L XX on on
sN54109 (J, Wl SN74r09 lJ, N)
sN54LSt09A (J, W) SN74LS109A tJ,N)

}TO.8 LINE OECODERS/MULTIPLEXRS

r38

sN54LSr38 (J. W) SN7/LSt38 {J, N)


sN54S138 {J, Sr) SN74S138 (J, N)

ECO.TO.OFCIMAL OECOOER/ORIVER

141 DRrvEscoLD.cArHoDE
INOICATOR TUEES

sN74l41 {J, N)

BCD,TO.OECIMAL DECODERS/DRIVERS FOR LAMPS- RELAYS, MOS

145 BcD.ro DECTMAL

sN54145 (J, W) SN74r45 (J, N)


sN54LSl45 {J, W) SN74LSr45 (J, W)

1O-LINE OECIMAL TO 4LINE ACD PRIORITY ENCODERS

147

sN54147 lJ, t/l SN74147 1J, N)


sN54LS147 (J, Wl SN74l47 (J, N)
NC No 'reral conecrro
APENDICE 437

8.LINE.TO.3.LIN OCTAL PRIORITY ENCODERS

t48

sN74148 (J, N)
SN74LSI48 IJ. N}

1.OF.16 DATA SELECTORS/MULTIPLE,XE RS

t50

sN54150 {J. W) SN74150 J. N)

t.OF.8 DATA SELECTORS/MULTIPLEXE RS

r5r

sN54LS151 {J,W) SN74LS151 (J.N}


sN54S151 (J,W) SN74S151 {J,N)

1.OF-8 DATA SELECTORS/MULf IPLEXE RS

152

DUAL 4-LINE fO 1 LINE DATA SELECORS/MULTIPLE ERS

r53

sN54153 (J. Wl sN741s3 {J. N)


sN54Lr53 tJ) SN74Ll53 iJ, N)
SN5LS153 lJ- W)
SN74LS153 iJ, N)
sN54S1s3 {J. W) SN745153 (J, N)
438 ELECTRONICA DIGITAL

4.LINE TO 16,LINE DECOOERS/DEMULTIPLEXERS

154

sN54154 {J, W) SN74154 lJ, N)


sN54Lr54 (Jl SN741154 (J. N)

OECOOE RS/OEMU Lf IP LEX E RS

OUAL 2. fO 4 LINE DECODER


DUAL I. IO 4.L1NE DEMULTIPLEXER
3, fO 8,LINE DCODER
I, fO 8,LINE OEMULfIPLEXER

15 5 rorErr-PoLE ourPUrs

156 oPEN,coLLEcroRourPUrs sN54155 (J, W) SN74155 lJ, N)


sN54LS155 tJ, W) SN74LS155 (J, N)
sN54156 (J, W) SN74156 (J, N)
sNs4LS156 {J W) SN74LS156 {J. Ni

OUAD 2. TO 1.LINE OATA SELECfORS/MULTIPLEXERS

157 NoNTNVEBTED DA'A ourPUrs

158 TNVERTED DA'A ourPurs

sN54157 (J, Wl sN74t57 {J, N)


sN541157 {J) sN74Lrs7 (J, N)
SN54LS157 (J, W) sN7LS157 {J, N)
sN54S157 (J, W) sN54S1 57 (J, Nl
sN54LS1s8 {J. W} SN7LS15E (J. Nl
SNsrS158 {J. w) sN74S158 lJ, N)

4. TO lELIN DECOOERS/DMULTIPLEXERS

t59 oPEN-coLLEcroRourPUrs

sNs4'1sg (J l,{} SN71159 {J. N)


APENDICE 439

SYNCHnONOUS 4-8r COUNf ERS

,l60

l6l
DEcADE. olREcr cLEAR

BTNARY, orREcr cLAF


ffi l;fii- - '
illl ri'"'"
llll"^".''.^:'4ll
*'"''t
'-"ts
llt ll

162
163
D.ADE.sYNcHFoNouscLEAF

BTNARY sYNcHRoNous cLEAR


ffi --;;iu;- ''

iliiiriritW) ;l ililirili
SN54162 (J, SN7'1162 (J, Nl
:l
SN54LS162A {J, W) SN74LSl62A (J, N)

:ffni{'l;" iiiri#.
Ens ...-r,--#;---.--
9.BIT OOD/EVEN PARITY GENERATORS/CHECKERS

ffil @
180
tl
il|
f*l
I I
,Iil
rr -t__r---r---r---
ll ,rrr ,Nrur v\ ooD I
ll

ll

ffi
'
I Il

_ .ffi";i '*:**:,;,
*"^+
@-:"t
SYNCHRONOUS UP/DOWN COUNTERS

lg0
r---'i-:. +-1
BcD

191 BLNARY
llrrllll ll

,,llllL---'
lt

I
ll
W ll

r E RS
ilili:iiu;l i,ry-
ffi
SYNCHRONOUS UP/OOWN DUAL CLOCK COUNTERS cr,-+
Gram--:--G-fi-6r
J:-I-:_G;6-T

I 2 l' --l-.*=J.-J={-i- I
lll-^llll
I BcD wrrH cLEAR ll

I I3 BTNARY wrrH cLEAR


ill'lll
ll L--IY.i:-i'r ll

+.rndnfuild
' '_
--a-:
sN54192 {J. W} sN?4',192 {J, N)
sN54L192 (J) sN74192 (J, Nl
sN54Ls192 (J,W) SN74LS192 (J N)
sN54193 (J. W) sN74l93 {J, Nl
sN54Lr93 (Ji sN74Ll93 {J, N)
sNs4LS193 lJ. Wi sN74LSls3 (J. )
44O ELEcrRoNrcA DrGrrAL

4 BIT BIDIRECTIONAL UNIVERSAL SHI FT REGISTERS

194

sN54194 lJ, W) SN74r94 tJ. N)


sN54LS194A (J, W) SN74LSt94A lJ, N)
SN54s194 {J, w} Sr')sr9 l. ll)

OUAO 2.INPUT EXCLUSIVE+OR GATES WIIH OPEN{OLLCTOR OUTPUTS

266

P6tv. logic; Y = A-@l- 6 1g

sNs4LS266 {J, Wl SN74LS266 (J, N)


Bbliog rata

1. Libros y manuales

ANGULo, J. M.: Electrnica digital moderna. Paraninfo, Madrid, 1983.


ARRrncl, J.; nn ANooArN, G., y DrrnnrnunNTo DE Srsrsr,tns ErcrnuIcos y DE CoNrnor:
Problemas de electrnica digital. Escuela Universitaria de Ingeniera Tcnica de Telecomunica-
ciones, Madrici, 1990.
Escura UNrvsnsrrnnrn ns INronurrcn on MnoRIo: Ejercicios de sistemas digitales. Madrid,
1981.
G.scN on ToRo, M.; Lrlr HnnNNonz, A., y PnrNnoos Boros, Y.: Problemas prcticos de diseo
lgico. Paraninfo, Madrid, 1990.
Gn P,ou,r,e, A. J.: Electrnica general. Dispositiuos y sistemas digitales. McGraw-Hill, Madrid,
1990.
M.I.NDADo, E.: Sistemas electnicos digitales. Marcombo, Barcelona, 1984.
M.LNoloo, E.: Problemas de electrnica digital. Marcombo, Barcelona, 1977.
Muoz MnnlNo, E.: Circuitos electrnicos. Tomo 4. Escuela Universitaria Superior de Ingenieros
de Telecomunicaciones, Madrid, 1981.
Pnz Hucr, A.: Circuitera bsica en TTL. Marcombo, Barcelona, 1979.
Rauos FnNNnz, A., y Relros Ronncunz, A: Automatismos digitales. Diseo lgico binodal.
Paraninfo, Madrid, 1982.
RooRcunz, A.; RosIno, M.; Cnnln^Lrro, R.; SnnRANo, T., y BraNco, P. J.: Prctcas de electrni'
ca. Sistemas digitales: principios y aplicaciones. McGraw-Hill, Madrid,l99l.
Taun, H.: Circuitos digitales y microprocesadores. McGraw-Hill, Madrid, 1991.
ToKHErrr, R. L: Principios digitales. McGraw-Hill, Madrid, 1990.

2. Catlogos

MoroRou SrIrrrcoNoucroRs: Fd-rl and LS TTL Data. Gran Bretaa, 1987.


NarroNar SurcoNoucrons ConpoRArroN: Logic Databook Volmenes I y II. EE. UU., 1984.
Prrrllps: Electronic Components and Materials. TTL Logic Series.
Txns INsrnuunNrs: The TTL Data Book for Design Engineers. ltalia, 1976.
Tnx,s INsrnutrnNrs TTL Aduanced Low-Power Schottky, Aduanced Schottky Volmenes I y II.
1989.

441
lndice analtico

latch,23O
Absorcin, 2, 3
Master-Slaue, 23I
Activacin,
por flanco, 228,231 RS, 229, 231,235
por nivel, 228,230 sncronos, 229
Algebra de Boole, T,229,236
complementacin, 1,2 Binario, 126
definicin, 1
Binario nalural,126
multiplicacin, 1, 2 Boole, lgebra, 1

postulados, 2 Caractersticas de transferencia, 65


propiedades oPeraciones, 1 Cargabilidad, 66
suma, 1, 2 Circuito combinacional, 164
teoremas, 2, 3 Circuito secuencial sncrono, 278
Armadura de un rel, 372 Circuitos secuenciales, 228
Arranque, Clasificacin integrados, 164
asncrono de un circuito secuencial, 289 Clasificacin integrados combinacionales, 165
sncrono de uir circuito secuencial, 288 Codihadores,
Autmata, con prioridad,166,179
de Mealy,279 definicin, 165
de Moore, 278 sin prioridad, 165
Autmatas hnitos, 278 Cdigos,
Automatismos, BCD Aiken, 134. l9l
circuito de mando, 366 BCD exceso en tres, 134,217
circuito de Potencia, 366 BCD natural, 134, 183, 191
clasificacin, 365 BCD ponderados, tr34
con ciclo de trabajo, 368 binarios, 132
dehnicin, 365 Gray, 132,218
no programados, 366 Johnson, 133
programados, 367 Comparadores binarios, 17 5, 212
sin ciclo de trabajo, 368 Contactos NA, 372
trabajo en ciclo nico, 368 Contactos NC, 372
Base, 125 Contadores,
asncronos, 232,253
Biestables,
asncronos, 228
definicin, 232
sncronos, 232
cronogramas, 236
D,230,231,237 Convenio niveles lgicos, 1, 65
definicin, 228 Conversiones,
Edge triggered,23l binario a decimal 127
JK,229,231,236 binario a hexadecimal, 129

443
444 tNDtcE ANALrlco

binario a octal,129 con multiplexores, 172, 203


decimal a binario, 128 con pulsadores y contactores,3T2
decimal a octal, 130 con puertas, 66, 9
hexadecimal a binario, 131 con puertas NOR, 66, 82
hexadecimal a decimal, 132 con puertas NAND, 66, 80
hexadecimal a octal, 132 Implementar un tipo de biestable con otros tipos,
octal a binario, 131 243
octal a decimal, 130 Indiferentes en una funcin lgica, 31
octal a hexadecimal, 131 Inmunidad al ruido, 65
Convertidores de cdigo, l7l,193 Integrados,
Cronogramas , 67, 236 LSI, 164
Culata de w rel,372 MSI, 164
Chip select, 408 SSI, 164
De Morgan, 3
VLSI, 164
Decodihcadores, Leyes de,
nodo comn, 167 absorcin,2, 3
ctodo comn, 167, 189,213 absorcin gener alizada, 6
definicin, 167,182 transposicin, 3
excitadores, 167 Mapa de memoria, 416
no excitadores, 167 Mapas de Karnaugh,
Diagrama de flujo de un autmata, 280,28t de cinco variables,27, 49
Diseo de,
de cuatro variables, 27, 41
autmatas ftnitos,279 de dos variables,27,32
circuitos digitales, 68 de tres variables,27, 33
contadores asncronos, 253 deftnicin,27
Divisor de frecuencia, 236 para OR exclusiva, 93
Ecuacin maxterms, 3 representacin de ecuaciones, 28, 32
Ecuacin minterms, 3 simplihcacin de indiferentes, 108
Entrada de, l|daftiz de memoria,410
emergencia, 369 Maxterms, 3
marcha, 368 Memoria,
parada, 368 capacidad, 406
rearme, 369 caractersticas, 406
Escala de integracin. 164 direccionamiento, 408
Esquema de bloques de un automatismo, 366 expansin de la capacidad,409
Estados, expansin de la longitud de palabra, 409
de enfrada,278 organizacin, 410
de salida, 278 tipos, 407, 408
equivalentes, 281 Mtodo de induccin complefa,2
internos, 278 Minterms, 3
Mdu1o de cuenta,232
Familia l6gica, 66 Multiplexores , l7l, 202
Fan out,66 N{ultiplicacin en binario natural, 153
Flip-Flops,23l
Forma dual de una ley,2 Niveles lgicos, 65
Formas cannicas de una ecuacin, 3 Noise margins, 65
Formas de arranque, 287 Obtencin de la ecuacin de una funcin, 3
Obtencin de la ecuacin maxterms, 4, l7
Hexadecimal, 126
Obtencin de la ecuacin minterms, 4, 17
Implementacin de funciones lgicas, Octal 126
con decodihcadores, 169, 183 Operadores lgicos, 63
..
tNDrcE ANALlrlco 445 f

Principio de funcionamiento de un rel, 371 pulsadores, 369


Principio de funcionamiento de un contactor, 371 rels,371
Propagaton delaY, 65 representacin de puertas integradas, 63, 64
Puertas lgicas. representacin de puertas l6gicas, 63, 64
AND, 63, 64 : Simplificacin de,
Buffer, 64 ecuaciones, 4
ecuaciones en mapas de Karnaugh,2T' 43
caractersticas de transferencia, 65
ecuaciones mtodo algbraico, 4
cargabilidad, 6,
definicin, 63 ecuaciones mtodo litblular, 4,27
imply,64 ecuaciones tablas de Quine-McCluskey, 29
inhibit,64 Sistemas de numeraci6' 125' ,,
inmunidad al ruido, 65 Suma en binario BCD' 15 "
inversora, 63 Suma en binario natural, 153
multiplicadora, 63 Sumador total,177
multiplicadora negadora, 63 Tablas de,
NAND,63,64 agrupamientos base' 30
NO, 63, 64 agrupamientos Primer orden, 30
NOR, 63, 64 agrupamientos segundo orden, 30
NOR EXCLUSIVA,63,64 estados, 282
oR,63, 64 excitacin, 283
OR EXCLUSIVA,63,64 Quine-McCluskeY' 29
suma exclusiva, 63 reductora final, 31
suma exclusiva negada, 63 transiciones (uase tabla de excitacin)
sumadora, 63 verdad,2
verdad, obtencin partiendo de una ecuacin'
13
sumadora negadora, 11

tiempo de ProPagacin, 5 Tecnologa,


R/W,408 CMOS,66
de apoyo, 66
RAM,408
de base, 66
Registro de almacenamiento, 265, 266
fabricacin, 66
Registro de desPlazamento, 234
Resta en binario natural, 153
MOS,66
Restador, 178
TTL, 66
ROM,408 Teorema de De Morgan, 3

Tiempo de ProPagacin, 63
Seleccin celda de memoria lineal, 410
Variables,
Seleccin celda de memoria por coincidencia'
411
anuladoras, 367,3'18
Semirrestador, 215
Semisumador, 176
creadoras, 36'7' 378
lgicas, 1
Simbologa de, 213
vi.,r"utiraio. led de riete segmentos, 168' 189'
contactores, 370

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