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Ting Vit
Operacin [editar]
SCLK (Clock): Es el pulso que marca la sincronizacin. Con cada pulso de este reloj, se lee o
se enva un bit. Tambin llamado TAKT (en Alemn).
MOSI (Master Output Slave Input): Salida de datos del Master y entrada de datos al Slave.
Tambin llamada SIMO.
MISO (Master Input Slave Output): Salida de datos del Slave y entrada al Master. Tambin
conocida por SOMI.
SS/Select: Para seleccionar un Slave, o para que el Master le diga al Slave que se active.
Tambin llamada SSTE.
La Cadena de bits es enviada de manera sncrona con los pulsos del reloj, es decir con cada
pulso, el Master enva un bit. Para que empiece la transmisin el Master baja la seal SSTE
SS/Select a cero, con esto el Slave se activa y empieza la transmisin, con un pulso de reloj al
mismo tiempo que el primer bit es ledo. Ntese que los pulsos de reloj pueden estar programados
de manera que la transmisin del bit se realice en 4 modos diferentes, a esto se llama polaridad y
fase de la transmisin:
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Ventajas [editar]
Desventajas [editar]
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No hay seal de asentimiento. El servidor podra estar enviando informacin sin que estuviese
conectado ningn cliente y no se dara cuenta de nada
No permite fcilmente tener varios servidores conectados al bus
Slo funciona en las distancias cortas a diferencia de, por ejemplo, RS-232, RS-485, o Bus
CAN
Cuando se configure como Maestro, la interfaz SPI no tendr un control automtico de la lnea SS.
Este debe ser manejado por software antes de que la comunicacin pueda empezar, cuando esto
es realizado, escribiendo un byte en el registro de la SPI comienza el reloj de la SPI, y el hardware
cambia los 8 bits dentro del Esclavo. Despus de cambiar un Byte, el reloj del SPI para,
habilitando el fin de la transmisin ( SPIF ). Si la interrupcin del SPI est habilitado (SPIE) en el
registro SPCR, una interrupcin es requerida. El Master podra continuar al cambio del siguiente
byte escribiendo dentro del SPDR, o sealizar el fin del paquete colocando en alto el Esclavo
seleccionado, lnea SS. El ltimo byte llegado se mantendr en el registro Buffer para luego
usarse.
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Cuando lo configuramos como un Esclavo, la interfaz ISP permanecer durmiendo con MISO en
tres-estados siempre y cuando el pin SS este deshabilitado. En este estado, por el software se
podra actualizar el contenido del registro SPDR, pero los datos no sern desplazados por la
llegada del pulso de reloj en el pin SCK hasta que el pin SS no sea habilitado( '0' ). Ser visto
como un byte completamente desplazado en el fin de la transmisin cuando SPIF se habilite. Si la
interrupcin SPI, SPIE en SPCR, est habilitada, una interrupcin es solicitada. El Esclavo podra
continuar para colocar nuevos datos para ser enviados dentro del SPDR antes de seguir leyendo
la data que va llegando. El ltimo byte que entra permanecer en el buffer para luego usarse.
(MSTR en SPCR es seteado), el usuario puede determinar la direccin del pin SS.
Si SS es configurado como salida, el pin es una salida general la cual no afecta el sistema SPI.
Tpicamente , el pin SS ser manejado desde el Esclavo.
Si es como entrada, este debe ser enviado a alto para asegurar la operacin SPI del Master.
Bit 7 - SPIE
Bit 6 - SPE
Bit 5 - DORD
Orden de datos, si es '1' el lsb sale primero. Si es '0' el MSB sale primero.
Bit 4 - MSTR
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como entrada y es habilitado('0') mientras MSTR est habilitado, MSTR ser deshabilitado, y
SPIF( en SPSR) se habilitara.
Bit 3 - CPOL
Polaridad del reloj, si es '1' SCK ser activo en alto de lo contrario ser activo en bajo.
Bit 2- CPHA
Bit 7 - SPIF
Bandera de interrupcin del SPI. Cuando una transferencia serial es completada, la bandera SPIF
es habilitada. Una interrupcin es generada si SPIE(en SPCR) y SREG estn habilitados. Si SS es
una entrada y est en habilitada('0') cuando el SPI est en modo Master, este tambin habilitara
la bandera SPIF. SPIF es deshabilitada por hardware cuando es ejecutada la correspondiente
interrupcin manualmente.Alternativamente, el bit SPIF es deshabilitado por la primera lectura del
registro de estado SPI con SPIF activo.
Bit 6 - WCOL
Bit 0 - SPI2x
SCK
Es el de salida del Master, en el Esclavo es el reloj de entrada para el canal SPI, Cuando el SPI es
habilitado como un Esclavo, este pin es configurado como una entrada a pesar de la
configuracin de DDB5. Cuando el SPI es habilitado como Master, la direccin de datos de este
pin es controlada por DDB5. Cuando el pin es forzado por el SPI a ser una entrada, la pull-up
puede ser controlada por el bit PORTB5.
Bus de datos
IC
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Categora: Buses
Se edit esta pgina por ltima vez el 22 mar 2016 a las 01:40.
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