Nuevo Transconductor de Alta Velocidad Basado en Transistores QFG

DEPARTAMETO DE IGEIERA ELECTRICA
ESCUELA SUPERIOR DE I GE IEROS

UNIVERSIDAD DE SEVILLA
PROYECTO FIN DE CARRERA

Ingeniera de Telecomunicacin
NUEVO TRANSCONDUCTOR DE ALTA

VELOCIDAD BASADO EN TRANSISTORES QFG
AUTOR: Jos Manuel Rodrguez Snchez

TUTOR: Fernando Muoz Chavero
Noviembre de 2008
Agradecimientos
Quiero agradecer a Ramn, Fernando, Trini, Hakim, Mariano y a todos

los que me han ayudado en la realizacin de este proyecto.
Agradecer tambin a mi familia por el apoyo y a mis amigos por todos

los buenos momentos que hemos pasado en estos aos de universidad.
NDICE
1. INTRODUCCIN ...............................................................................................- 5 -
1.1. Inversor CMOS...........................................................................................- 7 -
1.2. Transconductor de Nauta .......................................................................- 10 -
1.2.1. Conversin V-I..................................................................................- 10 -
1.2.2. Control de modo comn y mejora de la ganancia......................- 15 -
1.2.3. Ancho de banda ...............................................................................- 18 -
1.2.4. Distorsin ..........................................................................................- 18 -
1.2.5. Ruido..................................................................................................- 19 -
1.2.6. Resumen ...........................................................................................- 20 -
1.3. Transistores de puerta flotante (FG).....................................................- 21 -
1.4. Mejora del OTA de Nauta con MIFGT..................................................- 23 -
1.5. Transistores de puerta quasi-flotante (QFG).......................................- 27 -
2. DISEO.............................................................................................................- 32 -
2.1. Inversores principales (Inv1-Inv2) .........................................................- 36 -
2.2. Control de modo comn (Inv3-Inv6) .....................................................- 44 -
2.3. Amplificador operacional ........................................................................- 46 -
2.4. Transconductor completo .......................................................................- 54 -
3. IMPLEMENTACIN........................................................................................- 68 -
3.1. Amplificador operacional ........................................................................- 69 -
3.2. Inversores .................................................................................................- 73 -
3.3. OTA completo...........................................................................................- 76 -
3.4. Simulaciones postlayout .........................................................................- 78 -
3.5. Montaje de fabricacin............................................................................- 82 -
3.6. Resultados ................................................................................................- 84 -
4. CONCLUSIONES ............................................................................................- 85 -
BIBLIOGRAFA .......................................................................................................- 86 -
INTRODUCCIN
1. INTRODUCCIN
La microelectrnica est en constante evolucin, debido a que las
nuevas tecnologas demandan cada vez ms y mejores prestaciones como
pueden ser altas velocidades de transmisin, recepcin y procesamiento,
menores consumos, menores dimensiones, etc. Todo esto hace que se
busquen circuitos electrnicos con caractersticas tales como gran ancho de
banda, elevada ganancia, bajos niveles de ruido, pero como se ha dicho
anteriormente, que el consumo, el tamaos y las dems prestaciones sean
iguales o mejores que las que tienes los dispositivos ya existentes.
Los avances realizados en el campo de la fabricacin de los

dispositivos microelectrnicos, estn dirigidas en mayor o menor medida a la
disminucin del rea de silicio ocupada por los transistores y como
consecuencia el aumento de la velocidad de los mismos. Esto se ha venido
produciendo desde la aparicin de los primeros circuitos integrados, y ha sido
fundamental para el desarrollo de la ciencia en las ltimas dcadas del siglo
XX. Gracias a la disminucin del tamao y el aumento de la velocidad de los
dispositivos electrnicos, se han podido disear y fabricar dispositivos con
capacidades de clculo asombrosas y que permiten el desarrollo de productos
y aparatos que antes eran impensables. Sin embargo la disminucin de los
tamaos de los transistores no permite mejorar ciertas caractersticas de los
dispositivos microelectrnicos, esto hace que se busquen diferentes tcnicas,
mediante las cuales se mejoren las prestaciones del dispositivo introduciendo
algunos elementos adicionales en el diseo.
Departamento de Ingeniera Electrnica -5-

INTRODUCCIN
En la realizacin del presente proyecto se pretende mejorar un

transconductor ya existente y desarrollado por Bram Nauta, basado en
inversores CMOS, el cual se describir ms adelante. Mediante la utilizacin de
transistores de puerta quasi-flotante, se pretende mejorar las prestaciones de
dicho transconductor.
Tanto el transconductor de Nauta como una mejora de dicho

transconductor con transistores de puerta flotante (FG) sern descritos a
continuacin. Adems los transistores de puerta quasi-flotante (QFG), as como
los transistores FG que tambin sern usados para la realizacin de un circuito
de polarizacin.

INTRODUCCIN
1.1. Inversor CMOS
A continuacin se explicar el funcionamiento del inversor CMOS, ya

que es parte fundamental del transconductor de Nauta y es importante conocer
algunas de sus caractersticas.
El inversor CMOS es un circuito muy sencillo formado nicamente por

dos transistores MOS, uno tipo p y otro tipo n, cuyas puertas (G) estn
conectadas entre si formando el terminal de entrada del inversor, mientras que
los drenadores (D) ambos conectados, forman el terminal de salida del
inversor. Por ltimo, la fuente (S) del transistor tipo n va conectada a tierra o a
la tensin ms baja del circuito y la fuente del transistor tipo p va conectada a la
alimentacin del circuito. En la siguiente figura se puede el esquema de un
inversor CMOS.
Figura 1 . Inversor CMOS

INTRODUCCIN
Los transistores tienen tres regiones de funcionamiento dependiendo

de la tensin que hay en cada uno de sus terminales. Un resumen de las zonas
de funcionamiento, las condiciones y las ecuaciones correspondientes a cada
zona se pueden ver en la siguiente tabla.
NMOS
Regin Condicin Intensidad de drenador
Corte VGS < Vtn ID = 0
W V
Lineal VGS > Vtn , VDS < VGS Vtn I D = n C ox' VGS Vtn DS VDS
L 2
n C ox' W
Saturacin VGS > Vtn , VDS VGS Vtn ID = (VGS Vtn )2 (1 + VDS )
2 L
PMOS
Regin Condicin Intensidad de drenador
Corte VSG < Vtp ID = 0
W V
Lineal VSG > Vtp , VSD < VSG Vtp I D = p C ox' VSG Vtp SD VSD
L 2
p C ox' W
Saturacin VSG > Vtp , VSD VSG Vtp ID =
2 L
(V SG Vtp ) (1 + V
2
SD )
Tabla 1. Regiones de funcionamiento de transistores MOS
Sabiendo cuales son las regiones de funcionamiento de los

transistores podemos ver que el inversor CMOS funciona de manera que
cuando a la entrada tenemos un valor de tensin elevado, el transistor tipo p se
encontrara en la regin de corte, mientras que el transistor tipo n se encontrar
en la regin lineal, por tanto a la salida tendremos un valor de tensin bajo.
Justo lo contrario suceder cuando a la entrada tengamos un nivel de tensin
bajo. En la siguiente figura se puede observar ms en profundidad las distintas

INTRODUCCIN
zonas en las que funciona el inversor CMOS, dependiendo de en que regin de

funcionamiento se encuentre cada uno de los transistores.
Figura 2 . Regiones de funcionamiento del inversor CMOS

INTRODUCCIN
1.2. Transconductor de Nauta
Ahora vamos a pasar a describir el funcionamiento del transconductor

de Nauta. Hablaremos primero de la conversin tensin-intensidad y
seguiremos con el control del modo comn, la ganancia, el ancho de banda, la
distorsin y el ruido.
1.2.1. Conversin V-I
Como ya se ha comentado anteriormente, este transconductor est

basado en el inversor CMOS. Este inversor no tiene nodos internos y tiene una
buena linealidad en la conversin tensin-intensidad si el factor del transistor
de canal n y el del transistor de canal p estn bien matcheados. Consideremos
primero el inversor de la figura siguiente.
Figura 3 . Inversor simple
Departamento de Ingeniera Electrnica - 10 -

INTRODUCCIN
Si escribimos la corriente de drenador en saturacin de cada transistor

como en las dos ecuaciones siguientes
n n C oxWn
I dn = (V gsn Vtn ) ,
2
con n = 1
2 Ln
p p C oxW p
I dp = (V gsp Vtp ) ,
2
con p = 2
2 Lp
Entonces la corriente de salida Iout del inversor simple se escribe de la

siguiente forma
I out = I dn I dp = a (Vin Vtn ) + b Vin + c

2
3
Donde las constantes a, b y c son
1
a= ( n p ) 4
2
b = p (Vdd Vtn + Vtp ) 5
1
c=
2
(
p Vtn2 (Vdd + Vtp )2 ) 6
Asumimos que trabajamos en inversin fuerte y saturacin. Si n p ,
entonces a 0 y la conversin tensin-intensidad no es lineal. El error es un

trmino cuadrtico que puede ser cancelado si se usa una estructura
balanceada.

INTRODUCCIN
Figura 4 . Generacin de la tensin de modo comn Vc
La corriente de salida es cero cuando Vin = Vc (ver figura anterior), donde
dicha Vc es
Vdd Vtn + Vtp

Vc = + Vtn 7
n
1+
p
Cuando n = p y Vtn = Vtp , entonces Vc = Vdd 2

INTRODUCCIN
En la siguiente figura se muestra la versin balanceada del inversor

simple ya presentado anteriormente.
Figura 5 . Versin balanceada del inversor
Los dos inversores matcheados (Inv1 e Inv2) tienen a la entrada una

tensin diferencial Vid balanceada alrededor de la tensin de modo comn Vc .
Las corrientes de salida Io1 e Io2 pueden ser calculadas, as como la intensidad
de salida diferencial Iod, obtenida restando las dos anteriores.
2
1 1
I o1 = a Vc Vtn + Vid + b Vc + Vid + c 8
2 2
2
1 1
I o 2 = a Vc Vtn Vid + b Vc Vid + c 9
2 2
I o1 I o 2 = Vid (b + 2a (Vc Vtn )) = Vid ( p (Vdd Vc + Vtp ) + n (Vc Vtn )) 10

INTRODUCCIN
Por tanto la corriente diferencial de salida Iod es lineal con la tensin

diferencial de entrada. Usando la ecuacin de la tensin Vc vista anteriormente,
obtenemos.
I od = I o1 I o 2 = Vid (Vdd Vtn + Vtp ) n p = Vid g md 11
La ecuacin anterior es valida cuando los transistores operan en

inversin fuerte y saturacin. La transconductancia diferencial g md es lineal
incluso con inversores no lineales ( n p ). Sin embargo para reducir la
corriente de salida de modo comn, n y p deben ser muy parecidas. La
linealidad en la conversin tensin-intensidad se obtiene haciendo uso de la ley

cuadrtica y de las propiedades de matcheo de los transistores MOS.
La transconductancia puede ser sintonizada por medio de la tensin de

alimentacin Vdd , por tanto se necesita una fuente de tensin sintonizable. Esta
es una de las desventajas que tiene el transconductor de Nauta.
En la siguiente figura se representa el circuito del transconductor de

Nauta completo, que consta de seis inversores CMOS, en principio todos ellos
iguales. En dicho transconductor la conversin tensin-intensidad la realizan
Inv1 e Inv2. Este circuito no tiene nodos internos a excepcin de los nodos de
alimentacin.

INTRODUCCIN
Figura 6 . Transconductor de Nauta completo
1.2.2. Control de modo comn y mejora de la ganancia
La tensin de modo comn de las salidas Vo1 y Vo2 estn controladas

por cuatro inversores (Inv3-Inv6). Por el momento asumimos que la
transconductancia ( gm ) de estos inversores es lineal ( n = p ). Los inversores
4 y 5 estn conectados como resistencias entre los nodos de salida y la tensin

de modo comn Vc . Los valores de estas resistencias son 1 gm4 y 1 gm5
respectivamente. Los inversores 3 y 6 inyectan corriente de valor gm3 (Vc Vo1 )
y gm6 (Vc Vo 2 ) respectivamente en las resistencias anteriores.
El resultado para seales de salida de modo comn es que el nodo

Vo1 esta virtualmente cargado con una resistencia de valor 1 ( gm5 + gm6 ) y el
nodo Vo 2 con una resistencia de valor 1 ( gm3 + gm 4 ) . Mientras que para
seales de salida diferenciales dichos nodos estaran cargados con

resistencias de valor 1 ( gm5 gm6 ) y 1 ( gm4 gm3 ) .

INTRODUCCIN
Si los cuatro inversores tienen la misma tensin de alimentacin y

estn perfectamente matcheados, todos tendrn la misma gm . De este modo
la red formada por los inversores Inv3-Inv6 constituye una carga de baja
resistividad para seales de modo comn, y una carga de alta resistividad para
seales diferenciales, obteniendo un control de la tensin de modo comn de
salida. La tensin de modo comn tendr el valor de Vc . En la siguiente tabla
se resumen los valores de las resistencias que cargan los nodos Vo1 y Vo 2 .
Nodo de salida Resistencia de modo comn Resistencia diferencial

Vo1 1 ( gm5 + gm6 ) 1 ( gm5 gm6 )
Vo 2 1 ( gm3 + gm 4 ) 1 ( gm4 gm3 )
Tabla 2. Resistencias de carga de los nodos Vo1 y Vo 2
Si los inversores Inv3-Inv6 no so totalmente lineales ( n p ) pero
estn perfectamente matcheados la carga resistiva es no lineal para las

seales de modo comn, pero para seales diferenciales, todos los trminos no
lineales se cancelan.
La ganancia del transconductor puede incrementarse cargando los

inversores diferenciales Inv1 e Inv2 con una resistencia negativa para seales
diferenciales. Eligiendo gm3 > gm4 , con gm 4 = gm5 y gm3 = gm6 , la resistencia
negativa 1 gm = 1 (gm4 gm3 ) = 1 (gm5 gm6 ) se implementa si necesidad
de aadir nodos al circuito. Las anchuras de los transistores de los inversores

Inv4 e Inv5 se eligen un poco ms pequeas que las de los inversores Inv3 e
Inv6.

INTRODUCCIN
La ganancia en dc puede ser modificada con una fuente de

alimentacin diferente para los inversores Inv4 e Inv5 y cuyo valor sera Vdd' . Si
esta tensin Vdd' es idntica para los inversores antes nombrados y el matcheo
es ideal, entonces la ganancia en dc puede tericamente ser infinito si

gm = 3 roi , donde roi es la resistencia de salida de un inversor. Sin embargo
la mxima ganancia se ve degradada por el mismatch. Asumiendo
gm 4 = gm5 = gm0 y gm3 = gm6 = gm0 gm gm , donde gm es la diferencia
de transconductancia deseada e igual a 3 roi . La ganancia del transconductor
para seales diferenciales es entonces.
gmd gm d gm d gm d
Ao = = = = 12
g out 3 3 gm
+ gm 4 gm3 + gm + gm
roi roi
Normalmente gm d gm3 gm 4 . La ganancia en dc, por lo tanto, es
igual al valor recproco de la relacin de error de la transconductancia gm gm

debido al mismatch. Este error puede hacerse pequeo usando tcnicas de
layout adecuadas. En este anlisis se considera que el mismatch gm es el
mismo para gm3 y gm6 ( gm 4 = gm5 y gm3 = gm6 ). Si no fuese as, la conclusin
del clculo se mantiene vlida, sin embargo las dos salidas sern ligeramente
diferentes.
La conclusin es que eligiendo gm3 y gm6 mayores que gm4 y gm5 se
consigue una mejora significativa de al ganancia en dc del transconductor sin

afectar al ancho de banda.

INTRODUCCIN
1.2.3. Ancho de banda
El transconductor de Nauta tiene un elevado ancho de banda debido a

que los polos no dominantes se encuentran en el rango de los gigahercios,
debido a la ausencia de nodos internos en el circuito.
1.2.4. Distorsin
Si usamos el modelo ideal de lay cuadrtica de los transistores

expuesto en las ecuaciones 1 y 2, la conversin tensin-intensidad ser
perfectamente lineal. Sin embargo un anlisis ms detallado, muestra que hay
no linealidades debido a la reduccin de la movilidad. En una aproximacin de
primer orden, esto se puede modelar como.
o
= 13
1 + VGS VT
Para obtener una expresin manejable hacemos simplificaciones.

Asumiendo n = p = , y por tanto Vc Vtn = Vdd Vc Vtp = Vo , y asumiendo
tambin ( Vo ) << 1
2
Vo (5Vo ( n + p ) + 4) 1 (8Vo n p + n + p ) 1 3
I od Vid Vid 14
1 + 2 Vo ( n + p ) 2 1 + 4 Vo ( n + p ) 8
Esta ltima expresin la podemos volver a simplificar si Vo << 1 ,
obteniendo as la siguiente expresin.

INTRODUCCIN

I od 2 VoVid ( n + p )Vid3 15
8
La reduccin de la movilidad de ambos transistores causa

principalmente distorsin de tercer orden. La distorsin de segundo orden
debido a n p , combinado con el mismatch entre los inversores Inv1 e Inv2
es muy pequea en la prctica. Normalmente la modulacin de la longitud del

canal es tambin una fuente de distorsin en circuitos con linealizacin de ley
cuadrtica. Debido a la compensacin de las resistencias de salida en el
transconductor (mejora de la ganancia), la modulacin de la longitud del canal,
no es fuente de distorsin en este circuito.
1.2.5. Ruido
El ruido trmico de la corriente de drenador de un solo transistor se

puede escribir de la siguiente forma.
2
i dt = 4 k T c gm f 16
El ruido diferencial de salida del transconductor puede escribirse as.
i od = 4 k T c f gmi
2
17
Donde gm i es la suma de todas las transconductancias de los seis
inversores y c = c n = c p es el coeficiente de ruido trmico de los transistores
1< c < 2 .

INTRODUCCIN
Notar que el transconductor tiene un comportamiento de clase AB. El

suministro de corriente tambin depender por tanto de la seal de entrada.
1.2.6. Resumen
Podemos decir que este es un transconductor lineal, sin nodos

internos y con una resistencia de salida sintonizable. La ganancia en dc esta
nicamente limitada por el mismatch, un mismatch de menos del 0,5% da una
ganancia de al menos 200, lo cual es suficientemente grande para muchos
filtros. Los polos parsitos estn localizados en el rango de los gigahercios. La
transconductancia puede ser sintonizable por medio de la fuente de
alimentacin Vdd y la resistencia de salida por medio de otra fuente de
alimentacin separada y de valor Vdd' . La sintonizacin de la transconductancia

da como resultado la sintonizacin de la frecuencia de corte en un filtro y la
sintonizacin de la resistencia de salida da como resultado la sintonizacin de
la fase del integrador y por tanto de los factores de calida de un filtro construido
con este transconductor.

INTRODUCCIN
1.3. Transistores de puerta flotante (FG)
Los transistores de puerta flotante es una clase de transistor usado

normalmente para almacenamiento no voltil como memorias flash, EPROM y
EEPROM. Los transistores MOS de puerta flotante son tiles por que tienen la
capacidad de almacenar una carga elctrica durante un gran periodo de tiempo
incluso sin estar conectado a una fuente de alimentacin.
Los MOS de puerta flotante estn formados por un transistor MOS

normal y una o ms capacidades usadas para controlar las tensiones en la
puerta flotante. El oxido rodea a la puerta, por lo tanto la carga atrapada en la
puerta flotante permanece all.
Figura 7 . Transistor MOS de puerta flotante
En un transistor de puerta flotante de mltiples entradas (MIFGT), cada

entrada i esta conectada a la puerta flotante por medio de una capacidad polyII-
polyI C i . En la siguiente figura podemos ver el circuito equivalente de un
transistor nMOS incluyendo las capacidades parsitas.

INTRODUCCIN
Figura 8 . MOS de puerta flotante (circuito equivalente)
Considerando la ley de conservacin de carga en la puerta flotante

tenemos.
i=
0 = C i (Vi VG ) C S (VG VS ) C D (VG V D ) C B (VG V B ) 18
i =1
Donde C S , C D y C G son las capacidades desde la puerta a la fuente,
el drenador y el sustrato respectivamente y VG , VS VD y VB son las tensiones
en la puerta flotante, la fuente, el drenador y el sustrato. Por tanto un transistor

de puerta flotante de N entradas se comporta como un transistor de N+3
entradas, tres de ellas negativas, por medio de las capacidades de fuente,
drenador y sustrato.

INTRODUCCIN
1.4. Mejora del OTA de Nauta con MIFGT
Como ya se comento anteriormente, la principal desventaja que tiene

el transconductor de Nauta, es que la sintonizacin se consegua modificando
la tensin de alimentacin, lo que hace que dicho transconductor no se pueda
usar en aplicaciones con una baja tensin de alimentacin. Usando transistores
de puerta flotante se consigue un ajuste del transconductor sin tener que
modificar la tensin de alimentacin.
En la siguiente figura se observa la implementacin de un inversor con

transistores de puerta flotante.
Figura 9 . Inversor simple con MIFGT
Reemplazando todos los inversores simples del transconductor de

Nauta por inversores con MIFGT se consigue el esquema del nuevo
transconductor. Analizando, llegamos a las siguientes expresiones para las
tensiones de puerta de los transistores n y p.

INTRODUCCIN
C1nVbn + C 2 nVin C DnVo

VGn = = X nVbn + YnVin + Z nVo 19
C1n + C 2 n + C Sn + C Dn + C Bn
C1 pVbp + C 2 pVin C DpVo + (C Bp + C Sp )Vdd

VGp = = X pVbp + Y pVin + Z pVo + W pVdd 20
C1 p + C 2 p + C Sp + C Dp + C Bp
Las tensiones Vbn y Vbp aadidas a la tensin de puerta del transistor,
hacen posible que el inversor opere en el rango completo de tensiones. Las

tensiones Vb cercanas a los rales de alimentacin son suficientes para
mantener los transistores en la regin de saturacin para cualquier tensin de

entrada.
Si elegimos X n = X p = X , Yn = Y p = Y y Z n = Z p = Z , y adems
Vbn = Vdd Vbp = Vb , la corriente diferencial de salida se puede expresar como
sigue.
[ ]
I od = I o1 I o 2 = 2 n p (1 W p X )Vdd + 2 X Vb Vtn Vtp (Y Vid + Z Vod ) 21
Aqu podemos hacer que Y Vid >> Z Vod , ya que el parmetro
Y depende de la capacidad C 2 , mientras que el parmetro Z depende de la

capacidad parsita C D . Con esto, la corriente diferencial de salida quedara de
la siguiente manera.
[ ]
I od = I o1 I o 2 = 2 n p (1 W p X )Vdd + 2 X Vb Vtn Vtp Y Vid 22

INTRODUCCIN
Comparando las ecuaciones de las corrientes diferenciales de salida

del transconductor de Nauta y del mismo transconductor con MIFGT
(ecuaciones 11 y 22 respectivamente) se puede ver que el trmino ajustable
2 X Vb controla el valor de la transconductancia gm . Esto permite que la
transconductancia pueda ser ajustada teniendo una tensin de alimentacin

constante.
Comparando el transconductor de Nauta con el transconductor de

Nauta con MIFGT, podemos observar que tiene una serie de ventajas y
desventajas:
Ventajas:
o El ajuste de la transconductancia se consigue mediante

tensiones Vbias en los inversores principales del transconductor
(Inv1 e Inv2), con una tensin de alimentacin constante.
o El ajuste de la tensin de modo comn de salida y la

resistencia de salida se consigue con las tensiones Vbias en los
inversores que componen la red de modo comn (Inv3-Inv6)
permaneciendo tambin la tensin de alimentacin constante.
o Permite un rango de seal de entrada entre los rales de

alimentacin.

INTRODUCCIN
Desventajas:
o Debido al divisor capacitivo en la puerta de los transistores, la

transconductancia, el ancho de banda y por tanto la mxima
frecuencia que se podra conseguir en un filtro, se ven
reducidos.
o El ancho de banda se ve reducido tambin debido a las

capacidades parasitas asociadas a las capacidades de
entrada formadas por las capas polyII y polyI.
Si consideramos baja tensin de alimentacin cuando

{Vtp } { }
, Vtn < Vdd < Vtp + Vtn , 2 Vtp , 2 Vtn , entonces muy pocos transconductores
existen que sean capaces de operar con muy baja tensin de alimentacin.
Este transconductor es el nico capaz de operar con un rango de tensiones de
entrada y salida entre los dos rales de alimentacin y ms de 400MHz de
ancho de banda con una tensin de alimentacin de 1.2V.

INTRODUCCIN
1.5. Transistores de puerta quasi-flotante (QFG)
En este apartado describiremos el principio de funcionamiento de los

transistores QFG, que son los transistores que se usarn para mejorar el
transconductor de Nauta.
Los transistores de puerta quasi-flotante se estn usando en muchos

circuitos analgicos, ya que tiene buenas cualidades que mejoran los circuitos
en los que algn offset en la tensin de entrada produce una degradacin en la
el funcionamiento del circuito.
En la siguiente figura se puede observar la estructura de un transistor

de puerta quasi-flotante.
Figura 10 . Transistor QFG
Los transistores QFG son similares a los transistores FG vistos

anteriormente. Ambos transistores tienen un divisor capacitivo que permite que
las seales se acoplen en la puerta del transistor. En el caso del transistor FG,
el valor de DC de la puerta se deja flotante, esto puede acarrear algunos

INTRODUCCIN
problemas como la necesidad de la programacin de al tensin umbral y la

carga flotante de la puerta del transistor. Sin embargo en los transistores QFG
no se queda flotante, para conseguir esto se coloca una gran resistencia a la
puerta del transistor, poniendo el otro terminal de dicha resistencia a un rail de
alimentacin (nMOS a Vdd y pMOS a Vss). Esta resistencia se implementa
normalmente con un transistor conectado como diodo.
En la siguiente figura se observa un transistor pMOS FG de tres

entradas en una tecnologa de pozo n y su circuito equivalente para el caso
general de N+1 entradas, incluyendo las capacidades parasitas.
Figura 11 . MIFGT pMOS (Layout y circuito equivalente)
Los terminales de entrada estn acoplados capacitivamente a la puerta

flotante, entonces asumiendo carga cero en la puerta flotante, la tensin vG
viene dada por la siguiente ecuacin.

INTRODUCCIN
1 +1
vG = C k v k + C GS v S + C GD v D + C GB v B 23
CT k =1
Donde C k es la capacidad de acoplo de la entrada k, y la carga total
CT viene dada por la siguiente ecuacin.
+1
CT = C k + C GS + C GD + C GB 24
k =1
Como se puede observar, las entradas se ven atenuadas por el divisor

capacitivo, por lo tanto podemos usar un rango entrada completo entre los dos
rales de alimentacin, como se requiere en aplicaciones de muy baja tensin
de alimentacin. Sin embargo tambin se requiere mantener la tensin de dc
de la puerta cercana a una de las tensiones de alimentacin (nMOS a Vdd y
pMOS a Vss). Para esto una de las entradas del transistor se pone a un valor
v +1 = V BIAS , y el valor de la capacidad C +1 = C LARGE mucho mayo que las
dems capacidades. Por lo tanto la tensin de la puerta flotante se desplaza

cerca de VDD o VSS dependiendo del valor de V BIAS resultando la tensin vG
C LARGE 1 +1
vG = V BIAS + C k v k + C GS v S + C GD v D + C GB v B 25
CT CT k =1
Debido a la gran capacidad C LARGE , el rea de silicio usado se
incrementa bastante, adems si ese transistor forma parte del par diferencial de
entrada de un amplificador, se produce un descenso del producto ganancia
ancho de banda de dicho amplificador. Adems tenemos el problema de la
carga atrapada en la puerta durante el proceso de fabricacin que hace que se
necesiten pasos adicionales en el proceso de fabricacin para su eliminacin.

INTRODUCCIN
Estos problemas se resuelven conectando la puerta flotante al rail de

alimentacin correspondiente mediante una resistencia de pull-up o pull-down
de gran valor ( Rleak ). El layout y el esquema del circuito equivalente de un
pMOS QFG de N entradas se muestra en la siguiente figura.
Figura 12 . QFG pMOS (Layout y circuito equivalente)
Los terminales de entrada estn acoplados capacitivamente a la puerta

quasi-flotante, pero la tensin de dc esta puesta en este caos a Vss, sin
necesidad de una capacidad grande, lo que nos permite un ahorro importante
de rea si lo comparamos con el MIFGT.
Si analizamos el circuito vemos que la tensin en ac en la puerta

flotante viene dada por la siguiente ecuacin.
sRleak +1
vG = C k v k + C GS v S + C GD v D + C GB v B 26
1 + sRleak CT k =1

INTRODUCCIN
Donde ahora la carga total CT es la siguiente.

CT = C k + C GS + C GD + C GB + C GD
'
27
k =1
Se puede observar que las entradas estn filtradas por un filtro paso
de alta con una frecuencia de corte 1 (2Rleak CT ) , la cual es muy baja. Por lo
tanto incluso para frecuencias muy bajas, tenemos una media ponderada de la
tensin ac de entrada, que depende de los valores de las capacidades, adems
de algunos trminos parsitos.
La resistencia de pull-down Rleak pone la tensin en la puerta a un
valor de dc igual al rail negativo, al cual se le superpone la tensin ac dada por

la ecuacin 26. Por lo tanto la tensin en la puerta puede ser ms pequea que
Vss.
Algunas de las ventajas del uso de las tcnicas de QFG para la mejora
del transconductor de Nauta son las siguientes.
Capacidad de eliminar el efecto de la tensin de offset que puede

aparecer a la entrada.
La gran resistencia nos permite fijar el punto de operacin del

dispositivo.
Elimina los problemas de la carga inicial almacenada en la puerta del

transistor.
Ahorro de rea de silicio.

DISEO
2. DISEO
En este captulo se desarrolla el diseo del nuevo transconductor, que
incorpora los transistores de puerta quasi-flotante. En primer lugar veremos una
descripcin de nuestro circuito, explicando brevemente cada parte del montaje,
para que cuando se vea como se ha diseado cada parte se comprenda mejor
su funcin.
Figura 13 . OTA de Nauta con transistores QFG

DISEO
En la figura anterior vemos el montaje del transconductor de Nauta con

transistores de puerta quasi-flotante. Tenemos dos inversores (Inv1 e Inv2) que
forman la parte principal del circuito, es decir son los que controlan el valor de
la transconductancia de nuestro OTA. Y tambin tenemos como en el
transconductor de Nauta cuatro inversores (Inv3-Inv6) que son los que
controlan el modo comn, y nos servirn para ajustar la ganancia del
transconductor.
En principio los inversores Inv3-Inv6 tienen igual tamao, pero

diferente a las dimensiones de los inversores Inv1 e Inv2, sin embargo como se
vera mas adelante los inversores Inv4 e Inv5 se descompensan un poco
hacindolos ligeramente menores que los inversores Inv3 e Inv6, lo cual nos
permite elevar la ganancia del transconductor, pero teniendo cuidado de no
inestabilizarlo.
Tenemos un transistor pMOS en cada una de las puertas de los

transistores, estos pMOS estn conectados como diodo y hacen la funcin de
resistencia de valor elevado, mediante las cuales fijamos las tensiones dc en
las puertas de los transistores de puerta quasi-flotante.
Vemos que cada puerta de los transistores tiene una tensin Vbias . En
este caso las tensiones Vb 2 y Vb'2 , que son la que sirven para ajustar la
transconductancia y la ganancia del transconductor respectivamente, se

introducen desde fuera, mientras que las tensiones Vb1 , Vb*1 y Vb'1 , se obtienen
mediante un circuito de polarizacin como el que se puede observar en la

siguiente figura.

DISEO
Figura 14 . Circuito de polarizacin
Este circuito de polarizacin a partir de la tensin de modo comn de

entrada Vcm y una de las tensiones de polarizacin que se introducen desde
fuera ( Vb 2 para los inversores Inv1, Inv2, Inv3 e Inv6, y Vb'2 para los inversores
Inv4 e Inv5), nos dar la otra tensin de polarizacin necesaria ( Vb1 para los
inversores Inv1 e Inv2, Vb*1 para los inversores Inv3 e Inv6, y Vb'1 para los
inversores Inv4 e Inv5) para que la tensin de modo comn a la salida sea la
misma que a la entrada, es decir Vcm . Por lo tanto tenemos un ajuste dinmico
de las tensiones de polarizacin, lo que hace que el circuito sea menos

sensible a variaciones en el proceso de fabricacin. Dicho circuito de
polarizacin esta formado por un amplificador operacional y un bloque
elemental del transconductor, es decir, un inversor con sus correspondientes
capacidades y transistores que hacen la funcin de resistencia de valor
elevado. La estructura del amplificador operacional presente en los circuitos de
polarizacin ser explicada ms adelante.

DISEO
Para conseguir las tras tensiones de polarizacin necesaria a partir de

los dos tensiones de polarizacin de entrada tenemos tres circuitos de
polarizacin como el ya comentado, el primero de ellos es una copia de los
inversores Inv1 e Inv2, que a partir de Vb 2 , que es la tensin que ajusta el valor
de la transconductancia, nos da Vb1 ; el segundo circuito de polarizacin es la
copia de los inversores Inv3 e Inv6, que a partir de Vb 2 nos da Vb*1 , esta tensin
que obtenemos es diferente de la obtenida para los inversores Inv1 e Inv2 ya

que los tamaos de los transistores son diferentes entre si; por ltimo, nos
queda un circuito de dolarizacin mas que es la copia de los inversores Inv4 e
Inv5 y que a partir de Vb'2 , que es la que nos permite ajustar la ganancia del
transconductor, nos da Vb'1 .
Ahora que ya se ha dado una breve explicacin del funcionamiento del

circuito completo se pasara a explicar como se ha diseado cada parte. En
primer lugar se explicaran los inversores principales, siguiendo con los
inversores que forman el control de modo comn aunque de manera mas
breve, ya que su diseo es similar al de los inversores principales, despus se
vera el transconductor entero y por ltimo se acabara con el amplificador
operacional presente en los circuitos de polarizacin.
Todas las simulaciones que se realizaran y los resultados y las graficas

que se podrn ver, han sido realizadas con el programa de diseo Cadence.

DISEO
2.1. Inversores principales (Inv1-Inv2)
En primer lugar como se va a disear el transconductor en la

tecnologa AMI con 0,6 m de longitud minima del canal del transistor, veamos
alguno de los datos de partida de los que disponemos. En la siguiente tabla
podemos ver los valores de la tensin de alimentacin que se va a utilizar, los
valores de las tensiones umbrales de los transistores nMOS y pMOS, la
longitud minima de canal de un transistor y la intensidad de drenador que
vamos a imponer en el diseo de esta parte del transconductor.
Parmetro Valor
Vdd 1,4 V
Vtn 0,75 V
Vtp 0,95 V
Lmin 0,6 m
Id 50 A
Tabla 3. Datos de partida
Como tenemos una tensin de alimentacin de 1,4 V , vamos a tener

una tensin de entrada de modo comn en la mitad del rango, por tanto
Vcm = 700 mV . Aunque la longitud minima del canal es de 0,6 m , nuestra
longitud de canal, que ser igual para todos los transistores presentes en los
inversores que forman el transconductor, la escogeremos de doble tamao que
la longitud minima y por tanto tendr un valor de L = 1,2 m . Por ltimo decir
que la corriente de drenador la imponemos como se ha dicho antes, para fijar el
consumo de nuestro transconductor.

DISEO
Aqu vamos a considerar de momento un solo inversor como el que

aparece en la siguiente figura.
Figura 15 . Inv1-Inv2
Los transistores que hacen la funcin de resistencia y que nos fijan la

tensin de dc en la puerta quasi-flotante, son todos pMOS del mismo tamao,
el cual se ha elegido el mnimo posible para ahorrar rea de silicio cuando se
implemente, por tanto su longitud en este caso si es la minima de la tecnologa
y es L = 0,6 m , siendo su anchura W = 1,5m . Los valores de las capacidades
colocadas en las puertas de los transistores de puerta quasi-flotante, son todas
iguales y de valor C = 1 pF . La tensin de entrada esta fijada ahora a la tensin
de modo comn 700 mV y buscaremos que la tensin de salida este tambin
en ese mismo valor. Por ltimo tenemos los dos transistores que forman el
inversor, el pMOS (Mp) y el nMOS (Mn). Como vemos tan solo nos faltan las
tensiones Vb y los tamaos de los transistores para tener completo el diseo de
este inversor.

DISEO
Empezaremos por fijar los tamaos del transistor Mn. Como tenemos
que la corriente I d = 50 A y sabemos que la intensidad de drenador de un
transistor nMOS en saturacin es la siguiente.
1 W
In = n C ox n (VGS Vtn )2 28
2 Ln
Donde n C ox 2 = 58 A V 2 . Para estar en inversin fuerte, el valor de
VGS Vtn lo elegimos igual a 0,2 V , y como ya tenemos la intensidad, la
expresin anterior nos queda de la siguiente forma.
A Wn
50A = 58 2
(0,2V )2 29
V Ln
Despejando la relacin W/L de la expresin anterior y resolviendo, nos

queda que la relacin de aspecto es la siguiente.
Wn 50 A
= = 21,55 30
Ln A 2
58 2 0,04 V
V
Cogemos finalmente Wn Ln = 21,5 y como ya tenemos fijada la
longitud de los transistores y que es L = 1,2 m , los tamaos del transistor

nMOS de los inversores Inv1 e Inv2 son los siguientes.
L1n, 2 1,2 m
Wn1, 2 25,8m
Tabla 4. Tamaos del transistor nMOS de Inv1 e Inv2

DISEO
Ahora como hemos fijado el valor de VGS Vtn = 0,2 V ( VSG Vtp = 0,2 V
para el pMOS) podemos hallar el valor de las tensiones Vb de la siguiente
forma.
VG VS Vtn = 0,2 V para nMOS

31
VS VG Vtp = 0,2 V para pMOS
De la ecuacin anterior despejamos la tensin de puerta que en este

caso es la tensin Vb correspondiente.
Vb1 = VG = 0,2 V + VS + Vtn = 0,2 V + 0 V + 0,75 V = 0,95 V

32
Vb 2 = VG = VS Vtp 0,2 V = 1,4 V 0,95 V 0,2 V = 0,25 V
Por tanto nos quedan los valores de las tensiones de polarizacin que
se ven en la tabla siguiente.
Vb1 950 mV
Vb 2 250 mV
Tabla 5. Tensiones de polarizacin
Hay que decir que estos valores de las tensiones de polarizacin son
los que se han obtenido para el diseo inicial, pero en primer lugar la tensin
Vb1 se obtendr dinmicamente mediante el circuito de polarizacin ya
expuesto con anterioridad, y en segundo lugar la tensin Vb 2 aunque en
principio ser la misma para todos los inversores, posteriormente se vera que

DISEO
para Inv3 e Inv4 esta tensin ser ligeramente distinta, y adems se irn
variando los valores de las tensiones Vb 2 para ver como vara la
transconductancia y la ganancia del OTA.
Ya solo nos quedan los valores de los tamaos del transistor pMOS,
como ya sabemos la longitud la tenamos fijada y por tanto solo nos queda
halla el valor de la anchura del canal. Esta anchura la obtendremos mediante
simulaciones, para ello tenemos en Cadence el esquema de Inv1-Inv2 con las
tensiones de entrada y polarizacin ya vistas, y los valores de capacidades y
longitud y achura de los transistores expuestos anteriormente, con la salvedad
de la anchura del transistor Mp que es el parmetro que queremos hallar, este
valor lo dejaremos en W p , y empezaremos a realizar anlisis DC, para ver en
que valor se fija la tensin de salida del inversor, dndole valores a la W p
empezando por un valor razonable, que en nuestro caso hemos elegido

aproximadamente tres ves la anchura de canal del nMOS, y como la tensin de
salida esta muy por encima de la buscada vamos disminuyendo el valor de W p
y realizando de nuevo el anlisis. De esta forma llegamos al valor buscado de

W p , con dicho valor la tensin de salida esta muy cerca de los 700 mV
buscados. No estamos exactamente en el valor buscado por que los tamaos

de los transistores no pueden ser cualesquiera, sino que deben ser mltiplos de
un cierto valor, el cual en este caso es 0,15m , sin embargo cuando se trabaje
con el circuito de polarizacin, nos acercaremos mucho mas al valor deseado,
ya que nos fijara la tensin Vb1 para que la tensin de salida sea la buscada.
Por tanto los tamaos del pMOS son los que se ven en la siguiente tabla.
L1p, 2 1,2 m
W p1, 2 64,8m
Tabla 6. Tamaos del transistor pMOS de Inv1 e Inv2

DISEO
Ahora que ya tenemos todos los datos de los inversores principales

vamos a hacer algunas simulaciones para ver algunas caractersticas del
circuito.
En primer lugar vamos a medir la g m del transconductor, que en este
caso esta formado nicamente por dos inversores Inv1 e Inv2. Para medir la
transconductancia habra que realizar un barrido en DC de la fuente de
entrada, pero como en nuestro caso tenemos transistores QFG, no podemos
hacerlo ya que como sabemos tenemos un filtro paso de alta y por tanto no
pasan las componente de DC, entonces para medir la g m lo que haremos ser
colocar una resistencia a la salida del transconductor resultando el siguiente

montaje.
Figura 16 . Montaje para el calculo de g m

DISEO
Con dicho montaje, pondremos a la entrada una seal de 1 V pp , y
realizaremos un anlisis paramtrico del valor de la resistencia, y

representaremos las curvas de la tensin de salida diferencial.
Grfica 1. Vod con anlisis paramtrico de R
En la grfica anterior se observan las curvas de salida para distintos

valores de R y vemos como estn en torno a 1 V pp , lo que hacemos es ir
afinando cada vez mas el rango donde hacemos el anlisis paramtrico hasta
obtener exactamente la curva de 1 V pp , es decir igual que la entrada. Ahora con
el valor de R que ha hecho que la salida sea igual que la entrada, que en este
caso es de aproximadamente 2700 , podemos obtener el valor de g m de la
siguiente manera.
1 A
gm = = 740,75 33
R2 V

DISEO
A continuacin realizamos un anlisis AC colocando a la salida en

lugar de la resistencia, una capacidad (1pF), y observamos las graficas de la
magnitud y la fase de la tensin de salida diferencial, la cual se representa a
continuacin.
Grfica 2. Vod con anlisis paramtrico de R
Con los cursores se han medido algunos parmetros de este primer

transconductor que se exponen en la siguiente tabla junto con la g m medida.
A
gm 740,75
V
Ganancia 33,5 dB
GBW 50,3 MHz
Fase ( f = GBW ) 90,91o
Tabla 7. Resultados de simulacin (Inv1-Inv2)

DISEO
2.2. Control de modo comn (Inv3-Inv6)
Ahora vamos a desarrollar el diseo de los inversores que forman en

control de modo comn. Bsicamente el esquema es idntico al anterior, donde
las tensiones de entrada y de polarizacin de momento son iguales que las del
inversor diseado en el apartado anterior, al igual que las capacidades y los
transistores pMOS que hacen de resistencia. Por tanto lo que cambia son los
tamaos de los transistores Mp y Mn, ya que estos inversores los vamos a
disear con menor intensidad de drenador, para que consuman menos.
Tanto la tensin de alimentacin como las tensiones umbrales de

ambos transistores son la mismas, as como la longitud de canal que fijamos.
Entonces con la intensidad de drenador que escogemos I d = 25A tenemos
que la relacin de aspecto del transistor nMOS es la siguiente.
1 W Wn
In = n C ox n (VGS Vtn )2 11 34
2 Ln Ln
Por tanto ya tendramos tanto la longitud como la anchura del

transistor nMOS. Ahora realizando el mismo proceso que en el apartado
anterior simulamos con todo fijado y variando nicamente la anchura del
transistor Mp hasta conseguir que a la salida tengamos una tensin
aproximada de 700 mV , obteniendo as ya todas las dimensiones necesarias.
En la siguiente tabla se observan las dimensiones obtenidas para ambos
transistores, hay que decir que mas adelante las anchuras de los inversores
Inv4 e Inv5 se vern levemente modificadas para descompensarlas con
respecto a los inversores Inv3 e Inv6.

DISEO
L3p, 4,5, 6 = L3n, 4,5, 6 1,2 m
W p3, 4,5, 6 32,1m
Wn3, 4,5, 6 13,2 m
Tabla 8. Tamaos de los transistores de Inv3-Inv6
A modo de resumen, en la siguiente tabla, se muestran los valores de

transconductancia, ganancia, GBW y fase obtenidos mediante simulacin para
los inversores del control de modo comn.
A
gm 363,63
V
Ganancia 36,48 dB
GBW 31,66 MHz
Fase ( f = GBW ) 90,30 o
Tabla 9. Resultados de simulacin (Inv3-Inv6)
Los resultados de la tabla anterior han sido obtenidos de la misma

forma que para los inversores Inv1 e Inv2.

DISEO
2.3. Amplificador operacional
Como ya se comento, tenemos tres circuitos de polarizacin para

obtener tres tensiones de polarizacin Vb1 , una para cada uno de los pares de
inversores que tenemos. Cada uno de estos circuitos de polarizacin esta

formado por la replica del inversor correspondiente a la tensin de polarizacin
que queramos obtener, y un amplificador operacional que lo que hace
bsicamente es comparar la tensin de salida del inversor con la tensin de
modo comn deseada, y en funcin de esta comparacin nos da la tensin de
polarizacin Vb1 necesaria para corregir el error que pueda haber.
Figura 17 . Circuito de polarizacin
Aqu los inversores ya estn diseados, ya que como se ha comentado

son una replica exacta de cada par de inversores del transconductor. Por tanto
lo que vamos a disear aqu es el amplificador operacional.

DISEO
Por la funcin que va a desempear el amplificador operacional lo

importante que debemos saber para disearlo es que ganancia necesitamos
para que el funcionamiento del circuito de polarizacin sea el correcto. Para
ello usamos el modelo de un amplificador ideal en lugar del amplificador real, y
vamos realizando simulaciones mientras que vamos modificando la ganancia
del modelo empleado hasta que el funcionamiento del circuito de polarizacin y
que si seguimos subiendo la ganancia, no se observa que el funcionamiento
del circuito sigue siendo el mismo. Haciendo esto se ha llegado a la conclusin
de que la ganancia necesaria para el buen funcionamiento del circuito de
polarizacin es G = 100 , es decir G = 40 dB .
Una vez tenemos la ganancia deseada, el montaje de amplificador

operacional mas sencillo, seria un montaje de dos etapas, que nos dara la
ganancia deseada, como el de la figura siguiente.
Figura 18 . Amplificador operacional de dos etapas

DISEO
El problema que tenemos con este montaje de amplificador

operacional es que con la tensin de alimentacin que tenemos ( Vdd = 1,4 V ) y
la tensin que tendremos en las entradas del amplificador que esta en torno a
la tensin de modo comn ( 700 mV ), es imposible que podamos tener todos
los transistores que forman nuestro amplificador metidos en saturacin. Para
solucionar este problema lo que hacemos es usar el mismo esquema anterior
pero con entradas con transistores de puerta flotante (FG) para poder bajar la
tensin en la puerta y mantener as todos los transistores en saturacin,
quedando por tanto el esquema de la figura siguiente.
Figura 19 . Amplificador operacional de dos etapas con entradas FG
En el montaje definitivo de la figura anterior podemos observar que

tenemos un pMOS (M5p) que se usa para polarizar el amplificador, ya que lo
que hacemos es copiar la intensidad que circula ( I bias ) por l a los transistores

DISEO
M3p y M4p. La capacidad C C y la resistencia RC son la capacidad y resistencia
de compensacin, usados para estabilizar el amplificador. Por ltimo las

capacidades de valor C1 y C 2 , son las que forman la puerta flotante a las
entradas del amplificador, las cuales como vemos en montaje, una esta
conectada a la tensin de entrada y la otra esta directamente a tierra, para as
conseguir bajar la tensin en la puerta de nuestros pMOS de entrada del
amplificador.
En primer lugar para obtener el valor de las capacidades C1 y C 2 ,

consideramos que a la entrada de C1 tenemos una tensin de 700 mV ,
mientras que a la entrada de C 2 tenemos una tensin de 0 V y en la puerta del
transistor pMOS de entrada del amplificador que es donde tenemos conectados
los otros dos terminales de las capacidades C1 y C 2 queremos tener una
tensin aproximada de 200 mV , la cual nos basta para mantener los
transistores en saturacin. Por tanto la tensin que tendremos en la puerta del
pMOS ser la siguiente.
C1 C2
VG = Vin + V gnd 35
C1 + C 2 C1 + C 2
Donde VG = 200 mV , Vin = 700 mV y Vgnd = 0 V , por tanto si sustituimos
estos valores y despejamos, obtenemos la siguiente relacin entre las

capacidades.
C1 V 200 mV
= G = = 0,285 C 2 = 2,5 C1 36
C1 + C 2 Vin 700 mV

DISEO
Dndole a C1 un valor de 1 pF , obtenemos que el valor de C 2

necesario es de 2,5 pF .
Ahora para obtener el tamao de los transistores haremos un proceso

parecido al que realizamos para obtener los tamaos de los transistores del
transconductor, es decir partimos de los datos de la siguiente tabla.
Parmetro Valor
Vdd 1,4 V
Vtn 0,75 V
Vtp 0,95 V
Lmin 0,6 m
Id 5A
Tabla 10. Datos de partida del amplificador
En este caso vemos que la intensidad de drenador que se fija es

mucho menor ya que no queremos que el amplificador consuma mucho. Por
tanto fijamos tensiones en el circuito para mantener a los transistores en
saturacin, y con la ecuacin de intensidad de drenador en saturacin,
obtenemos la relacin de aspecto de un nMOS, que ser la misma para los
dems transistores tipo n, y a partir de la longitud de canal, que de nuevo la
tenemos fijada al doble de la Lmin , obtenemos las dimensiones de los nMOS, y
para obtener la anchura de los pMOS, que es lo que nos falta, multiplicamos
por tres la obtenida para los transistores nMOS. Adems tener en cuenta que
cuando se hace el circuito, el transistor M3p del amplificador tendr
multiplicidad 2, ya que la corriente que se copia se dividir en dos, una mitad
para cada una de las ramas del par diferencial.

DISEO
Por ltimo nos quedan la capacidad y la resistencia de compensacin,

las cuales una vez simulado el amplificador y compensado, obtenemos sus
valores, que se presentan en al siguiente tabla junto que todos los dems
parmetros del amplificador.
Parmetro Valor
L p = Ln 1,2 m
Wp 32,4 m
Wn 10,8m
C1 1 pF
C2 2,5 pF
CC 1 pF
RC 100
Tabla 11. Datos del amplificador
Ahora vamos a realizar simulaciones con le amplificador operacional

para ver cuales son sus caractersticas de ganancia, ancho de banda y margen
de fase, para ello usamos el siguiente montaje.
Figura 20 . Montaje para simular el amplificador operacional

DISEO
Con este montaje lo que hacemos es simular al amplificador en lazo

abierto ya que la resistencia de realimentacin tiene un valor muy elevado.
Aunque no aparece en la imagen anterior, el amplificador esta correctamente
alimentado y polarizado con su I bias correspondiente. Lo que hacemos con las
tensiones V1 y V2 es poner en las dos entradas el mismo nivel de seal.
Para simular este amplificador, como el simulador de cadente necesita

tener un valor de tensin en cada nodo desde el que empezar la simulacin y
en este caso al tener transistores de puerta flotante, en la puerta el valor inicial
es desconocido, por tanto tenemos que hacer una simulacin previa en la que
el propio simulador va dando valores a las tensiones de cada nodo hasta que
llega a un nivel estable, y ese ser el punto considerado desde donde empezar
a simular de forma normal. Despus de hacer esta simulacin se ha obtenido la
siguiente grafica.
Grfica 3. Tensin en la puerta de los transistores pMOS de entrada

DISEO
En la grfica se observar el valor de la tensin de la puerta de los dos

pMOS de entrada del amplificador, ambas iguales entre si. Se ve como la
tensin va subiendo hasta que se estabiliza en un valor cercano a los 200 mV
que era exactamente lo que esperbamos. Ahora realizaremos la simulacin
normal, pero dndole como punto de inicio de la simulacin los valores
obtenidos en la anterior. Con esto hacemos un anlisis AC y vemos la tensin
de salida, obteniendo como resultado la grafica y la tabla siguiente.
Grfica 4. Simulacin AC del amplificador (magnitud y fase de salida)
Ganancia 54,55 dB
Margen de fase 72,34 o
Tabla 12. Resultados de simulacin del amplificador operacional
Como vemos la ganancia obtenida es mayor que la buscada, y el

amplificador es estable, por tanto ya tenemos nuestro amplificador diseado.

DISEO
2.4. Transconductor completo
Ye tenemos nuestro esquema completo, por tanto ahora vamos a

realizar diversas simulaciones para ver las caractersticas del transconductor y
haremos algunos leves cambios en los parmetros del circuito y veremos con
nuevas simulaciones cual es el resultado de este cambio. Por lo tanto partimos
del esquema con el transconductor de Nauta con transistores QFG (Figura 13)
y sus tres circuitos de polarizacin correspondientes (Figura 14).
En primer lugar vamos a ver como funciona el transconductor con los

siguientes tamaos y tensiones de polarizacin que se exponen en la siguiente
tabla.
Parmetro Valor
L p = Ln 1,2 m
W p3, 4,5, 6 32,1m
Wn3, 4,5, 6 13,2 m
W p1, 2 64,8m
Wn1, 2 25,8m
Vb 2 = Vb'2 250mV
Tabla 13. Datos del OTA-1
Es decir vamos a ver el funcionamiento del transconductor antes de

descompensar los inversores que forman el control de modo comn. En
concreto vamos a medir la transconductancia de la forma en que se hizo
anteriormente, y vamos a ver cual es la respuesta en frecuencia.

DISEO
Grfica 5. Respuesta en frecuencia-1
A
gm 740,75
V
Ganancia 28,72 dB
GBW 51,28 MHz
Fase ( f = GBW ) 89,79 o
Tabla 14. Resultados de simulacin-1
Como podemos ver todo se mantiene ms o menos igual que si

tuvisemos tan solo los dos inversores principales, ya que no tenemos
descompensado el control de modo comn. Para descompensarlo, se varan
las dimensiones de los inversores Inv4 e Inv5 de forma progresiva y vamos
viendo como varia la respuesta en frecuencia, hacemos esto hasta encontrar
un punto en el que la respuesta en frecuencia sea adecuada, en nuestro caso
buscamos una ganancia en torno a 40 dB y que sea estable. En la siguiente

DISEO
grafica vemos varias curvas de magnitud y fase para distintas W p y Wn de los
inversores Inv4 e Inv5.
Lo que hemos hecho es disminuir las dimensiones, ya que si la

aumentbamos lo que conseguamos era una disminucin de la ganancia.
Como vemos la ganancia aumenta como dijimos, pero no nos interesa
aumentarla mucho ya que como vemos en la curva de mayor ganancia
( 67,74 dB ) el efecto del filtro paso alto, de frecuencia de corte muy baja, que
tenamos debido a los QFG se hace mas evidente, no teniendo una respuesta
plana. Adems si bajamos en exceso las dimensiones de los transistores
acabamos por inestabilizar el transconductor como se puede ver en la curva de
fase que sube en la posicin del polo, adems de hacer que la ganancia vuelva
a bajar como se ve en la curva de ganancia correspondiente a la de fase ya
comentada ( 56,13 dB ). Por lo tanto nosotros nos quedamos como hemos dicho

DISEO
con al curva con ganancia cercana a 40 dB que adems es estable. En la

siguiente grafica se puede ver dicha respuesta en frecuencia.
En la siguiente tabla se exponen los resultados obtenidos y los

tamaos de los inversores Inv4 e Inv5 con los que nos hemos quedado
finalmente.
gm 740,75 A
V
Ganancia 40,91 dB
GBW 50,11 MHz
Fase ( f = GBW ) 91,2 o
L p = Ln 1,2 m
Wn4,5 12,6 m
W p4,5 30,3m
Tabla 15. Resultados de simulacin-3

DISEO
Ahora que ya tenemos descompensado el control de modo comn

vamos a realizar ms simulaciones para ver ms caractersticas del
transconductor, en principio con las tensiones de polarizacin iniciales y
posteriormente iremos variando dichas tensiones de polarizacin para ver
como varan las caractersticas del transconductor. Vamos a explicar mas
detenidamente que simulaciones se realizan para el primer valor de las
tensiones de polarizacin ( Vb 2 = 250mV y Vb'2 = 251mV ), y expondremos las
graficas resultantes, y una vez obtenidas todas las caractersticas para estas
tensiones de polarizacin, resumiremos en una tabla tanto estas caractersticas
como las mismas caractersticas para varios valores de las tensiones de
polarizacin.
En primer lugar hallamos la transconductancia de nuevo de la misma

forma ya expuesta con anterioridad, dndonos un valor de g m = 773,6 A V , a
continuacin, de nuevo como anteriormente obtenemos la respuesta en

frecuencia del transconductor, la cual se expone en la siguiente grfica.
Grfica 8. Respuesta en frecuencia ( Vb 2 = 250mV y Vb'2 = 251mV )

DISEO
De la respuesta en frecuencia obtenemos una ganancia de

G = 43,26 dB , un producto ganancia ancho de banda de GBW = 50,3 MHz y una
fase a dicha frecuencia de 91,41o .
Ahora para medir la capacidad de salida del transconductor,

conectamos una capacidad de 1 pF a la salida y representamos la magnitud de
salida y ah buscamos el corte con 0 dB , pudiendo hallar el valor de Cout con
dicha frecuencia, el valor de la transconductancia y la siguiente ecuacin.
gm
f = donde C = C out + C1 pF 37
2 C
Por tanto la capacidad de salida del transconductor ser

C out = ( g m 2 f ) 1 pF = 1,44 pF . Para el calculo de la capacidad de entrada
hacemos algo parecido, colocamos a la salida del transconductor una

capacidad de 1 pF y justo detrs otro transconductor idntico al anterior,
representamos la magnitud de la respuesta en frecuencia y vemos a que
frecuencia se produce el corte con 0 dB , y utilizando de nuevo la ecuacin
anterior, pero esta vez teniendo en cuenta que C = C out + C1 pF + C in , tenemos
que la capacidad de entrada del transconductor resulta se

C in = ( g m 2 f ) 1 pF C out = 0,22 pF .
Ahora para obtener las caractersticas de ruido, colocamos una

entrada sinusoidal y realizamos un anlisis .noise a parte del anlisis .AC,
asegurndonos de rellenar los campos de las salidas positivas y negativas y de
la fuente de entrada. As podemos representar tanto el ruido referido a la
entrada como la figura de ruido. En nuestro caso haremos medidas a 16 MHz ,
que es el valor de frecuencia de nuestra fuente de entrada. En las dos siguiente
graficas representamos el ruido referido a la entrada y la figura de ruido.

DISEO
Grfica 9. Ruido referido a la entrada en V Hz ( Vb 2 = 250mV y Vb'2 = 251mV )
Grfica 10. Figura de ruido en dB ( Vb 2 = 250mV y Vb'2 = 251mV )
En los 16 MHz , se ha medido un ruido referido a la entrada de
7,44 nV Hz y una figura de ruido de 25,26 dB .

DISEO
Ahora para medir la distorsin, en concreto vamos a medir el producto

de intermodulacin de orden 3 (IM3), ponemos a la entrada una seal de dos
tonos (en nuestro caso metemos un tono a 15 MHz y otro a 16 MHz , con una
tensin de 400mV pp ) y a la salida colocamos una resistencia con el mismo valor
que el que tenia la resistencia que usamos para calcular la transconductancia.

Entonces hacemos un anlisis transitorio de varios periodos de seal de
entrada y a la seal de salida le calculamos la dft de un nmero entero de
periodos, y a esta dft le aplicamos el operador dB20, obteniendo as la
siguiente grfica.
16 MHz ( 19,98 dB )
17 MHz ( 64,59 dB )
Grfica 11. Medida del IM3 ( Vb 2 = 250mV y Vb'2 = 251mV )
Nuestro IM3 ser por tanto la diferencia entre la magnitud a 16 MHz

( 19,98 dB ) y al doble de esta menos 15 MHz , es decir a 17 MHz ( 64,59 dB ),
por tanto IM 3(400mV pp ) = 44,6 dB . Tambin hemos medido cual es la tensin

DISEO
pico a pico mxima a la entrada que nos da un IM 3 de unos 40 dB

aproximadamente, que es un valor adecuado en un transconductor, esto se ha
hecho midiendo el IM 3 a medida que bamos variando la tensin de entrada, y
al final hemos llegado a que para este caso nuestro mxima tensin de entrada
es de 499mV pp .Por ltimo se ha medido el consumo del circuito completo,
obteniendo para este caso un consumo de 347,1 A .
A continuacin vemos una primera tabla con los datos obtenidos de las
simulaciones para varios valores de las tensiones de polarizacin, en dicha
tabla podemos observar las tensiones de polarizacin introducidas, las
tensiones de polarizacin que han dado los circuitos de polarizacin, la
transconductancia, el IM 3 para una tensin de entrada de 400 mV pp , la mxima
tensin de entrada para tener un IM 3 de aproximadamente 40dB y el

consumo.
Vb 2 (V ) Vb1 (V )
IM 3 Vinmax
V '
(V ) '
V (V )
( V)
gm A Vin = 400 mV pp IM 3 = 40dB
Consumo
(A)
b2 b1
(dB ) ( mV pp )
400 m 816,504 m
270,3 33 200 104
399 m 817,148 m
250 m 949,928 m
773,6 44,6 494 347,1
251 m 948,289 m
175 m 1,01827
1m 47,22 574 558,1
181 m 1,01135
100 m 1,08874
1,197 m 49,27 632 817,5
116 m 1,07138
Tabla 16. Resultados para diferentes tensiones de polarizacin - Parte I
En la segunda tabla podemos ver la segunda parte de los datos de las

simulaciones, observando en dicha tabla de nuevo las tensiones de
polarizacin introducidas, la ganancia, el producto ganancia ancho de banda, la

DISEO
fase a f = GBW , las capacidades de salida y de entrada, el ruido referido a la

entrada y la figura de ruido.
Ruido
Vb 2 (V ) Ganancia GBW Fase ( ) C out C in nV F
(dB ) (MHz ) (dB )
V '
b2 (V ) ( f = GBW ) ( pF ) ( pF ) Hz
400 m
43,93 16,3 91,25 1,64 0,21 13,29 29,31
399 m
250 m
43,26 50,3 91,41 1,44 0,22 7,44 25,26
251 m
175 m
42,39 64,78 91,37 1,46 0,22 6,79 23,48
181 m
100 m
42,43 77,28 91,38 1,46 0,22 6,45 23,04
116 m
Tabla 17. Resultados para diferentes tensiones de polarizacin - Parte II
Con respecto a las dos tablas anteriores lo mas destacable es como a

medida que variamos las tensiones de polarizacin que introducimos desde
fuera, podemos ir ajustando la transconductancia ( Vb 2 ), y una vez que tenemos
la transconductancia deseada, podemos ajustar la ganancia del transconductor
con la otra tensin de polarizacin ( Vb'2 ). Adems vemos que con el ajuste de
Vb 2 tambin se ve modificado el producto ganancia ancho de banda, la
distorsin, por tanto tambin el valor mximo de tensin de entrada para un

IM 3 de aproximadamente 40dB . Por ltimo vemos que el consumo tambin se
eleva a medida que vamos consiguiendo mejores prestaciones del
transconductor.
Para finalizar con este apartado de diseo, vamos a ver algunas

simulaciones ms que nos mostraran algunas ventajas de este transconductor.
En primer lugar vamos a ver como nuestro transconductor es poco sensible a la

DISEO
aparicin de un offset a la entrada, para ello vamos a simular el transconductor

con una entrada que tiene un offset, obteniendo la grafica siguiente en la que
podemos observar las dos salidas y las dos entradas.
Tensiones de entrada
(Offset=200mV)
Tensiones de salida
Grfica 12. Tensin de entrada (+offset) y salida ( Vb 2 = 250mV Vb'2 = 251mV )
Como hemos dicho, en la grafica anterior podemos observar las

tensiones de entrada positiva y negativa, las cuales tiene cierto offset, y las
tensiones de salida positiva y negativa, las cuales podemos observar que no
tienen nada de offset, tenindolas centradas en torno a la tensin de modo
comn deseada, es decir, podemos decir que el transconductor es insensible a
las variaciones de offset de la seal de entrada.
Otra de las ventajas de este transconductor es lo poco sensible que es

al missmatch gracias al circuito de polarizacin que tenemos, ya que con este
circuito incorporado, y realizando por ejemplo una variacin en el tamao de los
transistores pMOS de algn inversor, en concreto hemos introducido una
variacin de 1,5 m en la anchura, la tensin de modo comn de salida se

DISEO
mantiene exactamente igual que con los tamaos iniciales, sin embargo si en
lugar de tener los circuitos de polarizacin, todas las tensiones de polarizacin
son introducidas desde fuera, la tensin de modo comn se va 25 mV por
debajo de la deseada, es decir que con nuestro circuito mantenemos la tensin
de modo comn siempre en el valor deseado.
Por ltimo se ha cambiado la anchura de canal de los transistores

pMOS de los inversores Inv1 e Inv2 e introduciendo las tensiones de
polarizacin desde el exterior, se ha obtenido la siguiente grfica para el
clculo del IM3.
Grfica 13. IM3 (Inv1 e Inv2 descompensados) ( Vb 2 = 250mV y Vb'2 = 251mV )
Como observamos, la linealidad se ha visto reducida de forma

considerable al haber introducido una variacin del 20% en la anchura de los
pMOS, en este caso hemos medido IM 3 = 25,89 dB , por tanto podemos ver

DISEO
como con ayuda de nuestro circuito de polarizacin ayudamos a mantener la

linealidad con independencia del missmatch. En al siguiente grafica se
representa la linealidad del transconductor con circuito de polarizacin a la
izquierda y sin circuito de polarizacin a la derecha, pudindose observar mejor
esta ventaja.
IM3 con circuito de polarizacin IM3 sin circuito de polarizacin
Grfica 14. IM3 con polarizacin y sin polarizacin
Por ltimo, con los datos obtenidos, teniendo en cuenta las

capacidades de entrada y salida que la g m mxima medida es 1,197 mA V , la
mxima frecuencia del segundo polo de un filtro que se realice usando este
transconductor es la siguiente.
gm
f max = 712,5 MHz 38
C in + C out
Lo que demuestra que el transconductor es valido para el uso en filtros

de tiempo continuo en alta frecuencia. En la siguiente grafica podemos

DISEO
observar el ancho de banda del transconductor cuando esta cargado con una
resistencia.
BW = 243,29 MHz
Grfica 15. Ancho de banda del transconductor ( Vb 2 = 250mV Vb'2 = 251mV )
Por tanto vemos que con la introduccin de los transistores de puerta

quasi-flotante y de los circuitos de polarizacin expuestos, conseguimos aadir
varias mejoras al funcionamiento del transconductor de Nauta.

IMPLEMENTACIN
3. IMPLEMENTACIN
En este captulo vamos a exponer como se ha realizado el layout

(realizado con Cadence) del transconductor con sus circuitos de polarizacin.
Comentaremos tambin ciertos aspectos que se han tenido en cuenta a la hora
de realizar algunas partes del layout.
Posteriormente se vern las simulaciones realizadas con el layout en

lugar de los modelos de los componentes, estas sern las mismas que ya se
realizaron anteriormente, para as poder comparar los resultados del diseo
con los obtenidos en la implementacin.
Finalizaremos este capitulo exponiendo el montaje que se ha enviado

a fabricar, comentando algunos aspectos del mismo.

IMPLEMENTACIN
3.1. Amplificador operacional
En primer lugar vamos a ver el layout del amplificador que forma parte
del circuito de polarizacin y comentaremos algunos aspectos que se han
tenido en cuenta a la hora de realizarlo.
pMOS nMOS
Rc=100
Figura 21 . Layout del OPAMP sin las capacidades
En la figura anterior vemos el layout del amplificador sin las

capacidades de entrada, ni la capacidad de compensacin, en l hemos
matcheado los transistores pMOS entre si y los nMOS entre si, as
conseguimos que alguna variacin en el proceso de fabricacin, afecte a todos
los pMOS o a todos los nMOS por igual. Para hacer este matcheo, en lugar de
por ejemplo hacer el layout de los tres nMOS que tenemos (todos de igual
tamao), se han dividido cada uno de estos en dos de la mitad de tamao,
teniendo por tanto seis nMOS de la mitad de tamao que el original, y se
colocan uno al lado de otro, pero teniendo en cuenta a la hora de conectarlos
que tenemos una estructura intercalada 1-2-3-1-2-3, este matcheo se puede

IMPLEMENTACIN
hacer mas efectivo aumentando el numero en que dividimos el transistor

original, pero para nuestro caso con dividirlo en dos esta bien. A parte de las
estructuras de transistores nMOS y pMOS, tenemos tambin la resistencia de
compensacin que se ha realizado con una tira de polyI, de forma que la
resistencia formada depende del tamao de dicha tira segn la siguiente
ecuacin (si fijamos la anchura ( Wtira ) de la tira, cuadros es el numero de
cuadros de tamaos Wtira Wtira que ocupa la tira de polyI).
R = Rcuadro cuadros donde Rcuadro = 20 30 39
En cuanto a las capacidades, hemos hecho el layout tanto de las

capacidades de entrada como la de compensacin a la vez. Como tenamos
capacidades de C1 = C C = 1 pF (la de compensacin y dos de las capacidades
de entrada) y C 2 = 2,5 pF (dos de las capacidades de entrada), se ha decidido

escoger una capacidad unitaria de valor 0,5 pF , de forma que se obtendrn las
capacidades deseadas colocando en paralelo las capacidades unitarias
necesarias. Las capacidades unitarias se realizan poniendo una capa de polyI y
encima otra capa de polyII, de forma que la capacidad formada depende del
rea de polyII segn la siguiente ecuacin.
fF
C = Area C A donde C A = 0,9 1 40
m 2
Hay que comentar que a cada capacidad unitaria se le ha colocado

alrededor un anillo de guarda hecho con contactos M1_P conectados a tierra,
para as aislar unas de otras. Entonces con 16 capacidades unitarias colocadas
en una matriz 4x4, teniendo en cuenta que se matchearan para que el proceso
de fabricacin afecte a todas por igual, habiendo realizado finalmente la
siguiente estructura.

IMPLEMENTACIN
C 21 C 22 C 21 C 22
C11 C 21 CC C12
C12 CC C 22 C11
C 21 C 22 C 21 C 22
Figura 22 . Layout de las capacidades del OPAMP
Para acabar con el amplificador operacional, hay que comentar que

como se trata de un amplificador con transistores de puerta flotante, para evitar
que se quede atrapada carga en la puerta debido al proceso de fabricacin, se
han realizado contactos entre el polyI y los distintos niveles de mentalizacin,
para que durante el proceso, esta carga se libere.
La figura siguiente muestra el amplificador completo con todas las

capacidades.

IMPLEMENTACIN
Figura 23 . OPAMP-FG

IMPLEMENTACIN
3.2. Inversores
Ahora pasamos a ver como se ha realizado el layout de los inversores,

en este caso solo vamos a ver el de Inv1, Inv2 y la replica de uno de ellos que
forma parte del circuito de polarizacin, ya que la realizacin de los dems
inversores es exactamente igual, cambiando tan solo las dimensiones de los
transistores que forman el inversor.
Al igual que para el amplificador operacional, se van a matchear los

transistores nMOS entre si (los de los tres inversores), como antes
dividindolos en dos de tamao la mitad del original. Los pMOS de los
inversores entre si (los de los tres inversores) tambin dividindolos en dos. Y
por ltimo los pMOS que hacen de resistencia los matcheamos de tres en tres,
ya que tenemos tres para polarizar con Vb1 y otros tres para polarizar con Vb 2 y
por tanto tienen pozos diferentes, en este caso como son ya de tamao
mnimo, simplemente se colocan uno al lado del otro (1-2-3). En la siguiente
figura se observa el layout de estos tres inversores.
pMOS nMOS
Figura 24 . Layout del OTA sin las capacidades (Un par de inversores)
En la figura siguiente podemos observar la estructura de las

capacidades de los inversores anteriores. Tenemos un total de doce

IMPLEMENTACIN
capacidades unitarias de 0,5 pf , que nos dan un total de seis capacidades de

1 pf , dos para cada uno de los tres inversores.
C1 C2 C3
C4 C5 C6
C3 C2 C1
C6 C5 C4
Figura 25 . Layout de las capacidades del OTA (Un par de inversores)
Por ltimo en la figura siguiente se observa el layout completo de los

tres inversores con sus capacidades correspondientes ya conectadas.

IMPLEMENTACIN
Figura 26 . OTA-QFG (Un par de inversores)

IMPLEMENTACIN
3.3. OTA completo
Por ltimo en la siguiente figura podemos ver el layout del OTA

completo.
Figura 27 . OTA completo

IMPLEMENTACIN
En dicho layout se han conectado los tres pares de inversores con sus
correspondientes copias para el circuito de polarizacin, junto con los
amplificadores operacionales. Se ha colocado de la forma que vemos para que
todas las capacidades estn juntas y ponerles otro anillo de guarda alrededor.
Tambin se han puesto anillos de guarda a los dos grupos de transistores
Adems se ha realizado tambin el layout de un espejo de corriente ya

que como tenemos tres amplificadores operacionales que polarizar, que en
realidad son mas debido al montaje que se realizara para las medidas del
laboratorio, en lugar de tener que introducir desde fuera tantas corrientes de
polarizacin, lo que hacemos es meter una y copiarla las veces necesarias. El
layout de este espejo puede verse en la siguiente figura.
Figura 28 . Espejo de corriente

IMPLEMENTACIN
3.4. Simulaciones postlayout
Ahora vamos el resultado de las simulaciones realizadas postlayout,

calculando todos los parmetros que ya vimos en el diseo. Todos los
resultados han sido obtenidos mediante las mismas ecuaciones y simulaciones
que las realizadas en el apartado de diseo. En primer lugar hemos obtenido
que la transconductancia tiene una valor de g m = 684,93 A V . De la respuesta
en frecuencia obtenemos una ganancia de G = 42,45 dB , un producto ganancia

ancho de banda de GBW = 30,50 MHz y una fase a dicha frecuencia de
90,68 o . Dicha respuesta la podemos ver en la siguiente grfica.
Grfica 16. Respuesta en frecuencia postlayout ( Vb 2 = 250mV , Vb'2 = 251mV )
Se han medido las capacidades de entrada y de salida, obteniendo

uno valores para las mismas de C out = 2,57 pF y C in = 0,79 pF . En cuanto al
ruido referido a la entrada y a la figura de ruido para 16 MHz se ha obtenido
8,11 nV Hz y 25,05 dB respectivamente, obteniendo las siguientes graficas.

IMPLEMENTACIN
Grfica 17. Ruido postlayout en V Hz ( Vb 2 = 250mV y Vb'2 = 251mV )
Grfica 18. Figura de ruido postlayout en dB ( Vb 2 = 250mV y Vb'2 = 251mV )

IMPLEMENTACIN
En cuanto a la distorsin, tenemos IM 3(400mV pp ) = 44,37 dB ,

obteniendo la siguiente grfica.
Grfica 19. Medida del IM3 postlayout ( Vb 2 = 250mV y Vb'2 = 251mV )
IM 3
Vb1 (V )
Vb 2 (V )
Vb'1 (V )
( V)
gm A Vin = 400 mV pp Consumo (A)
'
V (V )
b2 (dB )
400 m 818,588 m
166,66 32,55 103,68
399 m 827,773 m
250 m 953,653 m
684,93 44,37 341,66
251 m 962,103 m
175 m 1,02296
900,9 47,57 548,46
181 m 1,02688
100 m 1,09433
1,081 m 48,01 803,72
116 m 1,08841
Tabla 18. Resultados (postlayout) - Parte I

IMPLEMENTACIN
Ruido
Vb 2 (V ) Ganancia GBW Fase ( ) C out C in nV F
(dB ) (MHz ) (dB )
V '
b2 (V ) ( f = GBW ) ( pF ) ( pF ) Hz
400 m
44,25 9,82 90,63 1,70 0,58 14,05 30,03
399 m
250 m
42,45 30,5 90,68 2,57 0,79 8,11 25,05
251 m
175 m
41,14 39,33 90,61 2,64 0,81 7,4 24,26
181 m
100 m
40,67 46,99 90,58 2,66 0,81 7,02 23,92
116 m
Tabla 19. Resultados (postlayout) - Parte II
Por ltimo, en las dos tablas anteriores, se presentan los resultados

obtenidos de las simulaciones postlayout para distintos valores de las tensiones
de polarizacin externas. En dichas tablas vemos que todas las caractersticas
varan a medida que cambian las tensiones de polarizacin de la misma
manera que en el apartado de diseo. En cuanto a la comparacin con el
apartado de diseo, vemos que algunas caractersticas varan ligeramente,
cosa normal debido a que los modelos del layout son distintos que los de los
componentes de un esquemtico. Sin embargo vemos que los que se ve mas
afectado es la respuesta en frecuencia, en concreto el producto ganancia
ancho de banda, esto es debido a las capacidades parasitas que se producen
en el layout.

IMPLEMENTACIN
3.5. Montaje de fabricacin
En este apartado simplemente se expondr el montaje que se hizo

para enviarlo a fabricar, para posteriormente realizar las medidas del
laboratorio.
Figura 29 . Montaje final
En la figura anterior observamos el montaje final realizado para realizar

medidas en el laboratorio, en dicha figura tenemos el espejo de corriente que
nos dar todas las corrientes de polarizacin necesaria para los amplificadores
operacionales que tenemos. Adems tenemos un OTA en cuya salida se ha
conectado una resistencia y otro OTA exactamente igual que el anterior que
har de buffer, este montaje nos servir para medir las caractersticas de
linealidad del OTA. Por ltimo volvemos a tener un OTA con una capacidad

IMPLEMENTACIN
conectada a la salida y otro OTA idntico detrs que de nuevo har de buffer,
esto nos servir para medir la respuesta en frecuencia.
Figura 30 . Layout del chip
En esta ltima figura se puede ver el layout del montaje final, con el
anillo de pads que se conectarn en el encapsulado.

IMPLEMENTACIN
3.6. Resultados
Como se ha visto en el apartado anterior, se mando a fabricar un chip
para realizar medidas en el laboratorio y comprobar el funcionamiento de
nuestro OTA. Una vez fabricado el chip se procedi a su medida, para ello se
empleo un placa de medidas para OTAs genricos, adaptando algunas partes
para nuestro chip, en resumen, tenamos una placa que por medio de
reguladores nos daban tensiones de 5V y -5V y adems nuestra tensin de
alimentacin de 1,4V. Por medio de la tensin de alimentacin con un
potencimetro obtenamos la intensidad de polarizacin para los amplificadores
operacionales de nuestros circuitos de polarizacin, y con la tensin de 5V y
con varios potencimetros obtenamos las tensiones de modo comn y las dos
Vbias necesarias. Por ltimo metamos una seal, que por medio de un
transformador, la convertamos en una seal diferencial para introducirla en el
chip, realizando la operacin contraria a la salida.
Con el esquema expuesto anteriormente se intento medir las

caractersticas del chip, sin obtener ningn resultado. Tanto las tensiones de
polarizacin y alimentacin como la seal de entrada llegaban correctamente al
chip, pero en la salida del mismo no se obtuvo ningn resultado, estando la
tensin de modo comn a la salida en torno a 1,2V, alejado del valor deseado
de 700mV. Se intento realizar algunos cambios en tensiones de alimentacin y
polarizacin para ver si se observaba algn cambio en el comportamiento del
chip, sin obtener resultado. Presumiblemente esto se deba a un mal
funcionamiento en los circuitos de polarizacin que generaban las tensiones
Vb1 y Vb1, lo cual hace que no obtengamos el modo comn deseado y el resto
de resultados. Tambin se realizaron de nuevo simulaciones para ver el
comportamiento de este circuito y comprobar su estabilidad sin observar nada
anormal.

CONCLUSIONES
4. CONCLUSIONES
Con la realizacin de este proyecto hemos conseguido a partir del

diseo de un OTA existente, aadiendo algunas modificaciones, otro OTA con
el cual, a pesar de no haber obtenido resultados experimentales, se ha
conseguido mejorar algunas de las caractersticas del diseo original, como
nos han mostrado todas las simulaciones realizadas y expuestas en este
documento.
A lo largo del proyecto se han obtenido conocimientos para el diseo

de circuitos microelectrnicos, as como el manejo de un entorno de diseo de
circuitos, aplicndose dichos conocimientos a la resolucin de un problema
real, cumplindose as los objetivos del proyecto fin de carrera.

BIBLIOGRAFA
BIBLIOGRAFA
[1]. B. Nauta, A CMOS transconductance-C filter for very high frequencies,

IEEE J. Solid-State Circuits, vol. 27, pp. 142153, 1992.
[2]. F. Muoz, A. Torralba, R. G. Carvajal, J. Tombs, and J. Ramrez-Angulo,

Floating-gate-based tunable CMOS low-voltage linear transconductor and
its application to HF GM-C filter design, IEEE Trans. Circuits Syst. II,
Analog Digit. Signal Process., vol. 48, no. 1, pp. 106110, Jan. 2001.
[3]. C. Urquidi, J. Ramrez-Angulo, R. Gonzlez-Carvajal, and A. Torralba, A

new family of low-voltage circuits based on quasi-floating gate transistors,
in Proc. IEEE Midwest Symp. Circuits Syst. (MWSCAS), Tulsa, OK, Aug.
002, pp. I 9396.
[4]. Jaime Ramrez-Angulo, Antonio J. Lpez-Martn, Ramn Gonzlez Carvajal,

Fernando Muoz Chavero, Very Low-Voltage Analog Signal Processing
Based on Quasi-Floating Gate Transistor, IEEE J. Solid-State Circuits, vol.
39, pp. 434-442, 2004.
[5]. Jaime Ramrez-Angulo, Ramn Gonzlez Carvajal, Juan A. Galn Antonio

J. Lpez-Martn, A Free But Efficient Low-Voltage Class-AB Two-Stage
Operational Amplifier, IEEE Trans. Circuits Syst. II, Express Briefs, vol. 53,
no. 7, pp. 568-571, July 2006.
[6]. Esther Rodriguez-Villegas, Mariano Jimenez, y Ramon G. Carvajal, On

Dealing With the Charge Trapped in Floating-Gate MOS (FGMOS)
Transistors, IEEE Trans. Circuits Syst. II, Express Briefs, vol. 54, no. 2, pp.
156-160, Feb 2007.
[7]. Behzad Razavi, Design Of Analog CMOS Integrated Circuits, McGraw-Hill,

2001

Nuevo Transconductor de Alta Velocidad Basado en Transistores QFG

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DEPARTAMETO DE IGEIERA ELECTRICA

ESCUELA SUPERIOR DE I GE IEROS

PROYECTO FIN DE CARRERA

NUEVO TRANSCONDUCTOR DE ALTA

AUTOR: Jos Manuel Rodrguez Snchez

Quiero agradecer a Ramn, Fernando, Trini, Hakim, Mariano y a todos

Agradecer tambin a mi familia por el apoyo y a mis amigos por todos

Los avances realizados en el campo de la fabricacin de los

Departamento de Ingeniera Electrnica -5-

En la realizacin del presente proyecto se pretende mejorar un

Tanto el transconductor de Nauta como una mejora de dicho

Departamento de Ingeniera Electrnica -6-

1.1. Inversor CMOS

A continuacin se explicar el funcionamiento del inversor CMOS, ya

El inversor CMOS es un circuito muy sencillo formado nicamente por

Figura 1 . Inversor CMOS

Departamento de Ingeniera Electrnica -7-

Los transistores tienen tres regiones de funcionamiento dependiendo

Corte VSG < Vtp ID = 0

Tabla 1. Regiones de funcionamiento de transistores MOS

Sabiendo cuales son las regiones de funcionamiento de los

Departamento de Ingeniera Electrnica -8-

zonas en las que funciona el inversor CMOS, dependiendo de en que regin de

Figura 2 . Regiones de funcionamiento del inversor CMOS

Departamento de Ingeniera Electrnica -9-

1.2. Transconductor de Nauta

Ahora vamos a pasar a describir el funcionamiento del transconductor

1.2.1. Conversin V-I

Como ya se ha comentado anteriormente, este transconductor est

Figura 3 . Inversor simple

Departamento de Ingeniera Electrnica - 10 -

Si escribimos la corriente de drenador en saturacin de cada transistor

Entonces la corriente de salida Iout del inversor simple se escribe de la

I out = I dn I dp = a (Vin Vtn ) + b Vin + c

Donde las constantes a, b y c son

b = p (Vdd Vtn + Vtp ) 5

Asumimos que trabajamos en inversin fuerte y saturacin. Si n p ,

entonces a 0 y la conversin tensin-intensidad no es lineal. El error es un

Departamento de Ingeniera Electrnica - 11 -

Figura 4 . Generacin de la tensin de modo comn Vc

La corriente de salida es cero cuando Vin = Vc (ver figura anterior), donde

Vdd Vtn + Vtp

Cuando n = p y Vtn = Vtp , entonces Vc = Vdd 2

Departamento de Ingeniera Electrnica - 12 -

En la siguiente figura se muestra la versin balanceada del inversor

Figura 5 . Versin balanceada del inversor

Los dos inversores matcheados (Inv1 e Inv2) tienen a la entrada una

I o1 I o 2 = Vid (b + 2a (Vc Vtn )) = Vid ( p (Vdd Vc + Vtp ) + n (Vc Vtn )) 10

Departamento de Ingeniera Electrnica - 13 -

Por tanto la corriente diferencial de salida Iod es lineal con la tensin

I od = I o1 I o 2 = Vid (Vdd Vtn + Vtp ) n p = Vid g md 11

La ecuacin anterior es valida cuando los transistores operan en

incluso con inversores no lineales ( n p ). Sin embargo para reducir la

corriente de salida de modo comn, n y p deben ser muy parecidas. La

linealidad en la conversin tensin-intensidad se obtiene haciendo uso de la ley

La transconductancia puede ser sintonizada por medio de la tensin de

es una de las desventajas que tiene el transconductor de Nauta.

En la siguiente figura se representa el circuito del transconductor de

Departamento de Ingeniera Electrnica - 14 -

Figura 6 . Transconductor de Nauta completo

1.2.2. Control de modo comn y mejora de la ganancia

La tensin de modo comn de las salidas Vo1 y Vo2 estn controladas

4 y 5 estn conectados como resistencias entre los nodos de salida y la tensin

respectivamente. Los inversores 3 y 6 inyectan corriente de valor gm3 (Vc Vo1 )

DEPARTAMETO DE IGEIERA ELECTRICA