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FEUILLE D'EXERCICES : Logique squentielle.

TABLE DES MATIERES :

1 FONCTION DECOMPTEUR ASYNCHRONE A BASCULE D................................................................................... 2

2 FONCTION COMPTEUR ASYNCHRONE A BASCULE D ........................................................................................ 3

3 FONCTION COMPTEUR ASYNCHRONE MODULO 5 A BASCULE D................................................................... 4

4 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE D................................................................. 5

5 FONCTION "REGISTRE A DECALAGE". .................................................................................................................. 6

6 ETUDE DU "COMPTEUR A ANNEAU"....................................................................................................................... 8

7 ETUDE DU "COMPTEUR DE JOHNSON". ................................................................................................................. 9

8 FONCTION COMPTEUR ASYNCHRONE MODULO X A BASCULES JK". ........................................................ 10

9 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE JK............................................................. 11

10 FONCTION "DIVISION DE FREQUENCE". ............................................................................................................. 12

11 FONCTION ASYNCHRONE A BASCULE JK. .......................................................................................................... 14

12 ETUDE DUN COMPTEUR BINAIRE. ....................................................................................................................... 15

13 ETUDE DE COMPTEURS . .......................................................................................................................................... 17

14 ASSOCIATIONS DE COMPTEURS MODULO 10..................................................................................................... 19

15 FONCTION "COMPTEUR A MODULO DEFINI PAR CABLAGE". ...................................................................... 20

16 ETUDE DUN COMPTEUR-DECOMPTEUR A PRECHARGEMENT. ................................................................... 22

17 COMPARER DES CHRONOGRAMMES SYNCHRONES ET ASYNCHRONES. .................................................. 25

18 ANNEXE ........................................................................................................................................................................ 27
HEF4518B DUAL BCD COUNTER ............................................................................................................................................ 27
74HC/HCT393 DUAL 4-BIT BINARY RIPPLE COUNTER ............................................................................................................... 27
74HC/HCT193 PRESETTABLE SYNCHRONOUS 4-BIT BINARY UP/DOWN COUNTER ......................................................................... 28
74HC/HCT4040 12-STAGE BINARY RIPPLE COUNTER ................................................................................................................... 29
74HC/HCT163 PRESETTABLE SYNCHRONOUS 4-BIT BINARY COUNTER ........................................................................................ 30

Exercices logique squentielle V1.31 1/30


Lyce Jules Ferry Versailles - CRDEMA 2007 - 2008
1 FONCTION DECOMPTEUR ASYNCHRONE A BASCULE D

Schma structurel :
1. Le fonctionnement de ces bascules est-il synchrone ou asynchrone ? Argumenter votre rponse.
a Qa b Qb c Qc
1D 1D 1D

H
C1 C1 C1

2. Tracer les chronogrammes des sorties Qa, Qb et Qc ( ltat initial, Qa=Qb=Qc= "0").

3. Convertir en dcimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.

4. Quelle est la fonction ralise ?

5. Donner le modulo du compteur

H
1

t
0

Qa
1

t
0
Qb
1

t
0
Qc
1

t
0

NQD 0
t

Exercices logique squentielle V1.31 2/30


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2 FONCTION COMPTEUR ASYNCHRONE A BASCULE D

Schma structurel :
1. Le fonctionnement de ces bascules est-il synchrone ou asynchrone ? Argumenter votre rponse.
a Qa b Qb c Qc
1D 1D 1D

H
C1 C1 C1

2. Tracer les chronogrammes des sorties Qa, Qb et Qc ( ltat initial, Qa=Qb=Qc= "0").

3. Convertir en dcimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.

4. Quelle est la fonction ralise ? Comparer ce schma structurel avec celui de lexercice prcdent et conclure sur
lincidence de la fonction ralise.

5. Donner le modulo du compteur

H
1

t
0

Qa
1

t
0
Qb
1

t
0
Qc
1

t
0

NQD 0
t

Exercices logique squentielle V1.31 3/30


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3 FONCTION COMPTEUR ASYNCHRONE MODULO 5 A BASCULE D

1. Donner la table de vrit de loprateur logique (/R = f (Qa, Qc))


2. Quel est le role de lentre /R ?A quel niveau est elle active ? Cette entre est dite prioritaire, quentendez vous par
l ?
3. Tracer les chronogrammes des sorties Qa, Qb, Qc et /R ( ltat initial, Qa=Qb=Qc= "0").
4. Convertir en dcimal les trois bits binaires Qc, Qb et Qa en prenant Qa pour bit de poids faible.
5. Quelle est la fonction ralise ?

Exercices logique squentielle V1.31 4/30


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4 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE D
1. Donner la table de vrit de loprateur logique (R = f (Q1, Q3))
2. Quel est le rle de lentre R ? A quel niveau est elle active ?
3. Tracer les chronogrammes des sorties Q0, Q1, Q2, Q3 et R ( ltat initial, Q0=Q1=Q2=Q3= "0").
4. Convertir en dcimal les trois bits binaires Q0, Q1, Q2 et Q3 en prenant Q0 pour bit de poids faible.
5. Quelle est la fonction ralise ?

Exercices logique squentielle V1.31 5/30


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5 FONCTION "REGISTRE A DECALAGE".
Le schma structurel pourrait tre ralis partir du circuit logique CD4013A ou dun 74LS374

Schma structurel :

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
D
1D 1D 1D 1D 1D 1D 1D 1D

CL C1
C1 C1 C1 C1 C1 C1 C1

Construire le chronogramme de cette structure demande davoir lesprit que tout oprateur introduit un temps de latence
entre le moment de la commande et celui o le rsultat aboutit en sortie. Ce temps est appel temps de propagation. Or ici les
entres de commandes sont actionnes simultanment. Lors dun front montant de CL un oprateur voit donc ltat de
loprateur qui le prcde avant que celui-ci nait eu le temps de changer dtat. Ce principe tant admis vous pouvez
construire successivement les chronogrammes de Q0, Q1,, Q6 et Q7.

Chronogrammes en page suivante

Exercices logique squentielle V1.31 6/30


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CL 1 t
0
D 1
0 t
Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
Q4 1
0 t
Q5 1
0 t
Q6 1
t
0
Q7 1
t
0
0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 2 2,2 2,4 2,6 2,8 ms

Exercices logique squentielle V1.31 7/30


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6 ETUDE DU "COMPTEUR A ANNEAU".

Schma structurel.
1. Tracer les chronogrammes de Q0, Q1 et Q2 (s'aider du mmotech pour la documentation du CD4013).
2. Exprimer la frquence FQ0 en fonction de FH
3. Au vu des chronogrammes, indiquer le modulo de ce compteur.
H
1

t
0

RAZ
1

t
0
Q0
1

t
0
Q1
1

t
0

Q2
1

t
0

Exercices logique squentielle V1.31 8/30


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7 ETUDE DU "COMPTEUR DE JOHNSON".
Schma structurel.

1. Faire le mme travail que prcdemment (compteur en anneau) sur ce nouveau schma.
2. Quelle diffrence existe-t-il entre ce schma et le prcdent ? Quelle en est la consquence sur le modulo
et la frquence des signaux de sortie?
H
1

t
0

RAZ
1

t
0
Q0
1

t
0
Q1
1

t
0

Q2
1

t
0

Exercices logique squentielle V1.31 9/30


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8 FONCTION COMPTEUR ASYNCHRONE MODULO X A BASCULES JK".

1. Sur quel front fonctionnent les bascules ?


2. A quel niveau logique les entres /R sont elles activent ?
3. Complter les chronogrammes de Qa, Qb, Qc et de /R ( ltat initial, Qa=Qb=Qc= "0").
4. Donner un nom cette structure (modulo) ?

Exercices logique squentielle V1.31 10/30


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9 FONCTION COMPTEUR ASYNCHRONE MODULO 10 A BASCULE JK
On dsire raliser un compteur asynchrone modulo 10 laide de bascules JK activent sur front montant.
1. Raliser le schma permettant de raliser ce compteur
2. Tracer les chronogrammes des sorties Q0, Q1, Q2, Q3 et Raz ( ltat initial, Q0=Q1=Q2=Q3= "0").
3. Convertir en dcimal les quatre bits binaires Q3, Q2, Q1 et Q0 en prenant Q0 pour bit de poids faible.

Exercices logique squentielle V1.31 11/30


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10 FONCTION "DIVISION DE FREQUENCE".
Le schma structurel est ralis partir du circuit logique HEF4027B

Schma structurel.

Le circuit U2 est aliment sous 0/5V.


1. Il vous appartient de cbler les broches repres S et R de faon inhiber la "mise un" et
effectuer une "remise zro" de la sortie Us ds la mise sous tension du circuit. On utilisera le
signal RAZ (cf chronogrammes).

Conditions initiales:
- la sortie Q de U2a est au niveau bas,
- la sortie Q de U2b est au niveau bas.

2. Sachant que U c a d est une ddp logique 0/5V de frquence F=10KHz, reprsenter les
chronogrammes des grandeurs J , K, Q et Q (chronogrammes en page suivante) pour les deux
bascules JK, mettant en vidence le fonctionnement de la structure. Et ceci pour 9 priodes de
Ucad.

3. Dterminer la frquence du signal de sortie, et prciser la division effectue.

Exercices logique squentielle V1.31 12/30


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Ucad
1

t
0

RAZ
1

t
0

Qa
1

t
0
Qa
1

t
0
Qb/Us
1

t
0

Qb
1

t
0

Exercices logique squentielle V1.31 13/30


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11 FONCTION ASYNCHRONE A BASCULE JK.
Le schma structurel est ralis partir du circuit logique HEF4027B

Schma structurel.

JE 1J 1J Q2
Q1
C C1 C1
KE 1K Q1 1K Q2

Tracer les chronogrammes des sorties Q1 et Q2.

JE 1 t
0
KE 1
0 t
C 1
0 t
Q1 1
0 t
Q2 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 s

Exercices logique squentielle V1.31 14/30


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12 ETUDE DUN COMPTEUR BINAIRE.

Symbole :

1. En exploitant sa table de vrit ou sa reprsentation dterminer :


x lentre et lvnement provoquant sa mise zro ;
x lentre et lvnement provoquant le comptage ;
x le modulo du comptage ;
x le nombre mini possible en sortie ;
x le nombre maxi possible en sortie.
2. Complter les chronogrammes suivants :

Exercices logique squentielle V1.31 15/30


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H 1 t
0
RAZ 1
0 t
Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
Q4 1
t
0
Q5 1
t
0
Q6 1
t
0
Q7 1
t
0
Q8 1
0 t
Q9 1
t
0
Q10
t
1
0
Q11
t
1
0
NHD t
?

0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms

Exercices logique squentielle V1.31 16/30


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13 ETUDE DE COMPTEURS .

Symboles :

1. Pour chacun des composants reprsents ci-dessous, dterminer :


x lentre et lvnement (0, 1 n ou p ) provoquant leur mise zro ;
x lentre et lvnement provoquant le comptage ;
x et le modulo de comptage.
2. Complter les chronogrammes suivants.
Procdure :
- En faisant attention aux vnements de mise zro (RAZ) complter le
chronogramme du nombre de sortie NO.
- En dduire l'tat de chaque ligne de sortie du compteur

Exercices logique squentielle V1.31 17/30


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CP0 1 t
0
MR 1
0 t

t
NOD
?

O0 1
4518

t
0
O1 1
t
0
O2 1
t
0
O3 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms

CP0 1 t
0
MR 1
0 t

t
11

NOD
4520

O0 1
t
0
O1 1
t
0
O2 1
t
0
O3 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms

Exercices logique squentielle V1.31 18/30


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14 ASSOCIATIONS DE COMPTEURS MODULO 10.
Schma structurel. Travail demand : tracer les
chronogrammes ci-dessous

/CP1 1 t
0
MR 1
0 t

NU10 t
3

U0 1
t
0
U1 1
t
0
U2 1
t
0
U3 1
0 t

ND10 t
4

D0 1
t
0
D1 1
t
0
D2 1
t
0
D3 1
0 t

t
43

N10
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms

Exercices logique squentielle V1.31 19/30


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15 FONCTION "COMPTEUR A MODULO DEFINI PAR CABLAGE".

Schma structurel.

Le schma ci-dessus est celui dun compteur dont le modulo est dtermin par cblage.

1. Pour IC1, dterminer :


x lentre et lvnement provoquant le comptage ;
x lentre et lvnement provoquant la mise zro de son contenu.
2. Dterminer la premire valeur du contenu remettant zro le compteur.
3. Enoncer la succession de nombres stables produits par ce compteur.
4. Complter les chronogrammes sur la page suivante.
5. Proposer un nouveau cblage afin dobtenir une fonction comptage modulo 12. Enoncer la
suite des nombres stables produits par cette structure.

Exercices logique squentielle V1.31 20/30


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H1 t
0

N .

CT0 1
0
CT1 1
0
CT2 1
0
CT3 1
0
R1
0
0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 ms

Exercices logique squentielle V1.31 21/30


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16 ETUDE DUN COMPTEUR-DECOMPTEUR A PRECHARGEMENT.

Symbole :

1. En exploitant sa table de vrit ou sa reprsentation dterminer :


x lentre et lvnement provoquant sa mise zro ;
x lentre et lvnement provoquant le comptage ;
x lentre et lvnement provoquant le dcomptage ;
x le modulo du dcomptage et du comptage ;
x lentre et lvnement provoquant le prchargement ;
x les entres de donnes pour le prchargement ;
x la condition pour que RINC soit actif et ltat associ ;
x la condition pour que RDEC soit actif et ltat associ.
2. Complter les chronogrammes des deux pages suivantes :

Exercices logique squentielle V1.31 22/30


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RAZ 1
t
0
HINC 1
t
0
HDEC 1 t
0
CHARGE 1
t
0

NQD t
?

Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
RINC 1
t
0
RDEC 1
0 t
0 4 8 12 16 20 24 28 32 36 40 44 48 ms

Exercices logique squentielle V1.31 23/30


Lyce Jules Ferry Versailles - CRDEMA 2007 - 2008
RAZ 1
t
0
HINC 1
t
0
HDEC 1 t
0
CHARGE 1
t
0

NQD t
?

Q0 1
t
0
Q1 1
t
0
Q2 1
t
0
Q3 1
0 t
RINC 1
t
0
RDEC 1
0 t
48 52 56 60 64 68 72 76 80 84 88 92 96 100 104 ms

Exercices logique squentielle V1.31 24/30


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17 COMPARER DES CHRONOGRAMMES SYNCHRONES ET ASYNCHRONES.

Schma structurel.

Voici une structure de comptage. Le compteur 74163a est un compteur synchrone, le 74393 est
un compteur asynchrone. Vous allez construire les chronogrammes de l'un et de l'autre suivant
les procds respectifs de chacun de ces compteurs. Ils sont tous deux commands par le mme
signal de commande H, le comptage est donc simultan. Ainsi vous pourrez vous rendre compte
de la diffrence entre les deux modes de fonctionnement.
Procdure :
- Construire le premier chronogramme comme vous en avez l'habitude (H est commun)
Le deuxime chronogramme dilate l'chelle de temps au voisinage de t=32ms du premier chronogramme. cette
chelle vous ne pourrez pas ngliger les temps de propagation de l'information dans les oprateurs. Pour simplifier
vous considrerez qu'un temps de propagation TP vaut 15ns.
- Les quatre sorties de l'oprateur synchrone sont toutes commandes par H.
Construire le chronogramme de ces sorties en considrant un TP entre n de H et chaque
transition de sortie.
- L a s o r t i e AS0 de l'oprateur asynchrone est commande par n d e H .
Construire le chronogramme de AS0 en considrant un TP entre n de H et transition de AS0.
La sortie AS1 est commande par n de AS0, un TP doit donc s'couler entre ces deux
vnements. Vous procderez ainsi aussi pour les sorties AS2 et AS3.
- Reprsenter chaque TP par une flche de couleur. (voir exemple)
- Dterminer pour chaque instant (mme pendant les transitions) les valeurs de S et AS.

Exercices logique squentielle V1.31 25/30


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H1 H1 t
t
0 0
/RAZ 1 /RAZ 1
0 0
S0 1 S0 1
0 0
S1 1 S1 1
0 0
S2 1 S2 1
0 0
S3 1 S3 1
0 0

15
8

S .
S .

AS0 1 AS0 1
0 0
AS1 1 AS1 1
0 0
AS2 1 AS2 1
0 0
AS3 1 AS3 1
0 0

15
8

AS .
AS .

16 20 24 28 32 36 40 ms 31,980 32,000 32,020 32,040 32,060 32,080 32,100 ms

Exercices logique squentielle V1.31 26/30


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18 ANNEXE

HEF4518B Dual BCD counter


FUNCTION TABLE
CP0 CP1 MR MODE
n H L counter advances
L p L counter advances

p X L no change
X n L no change

n L L no change
H p L no change
X X H O0 to O3 = LOW

74HC/HCT393 Dual 4-bit binary ripple counter


PIN DESCRIPTION

PIN NO. SYMBOL NAME AND FUNCTION


1, 13 1CP, 2CP clock inputs (HIGH-to-LOW, edge-triggered)
2, 12 1MR, 2MR asynchronous master reset inputs (active HIGH)
3, 4, 5, 6, 1Q0 to 1Q3, flip-flop outputs
11, 10, 9, 8 2Q0 to 2Q3

7 GND ground (0 V)
14 VCC positive supply voltage

Exercices logique squentielle V1.31 27/30


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74HC/HCT193 Presettable synchronous 4-bit binary up/down counter

FUNCTION TABLE
INPUTS OUTPUTS
MR /PL CPU CPD D0 D1 D2 D3 Q0 Q1 Q2 Q3 /TCU /TCD
OPERATING MODE
14 11 5 4 15 1 10 9 3 2 6 7 12 13
H X X L X X X X L L L L H L
reset (clear)
H X X H X X X X L L L L H H
L L X L L L L L L L L L H L
L L X H L L L L L L L L H H
parallel load
L L L X H H H H H H H H L H
L L H X H H H H H H H H H H
count up L H n H X X X X count up H H
count down L H H n X X X X count down H H

Exercices logique squentielle V1.31 28/30


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74HC/HCT4040 12-stage binary ripple counter
PIN DESCRIPTION
PIN NO. SYMBOL NAME AND FUNCTION
8 GND ground (0 V)
9, 7, 6, 5, 3, 2, 4, 13, 12, 14, 15, 1 Q0 to Q11 parallel outputs
10 CP clock input (HIGH-to-LOW, edge-triggered)
11 MR master reset input (active HIGH)
16 VCC positive supply voltage

FUNCTION TABLE
INPUTS OUTPUTS
CP MR Qn
n L no change
p L count
X H L

Timing diagram:

Exercices logique squentielle V1.31 29/30


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74HC/HCT163 Presettable synchronous 4-bit binary counter

PIN DESCRIPTION
PIN NO. SYMBOL NAME AND FUNCTION
1 MR synchronous master reset (active LOW)
2 CP clock input (LOW-to-HIGH, edge-triggered)
3, 4, 5, 6 D0 to D3 data inputs
7 CEP count enable input
8 GND ground (0 V)
9 PE parallel enable input (active LOW)
10 CET count enable carry input
14, 13, 12, 11 Q0 to Q3 flip-flop outputs
15 TC terminal count output
16 VCC positive supply voltage

FUNCTION TABLE
INPUTS OUTPUTS

OPERATING MODE MR CP CEP CET PE Dn Qn TC


reset (clear) L n X X X X L L
H n X X L L L L
parallel load
H n X X L H H (1)

count H n H H L X count (1)

hold H X L X H X qn (1)
(do nothing) H X X L H X qn L
(1) The TC output is HIGH when CET is HIGH and the counter is at terminal count (HHHH).

Exercices logique squentielle V1.31 30/30


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