Lenguajes de descripcin y simulacin de hardware

Trabajo de laboratorio Nro. 3

Sntesis de lgica secuencial- Mquinas de estado

1. Disee un circuito secuencial sncrono que reciba una entrada X y produzca una salida
Z=1 despus que haya recibido las secuencias de entrada 0,0,1 1,0,0. Comience el
diseo por un estado de reset. Para ello realice el cdigo VHDL: y sus secuencias solapadas
a. Sin codificacin manual de estados.
b. Con codificacin manual de estados.
c. Implemente cualquiera de los dos diseos en la placa DE2. Para ello recurra a un
pulsador como generador de la seal de reloj.

Diagrama de estados tentativo:

R,0 1
0 1

1
A,0 B,0

0 0 1
1
0 C,0 E,0

0
1 0
0
D,1 F,1
1

2. Se quiere disear un circuito que, a partir de una seal de reloj, de origen a la seal outp
mostrada en la figura 1(a). Note que el circuito debe operar en los dos flancos de la seal
clk.

Para evitar problemas con la deteccin de dos flancos de reloj distintos, se propone
implementar dos mquinas de estado diferentes, una que opere exclusivamente con el flanco
ascendente de reloj y la otra que opere con el flanco descendente de reloj.

En la Figura 1b, la mquina de estado 1 generar la seal intermedia out1, mientras que
la mquina de estado 2 generar la seal out2. Luego se realizar la operacin and para dar
origen a la seal outp. Se destaca que este circuito no tiene entradas externas y la salida solo
cambia con los flancos de reloj (comportamiento sincrnico).
Figura 1.