Circuitos Msi

CAPTULO 3
CIRCUITOS MSI
2016A
Circuitos Combinacionales MSI
Dentro de los dispositivos MSI combinacionales, en este captulo
se estudiar los siguientes:
Codificadores
Decodificadores
Convertidores de cdigo
Multiplexores
Demultiplexores
Sumadores
Comparadores
Biestables
Contadores
Drivers
2
Codificadores
La funcin de codificacin se realiza
mediante un circuito lgico denominado
codificador.
Un codificador es un circuito lgico
combinacional que convierte la
informacin (por ejemplo un nmero
decimal o un caracter alfanumrico), en
algn tipo de cdigo.
Ej: Cierto codificador codifica (convierte) los
dgitos decimales (de 0 a 9), a cdigo binario.
Aplicacin: La pulsacin de una tecla de una
calculadora (dgitos decimales) es codificada
en un cdigo binario para el procesamiento e
interpretacin dentro de la calculadora.
3
Codificadores
Permite que
se introduzca
Lo convierte
en una de sus
en una salida
entradas un
codificada
nivel activo
Representa un BCD o binario
dgito (decimal u
octal)
Se pueden tambin usar para codificar smbolos diversos y caracteres alfanumricos
Codificacin.- Proceso de convertir smbolos comunes o nmeros a un

formato codificado.
4
Codificadores
Codificador Decimal BCD
Codificador bsico de 10 lneas a 4 lneas:
10 lneas de entrada (una para cada dgito
decimal)
4 lneas de salida
0
1
3 = 8 + 9 0
0 0
2 = 4 + 5 + 6 + 7
1 = 2 + 3 + 6 + 7 0
00 0
0
0 = 1 + 3 + 5 + 7 + 9 0 1
1
Cdigo BCD (BCD 8421) 5
Codificadores
Codificador con prioridad decimal a BCD
Realiza la misma funcin de codificacin bsica que se vio
en el caso anterior.
Se utiliza en aplicaciones que requieren deteccin de
prioridad.
El codificador producir una salida BCD correspondiente al
dgito decimal de entrada de ms alto orden que se
encuentre activo, e ignora cualquier otra entrada de menor
orden que est activa.
Por ejemplo, si las entradas 6 y 3 estn activas, la salida BCD
ser 0110 (que representa al nmero decimal 6.)
Los CI 74147 y 74148 son codificadores con prioridad
BCD y octal, respectivamente.
6
Codificadores
Codificador con prioridad decimal a BCD
74HC147
Codificador de prioridad con entradas activas a nivel bajo (0) para
los dgitos decimales 1 al 9.
Salidas BCD (4) activas a nivel bajo.
7
Codificadores
Ejercicio:
Si tenemos niveles BAJOS en los pines 1, 4 y 13 del

74HC147, indicar el estado de sus cuatro salidas.
Todas las dems entradas estn a nivel ALTO.
8
Codificadores
Codificador con prioridad
octal a binario
74LS148
Codificador de prioridad con ocho
entradas activas a nivel bajo (0).
Tres salidas binarias activas a nivel
bajo.
Se puede utilizar para convertir
entradas octales (0 a 7) en cdigo
binario de 3 bits.
Entrada de activacin (Enable Input,
EI) debe estar activa a nivel bajo.
Puede ser ampliado a codificador de
16 lneas a 4 lneas.
9
Codificadores
Aplicacin:
Codificador de teclado, en el que los
diez dgitos decimales del teclado de
una computadora tienen que
codificarse para poder ser procesados
por el circuito lgico. Cuando se pulsa
una tecla, el dgito decimal se
codifica a su correspondiente cdigo
BCD.
10
Decodificadores
La funcin de decodificacin se realiza
mediante un circuito lgico denominado
decodificador.
Un decodificador es un circuito lgico
combinacional que convierte la
informacin codificada en otra
informacin no codificada.
Ej: Cierto decodificador se emplea para activar
un display de 7 segmentos. Cada lnea del
display est conectado a una lnea de salida del
decodificador. Cuando aparece un determinado
cdigo binario en las entradas del decodificador,
se activan las correspondientes lneas de salida y
se iluminan los segmentos apropiados del
display para mostrar el dgito decimal. 11
Decodificadores
El decodificador binario bsico
AND: Elemento bsico de decodificacin.
Produce una salida a nivel ALTO solo si
todas sus entradas estn a nivel ALTO
La salida es siempre 0, excepto

Para tener nivel ALTO a la salida de cuando se aplica en la entrada
la AND cuando se tiene 1001 a la 1001.
entrada, se debe invertir los bits de
la mitad con compuertas NOT
12
Decodificadores
Pesos binarios
En su forma general, un
decodificador posee:
n lneas de entrada para gestionar n
bits
y en una de las 2 lneas de salida 210
2
indica la presencia de una o ms 22
23
combinaciones de n bits.
Decodificador de 4 lneas a 16
lneas (1 de 16)
Para cualquier cdigo en la entrada,
solo se activa una de las 16 posibles
salidas.
13
Decodificadores
Funciones implementadas con compuertas NAND para tener

valores de salida activos a nivel BAJO
14
Decodificadores
Decodificador (1 de 16) 74HC154
Se requiere nivel BAJO

para tener la
activacin Enable en
ALTO
15
Decodificadores
Ejercicio:
Una cierta aplicacin requiere decodificar un nmero
de 5 bits. Utilizar decodificadores 74HC154 para
implementar el circuito lgico. El nmero binario se
representa de la forma:
4 3 2 1 0
16
Decodificadores
Aplicacin:
Los decodificadores se
utilizan en la seleccin de
entradas y salidas en las
computadoras. El
decodificador selecciona el
puerto E/S, de forma que los
datos puedan ser enviados o
recibidos desde algn
dispositivo externo
conectado en un puerto
especificado mediante una
direccin binaria.
17
Decodificadores
Decodificador BCD a decimal
Convierte cada cdigo BCD en uno de
los diez posibles dgitos decimales.
Decodificador de 4 lneas a 10 lneas (1
de 10).
Cada una de estas funciones se
implementa mediante compuertas
NAND para proporcionar salidas activas
a nivel BAJO. Si se requirieran salidas
activas a nivel ALTO, se utilizaran
compuertas AND para la
decodificacin. 18
Decodificadores
La lgica es idntica a la de las diez primeras compuertas del

decodificador de 4 lneas a 16 lneas.
19
Decodificadores
Ejemplo:
El CI 74HC42 es un
decodificador BCD a decimal.
Dibujar las seales de salida
si se aplican las seales de
entrada de la siguiente
figura a las entradas del
74HC42.
20
Decodificadores
Decodificador BCD a 7 segmentos
Acepta el cdigo BCD en sus entradas.
Proporciona salidas capaces de excitar un display
de 7 segmentos para generar un dgito decimal.
El siguiente decodificador tiene salidas activas a
nivel BAJO.
21
Decodificadores
El CI 74LS47 decodifica una
entrada BCD y controla un display
de 7 segmentos.
Todas las salidas son activas a
nivel BAJO.
Las salidas pueden controlar
directamente un display de 7
segmentos en nodo comn.
Adems de decodificar una
entrada BCD Y generar las
apropiadas salidas para 7 Todas las salidas del decodificador se encuentran
inactivas (nivel ALTO) cuando se introduce el cdigo
segmentos, el 74LS47 posee las (0000) en las entradas, siempre que 1 est a nivel
BAJO. Esto provoca que el display no muestre nada y
funciones de entrada de que la salida 1 est a nivel BAJO.
comprobacin y de supresin de
cero. 22
Decodificadores
Entrada de comprobacin
Cuando se aplica un nivel BAJO
a la entrada y la entrada
1/0 est a nivel ALTO, se
encienden los 7 segmentos del
display.
Se utiliza para verificar que
ningn segmento est fundido.
Supresin de cero
Elimina ceros innecesarios.
Supresin anterior: supresin
de ceros al principio.
Supresin posterior: supresin
de ceros al final.
Los ceros esenciales
permanecen.
030.080 se visualiza como 30.08
23

La funcin de conversin de un
cdigo a otro se realiza
mediante un circuito lgico
combinacional denominado
convertidor de cdigo.
Un convertidor de cdigo
convierte un determinado
cdigo que se aplica en la
entrada a otro cdigo que se
obtiene a la salida.
24
Conversin BCD Binario
Uno de los mtodos de conversin de BCD a
binario utiliza circuitos sumadores:
1. El valor, o peso, de cada bit de un nmero BCD se
representa por un nmero binario.
2. Se suman todas las representaciones binarias de los
pesos de los bits del nmero BCD que son 1.
3. El resultado de la suma es el equivalente binario del
nmero BCD.
25
Representa 80 Representa 7
10000111BCD
1010111BIN
26
Ejemplo:
Convertir a binario los nmeros BCD 00100111 y 10011000
27
Conversin binario-Gray y Gray-binario
Puede ser implementada con compuertas XOR.
Los dispositivos lgicos programables PLD tambin

pueden ser utilizados para realizar esta conversin.
28
Ejemplo: Ejemplo:
Convertir el nmero Convertir el cdigo Gray
binario 0101 a cdigo 1011 a binario utilizando
Gray utilizando compuertas XOR.
compuertas XOR.
29
Codificadores, Decodificadores
y Convertidores de cdigo
Deber
1. Cules son las salidas del
codificador 74HC147 si todas
sus entradas estn a nivel
BAJO? Y si todas estn a nivel
ALTO? (Explique)
2. En la siguiente figura,
determinar la salida del
decodificador que se activa al
introducir los cdigos binarios
de entrada: (Explique)
1. 10110
2. 10001 Decodificador de 5 bits construido con dos 74HC154
3. 01010
30
Codificadores, Decodificadores
y Convertidores de cdigo
3. Construir el diagrama de tiempos de un decodificador BCD a decimal de 4
lneas a 10 lneas, que muestre las seales de entrada y de salida para el
caso en que la secuencia binaria de entrada origine los siguientes nmeros
decimales: 0, 2, 4, 6, 8, 1, 3, 5 y 9.
4. Convertir a binario los nmeros BCD 01001010 y 01000001
5. Convertir el nmero binario 1100 a cdigo Gray utilizando compuertas
XOR.
6. Convertir el cdigo Gray 0010 a binario utilizando compuertas XOR.
31
Multiplexores y
Demultiplexores
Existen dos tipos de circuitos combinacionales
dedicados a la seleccin de datos y distribucin
de datos, respectivamente.
Multiplexores
Demultiplexores
32
Multiplexores y
Demultiplexores
La multiplexacin y la demultiplexacin se utilizan cuando
datos procedentes de distintas fuentes tienen que
transmitirse a travs de una lnea hasta una localizacin
distante y deben redistribuirse a varios destinos
Multiplexacin por divisin en el tiempo 33

Multiplexores
El multiplexor (MUX) es un dispositivo que permite dirigir la
informacin digital procedente de diversas fuentes a una nica lnea
para ser transmitida a travs de dicha lnea a un destino comn.
Cuando se ha seleccionado una seal, las otras no tienen efecto

sobre la salida.
Tambin se conoce como selector de datos.
34
Multiplexores
El multiplexor bsico posee:
Varias lneas de entrada de datos
Una nica lnea de salida
Entradas de seleccin de datos, que permiten conmutar los datos
digitales provenientes de cualquier entrada hacia la lnea de salida.
Los multiplexores pueden ser analgicos o digitales

El MUX analgico generalmente es mecnico y la seleccin de los
canales se la hace manualmente.

En el MUX digital, la seleccin de los canales se la hace mediante
entradas de comando digital, a veces conocidas como entradas de

direccin.
35
Multiplexores
Ejemplo:
4 Lneas de entrada
1 Lnea de salida
2 Lneas de seleccin de
datos (con 2 bits es posible Smbolo lgico MUX 4 entradas
seleccionar cualquiera de las
4 lneas de entrada de datos)
Seleccin de datos de MUX 4 entradas 36

Multiplexores
La salida de datos es igual al estado de la
entrada de datos seleccionada.
Para implementar esta operacin de
multiplexacin, se considera:
La salida de datos es 0 slo si 1 = 0 y 0 = 0 :
= 0 1 0
= 1 1 0
= 2 1 0
= 3 1 0
Si se aplica la operacin OR a estos trminos:
= 0 1 0 + 1 1 0 + 2 1 0 + 3 1 0 Diagrama lgico MUX 4 entradas

37
Multiplexores
Ejemplo:
Se aplican las formas de
onda de la siguiente Figura
a la entrada de datos y a la
entrada de seleccin del
multiplexor de la siguiente
Figura. Determinar la seal
de salida en relacin a las
entradas.
38
Multiplexores
74HC157, 74LS157
Tiene 4 multiplexores de 2
G1: AND entre la
entradas de datos. entrada de
Los multiplexores comparten seleccin de datos
y las entradas de
una misma lnea de seleccin de datos
datos y una de habilitacin
(enable). Bloque comn de control Cuando la entrada
de seleccin est
Un nivel BAJO en la entrada de a nivel ALTO, se
seleccionan las
habilitacin () permite al entradas B.
dato de entrada seleccionado Cuando la
pasar a la salida. Un nivel ALTO entrada de
seleccin est a
en la entrada () evita que nivel BAJO, se
los datos pasen a la salida, es seleccionan las
entradas A.
decir inhabilita los multiplexores. 39
Multiplexores
No es necesario un
74LS151 bloque de control
comn, pues solo se
Tiene 8 entradas de datos debe controlar un
nico multiplexor.
( 0 7 ), por tanto tiene 3
0
lneas de seleccin de datos : AND entre las
7
entradas de seleccin
(0 1 ). de datos y cada una de
Un nivel BAJO en la entrada las entradas de datos.
permite que los datos de
entrada seleccionados pasen a
la salida.
A la salida, se encuentran
disponibles tanto la salida de
datos como su complemento.
40
Multiplexores
0 Se habilita el primer 74LS151
se utiliza como bit
Ejemplo: MSB de seleccin de datos 1 Se habilita el segundo 74LS151
Utilizar multiplexores
74LS151 y cualquier
otra lgica necesaria
para multiplexar 16
lneas de datos en una
nica lnea de salida de
datos.
4 Bits para
seleccionar 16 lneas
Se selecciona una de las entradas Se selecciona una de las entradas
0 a 7 mediante los otros 3 bits 8 a 15 mediante los otros 3 bits
41
Multiplexores
Ejemplo:
Implementar la funcin lgica
especificada en la siguiente tabla,
utilizando un multiplexor (selector
de datos) de 8 entradas 74LS151.
42
Multiplexores
Ejemplo:
Implementar la siguiente funcin boolena:
, , , = 0,2,5,6,8,9,12,14,15
En primer lugar, se determina el tipo de MUX que se utilizar

(depende del nmero de variables de entrada que tenga la funcin a
ser implementada). Si la funcin tiene n variables de entrada,
entonces se requiere un MUX de (n-1) entradas de seleccin, la cuarta
variable de entrada de la funcin se la utiliza para conectarla,
apropiadamente, en las entradas de datos del MUX (es recomendable
que dicha variable sea la ms significativa).
43
Multiplexores
Los que constan representan
1, los dems 0
, , , = 0,2,5,6,8,9,12,14,15
En este caso, por tener 4 variables de entrada, el MUX tendr 3 entradas

de seleccin 2 , 1 , 0 , para las variables menos significativas de la
funcin. Por tanto ser un MUX de 8 a 1.
Para saber qu se conecta en cada una de las 8 entradas del MUX, se
utiliza una tabla que tiene 2 filas, en ellas se muestran las entradas del
MUX 0 , 1 , 2 , 3 , 4 , 5 , 6 , 7 , y los valores de la funcin , , , como se
indica a continuacin
1 D 0 D 1 D
44
Demultiplexores
El demultiplexor (DEMUX) es un circuito combinacional
que pasa los datos digitales procedentes de una lnea de
entrada a varias lneas de salida.
Se conoce tambin como distribuidor de datos.
Realiza la funcin contraria a la del multiplexor.
Los decodificadores pueden utilizarse tambin como

demultiplexores.
45
Demultiplexores
Ejemplo:
DEMUX de 1 lnea a 4 lneas.
Lnea de entrada de datos (I) conectada a todas las compuertas AND.
Las lneas de seleccin de datos activan nicamente una compuerta cada
vez. Los datos que aparecen en la lnea de entrada de datos pasan a travs
de la compuerta seleccionada hasta la lnea de salida de datos asociada.
46
Demultiplexores
74HC154
Anteriormente se analiz al 74HC154
como decodificador de 4 lneas a 16
lneas. Este dispositivo, as como
otros decodificadores, se utilizan
tambin como demultiplexores.
Las lneas de entrada se utilizan
como lneas de seleccin de datos.
Una de las entradas de activacin del
chip se usa como lnea de entrada de
datos y la otra se mantiene a nivel
BAJO, para activar la compuerta
interna NAND.
47
Aritmtica Binaria
La aritmtica binaria es diferente a los Postulados de
Huntington.
Suma: 0+0=0 0+0=0B
0+1=1 0+1=1B
1+0=1 1+0=1B
1+1=10 1+1=2=10B
10+1=11 2+1=3=11B
Resta:
0-0=0 0-0=0B
1-0=1 1-0=1B
1-1=0 1-1=0B
10-1=1 2-1=1B
48
Aritmtica Binaria
Ejemplos:
49
Sumadores
Una de las operaciones bsicas que realiza un
computador es la suma aritmtica, en base a la cual se
pueden realizar operaciones matemticas ms
complejas como multiplicacin, divisin,
exponenciacin, integracin, diferenciacin, etc.
Ejemplo sumador binario de 4 bits:
50
Sumadores
Semi sumador Sumador completo
Admite dos dgitos Acepta dos bits de
binarios en sus entradas y entrada y un acarreo
genera dos dgitos de entrada, y genera
binarios en sus salidas: una salida de suma y
un bit de suma y un bit un acarreo de salida
de acarreo.
51
Entradas de datos
Semi-
Sumadores
Sumador o
Half Adder
Sumador Salidas: S0 y
Completo o exceso parcial C0
Full Adder
Semi-Sumador: Sumador Completo:

= 0
0 = ( )
1
1
= 1 = +
1
0
0
Sumadores
Ejemplo:
Para cada uno de los tres sumadores completos de la siguiente Figura,
determinar las salidas para las entradas indicadas.
1+0+0=1 sin acarreo 1+1+0=0 con acarreo de 1 1+0+1=0 con acarreo de 1
=1 =0 =0
= 0 = 1 = 1
53
Sumadores
Sumadores binarios en paralelo
Se conectan dos o ms sumadores completos.
Para nmeros de 2 bits se necesitan 2 sumadores, para nmeros de 4 bits
hacen falta 4 sumadores, y as sucesivamente.
La salida de acarreo de cada sumador se conecta a la entrada de acarreo
del sumador de orden inmediatamente superior.
Es posible usar un semi-sumador para la posicin menos significativa, o

bien se puede poner a tierra la entrada de acarreo de un sumador
completo. 54
Sumadores
Ejemplo:
Determinar la suma generada por el sumador paralelo de
tres bits mostrado en la Figura e indicar los acarreos
intermedios cuando se estn sumando los nmeros
101 y 011
A B
55
Sumadores
Sumadores en paralelo de cuatro bits
(Un grupo de cuatro bits se denomina nibble.)
Se implementa mediante 4 sumadores completos.
Diagrama de bloques Sumador en paralelo de 4 bits
En la mayora de datasheets, se denomina 0 al acarreo de entrada del

sumador del bit menos significativo y 4 (en el caso de 4 bits) al
acarreo de salida del sumador del bit ms significativo
56
Sumadores
En la siguiente tabla de verdad de un sumador de 4 bits,
el subndice n representa los bits del sumador y puede ser
igual a 1, 2, 3 o 4 para un sumador de 4 bits. ;1 es el
acarreo del sumador previo. Los acarreos 1 , 2 y 3 se
generan internamente. 0 es un acarreo de entrada
externo y 4 es una salida.
Tabla de verdad para cada etapa de un sumador en paralelo de 4 bits

57
Sumadores
Ejemplo:
Utilizar la tabla de verdad del sumador en paralelo de 4 bits para hallar la
suma y el acarreo de salida correspondientes a los siguientes dos
nmeros binarios de 4 bits, siendo el acarreo de entrada (;1 ) igual a 0:
4 3 2 1 = 1100 y 4 3 2 1 = 1100
=0 =0
=1 =2 1 2
1 = 0 2 = 0
=3 =0
3
3 = 1
1100 + 1100 = 11000

=4 =1
4
4 = 1 58
Sumadores
74LS283
Sumadores aritmticos
binarios para 2 nmeros
de 4 bits (4 sumadores
completos en un CI).
Las salidas de suma se
proporcionan para cada bit
y el exceso (carry C0)
resultante se obtiene del
cuarto bit.
Facilita la construccin de
sumadores binarios de
mayor nmero de bits.
59
Sumadores
Diagrama interno 74LS283

60
Sumadores
Expansin de sumadores
Los sumadores pueden ampliarse conectndose en
cascada para trabajar con ms bits.
Por ejemplo, para sumar dos nmeros de 8 bits, se utiliza 2
sumadores de 4 bits. 0 a tierra
porque no
existe acarreo
en la posicin
del bit menos
significativo
La salida de acarreo
del sumador de menor
Se genera a orden se conecta a la
partir del Bit 8 entrada de acarreo del
sumador de orden
superior
61
Sumadores
Por ejemplo, para sumar dos nmeros de 16 bits, se utiliza 4
sumadores de 4 bits.
62
Sumadores
Ejemplo
Mostrar cmo se pueden conectar dos sumadores 74LS283 para
formar un sumador en paralelo de 8 bits. Obtener los bits de salida
para los siguientes nmeros de entrada de 8 bits:
63
Comparadores
La funcin bsica de un comparador consiste en
comparar las magnitudes de dos cantidades binarias
para determinar su relacin. Determina si son iguales.
Igualdad
La compuerta XOR se puede usar como un comparador bsico
(su salida es 1 si sus dos entradas son diferentes, y es 0 si son
iguales).
64
Comparadores
Para comparar nmeros binarios de dos bits, se usa una compuerta XOR
adicional y compuertas NOT, AND. O se podra reemplazar las
compuertas XOR y NOT por XNOR.
Si los 2 nmeros son iguales, la
salida de la XOR es 0; caso
contrario es 1.
Si fueron iguales, la
salida de la NOT es 1
Igualdad = 1
Desigualdad = 0
Si fueron iguales, la
salida de la NOT es 1
Si los 2 nmeros son

iguales, la salida de la
XOR es 0; caso contrario
es 1. 65
Comparadores
Ejemplo:
Implementar un comparador lgico que determine si los siguientes
nmeros son iguales (salida 1) o diferentes ( salida 0).
1. 10 y 10
2. 11 y 10
66
Comparadores
Desigualdad
A ms de disponer una salida que indica si los dos nmeros son
iguales, muchos CI comparadores tienen salidas adicionales que
indican cul de los dos nmeros es el mayor.
Una salida indica cuando A es mayor que B.
Otra salida indica cuando A es menor que B.
Smbolo lgico comparador de 4 bits con indicacin de desigualdad

67
Comparadores
Ejemplo:
Nivel ALTO
Nivel BAJO
Nivel BAJO
68
Comparadores
74HC85
Comparador de
magnitud de 4 bits.
Permite comparacin
de cualquier nmero
binario con ms de
cuatro bits al
conectar CI en
cascada.
69
Comparadores
Ejemplo:
Utilizar comparadores 74HC85 para comparar las magnitudes de dos
nmeros de 8 bits
Lneas de desigualdad de
comparador LS a tierra Conexin en cascada
70
MUX, DEMUX, Sumadores y
Comparadores
Deber
1. Determinar los cdigos en las entradas 2. El demultiplexor 74HC154 tiene en las
de seleccin de datos para seleccionar lneas de seleccin de datos los siguientes
cada una de las siguientes entradas de cdigos binarios, y la lnea de entrada de
datos: 2 , 5 , 7 , 9 14 datos est a nivel bajo. Cules son los
estados de las lneas de salida, en cada
caso?
a) 1110
b) 1001
71
MUX, DEMUX, Sumadores y
Comparadores
3. Se aplican dos nmeros binarios de 4 bits

(0101 y 1110) a un sumador en paralelo
de 4 bits. El acarreo de entrada es 1.
Determinar la suma y el acarreo de
salida.
4. Disear el circuito necesario para

comparar dos nmeros de 16 bits, en
base a CI 74HC85.
72
TALLER
1. Implementar la funcin , , , = 1,3,4,11,12,13,14,15
mediante un MUX. Presentar la tabla de dos filas correspondiente y el
circuito.
1. Dibujar la forma de onda de salida en funcin de las entradas

indicadas a la lgica de decodificacin.
73
Biestables
Los biestables poseen dos estados estables en los
cuales se pueden mantener indefinidamente:
SET (activacin)
RESET (desactivacin)
Los dispositivos biestables se dividen en dos
categoras:
Flip-flops
Latches
El flip-flop bsico est implementado con 2
compuertas NAND (tambin puede utilizarse
compuertas NOR).
74
Biestables
El flip-flop bsico tiene:
2 compuertas NAND.
2 entradas de datos: SET y RESET.
2 salidas complementarias: Q y que
realimentan de forma cruzada a las
entradas.

El valor que toma la salida antes que se
:1
establezcan las nuevas condiciones es
(), y luego de que se establezcan las
nuevas condiciones es ( + 1)
75
Biestables (Flip-flops)
Flip-flop
Dispositivos bsicos de memoria, sncronos de 2 estados,
conocidos tambin como multivibradores biestables.
Sncrono: la salida cambia de estado nicamente en un instante especfico de
una entrada de disparo denominada reloj (CLK), que recibe el nombre de
entrada de control, C. Por tanto, los cambios en la salida se producen
sincronizadamente con el reloj.
Un flip-flop disparado por flanco cambia de estado con el flanco
positivo (flanco de subida) o con el flanco negativo (flanco de
bajada) del impulso de reloj y es sensible a sus entradas solo en
esta transicin de reloj.
Flanco positivo (no hay crculo en la entrada C).
Flanco negativo (hay un crculo en la entrada C).
76
Estudiaremos tres tipos de flip-flops disparados por flanco:
S-R Clave para identificar un flip-flop disparado por flanco
D es el tringulo de C. Denominado indicador de entrada
dinmica.
J-K
FLANCO POSITIVO
FLANCO NEGATIVO
77
Flip-flop S-R
Entradas S y R: Entradas sncronas (los
datos en estas entradas se transfieren
a las salidas solo con el flanco de
disparo).
Disparado por flanco positivo:
Si S est a nivel ALTO y R est a nivel BAJO,
la salida Q se pone a nivel ALTO con el flanco
de disparo, pasando el flip-flop al estado SET.
Si S est a nivel BAJO y R est a nivel ALTO,
la salida Q se pone a nivel BAJO con el flanco
de disparo, pasando el flip-flop al estado
RESET.
Si S y R estn a nivel BAJO, la salida no
cambia de estado.
Si S y R estn a nivel ALTO, se produce una
condicin no vlida. 78
Flip-flop S-R
Funcionamiento de un flip-flop S-R Tabla de verdad flip-flop S-R

disparado por flanco positivo disparado por flanco positivo
El funcionamiento y tabla de verdad de un flip-flop S-R disparado por flanco negativo

son las mismas que las de flanco positivo, excepto en que el flanco de bajada del
impulso de reloj es, en este caso, el flanco de disparo. 79
Lgica con compuertas NOR es idntica al concepto visto anteriormente:
:1 = +
:1 = ( + )
:1 = + ( + )
Lgica con compuertas NAND es contraria al concepto visto anteriormente:
:1 = +
:1 = +
:1 =
80
Flip-flop S-R
Lgica interna
Flip-flop que realiza una
transicin del estado SET al
estado RESET durante el flanco
positivo del impulso del reloj
Flip-flop que realiza una

transicin del estado RESET al
estado SET durante el flanco
positivo del impulso del reloj
81
Ejemplo:
Determinar las formas de onda de salida Q y del flip-flop de la
siguiente figura, para las entradas S,R y CLK. Suponer que el flip-
flop disparado por flanco positivo se encuentra, inicialmente, en
estado RESET.
82
Flip-flop D
Resulta til cuando se necesita
almacenar un nico bit de datos (1 o
Flip-flop D disparado por
0). flanco positivo
Si se aade un inversor a un flip-flop

S-R obtenemos un flip-flop D bsico.
Disparado por flanco positivo:
Si D est a nivel ALTO, el flip-flop se activa
(SET) y almacena el nivel ALTO de D Tabla de verdad flip-flop D
disparado por flanco positivo
durante el flanco positivo del impulso de
reloj. (Almacena 1).
NOTA: El funcionamiento de un flip-flop D
Si D est a nivel BAJO, el flip-flop se pone disparado con en flanco negativo es
en cero (RESET) y almacena el nivel BAJO idntico, excepto que el disparo tiene lugar
de D durante el flanco de bajada del en el blanco de bajada del impulso de
impulso de reloj. (Almacena 0). reloj.
83
Ejemplo:
Dadas las formas de onda para la entrada D y el reloj, determinar la
onda de salida Q si el flip-flop disparado en flanco positivo parte del
estado RESET.
Q sigue al estado de D cada vez que

se produce un blanco positivo de
reloj.
84
Flip-flop J-K
Funcionamiento idntico al flip-flop S-R en las condiciones de
operacin SET, RESET y de permanencia de estado (no cambio).
La diferencia est en que el flip-flop J-K no tiene condiciones no
vlidas como ocurre en el S-R.
Lgica interna: Q se realimenta a la entrada de 2 y se
realimenta a la entrada de 1 .
Flip-flop J-K disparado por

Tabla de verdad flip-flop J-K
flanco positivo
disparado por flanco positivo
85
Ejemplo:
Las formas de onda de entrada de la siguiente Figura se aplican a las entradas
J, K y de reloj. Determinar la salida Q supomniendo que el flip-flop se
encuentra inicialmente en estado RESET.
86
La mayora de CI flip-flops tienen Deben mantenerse a nivel ALTO para el
tambin entradas asncronas funcionamiento sncrono.
(pueden variar el estado del flip-

flop independientemente del reloj).
Inicializacin, preset, PRE (o de
activacin directa , direct SET)
Borrado, clear, CLR (o de
desactivacin directa , direct
RESET)
Un nivel activo en la entrada de Smbolo lgico flip-flop J-K
inicializacin pone a SET el con entrada de inicializacin
y de borrado activas a nivel
dispositivo. BAJO
Un nivel activo en la entrada de

borrado lo pone en RESET.
87
Ejemplo
En el flip-flop J-K activado por flanco positivo de la siguiente figura, con
entradas preset y clear, determinar la salida Q para las entradas
mostradas en el diagrama de tiempos. Considerar que Q est
inicialmente a nivel BAJO.
Durante los impulsos de reloj 1, 2
y 3, la entrada de inicializacin
est
a nivel BAJO, manteniendo el flip-
flop en estado SET,
independientemente de J y K.
Durante los impulsos 4, 5, 6 y 7,

funciona en modo de basculacin,
dado que
J est a nivel ALTO, K est a nivel
ALTO y tanto como estn
a nivel
ALTO. 88
74AHC74
Contiene 2 flip-flops D
idnticos,
independientes entre
s, excepto porque
comparten y tierra.
Disparados por flanco
positivo.
Disponen de entradas
asncronas de
inicializacin y borrado
activas a nivel BAJO.
89
74AHC112
Contiene 2 flip-flops J-K
idnticos.
Disparados por flanco
negativo.
Disponen de entradas
asncronas de
inicializacin y borrado
activas a nivel BAJO.
90
Ejemplo:
Las formas de onda para 1J, 1K, 1CLK, 1 y 1 de la Figura se
aplican a uno de los flip-flops disparados por flanco negativo del
circuito 74HC112. Determinar la onda de salida 1Q.
Cada vez que se aplica un nivel

BAJO en la entrada 1 o a la
1, el flip-flop pasa a estado
SET o RESET independientemente
del estado del resto de entradas.
91
Retardos de propagacin
Retardo de propagacin.- intervalo de
tiempo requerido para que se produzca
un cambio en la salida una vez que se ha
aplicado una seal en la entrada.
Categoras:
: Medido desde el flanco de disparo del impulso
de reloj hasta la transicin de nivel BAJO a ALTO de
la salida.
: Medido desde el flanco de disparo del impulso
de reloj hasta la transicin de nivel ALTO a BAJO de
la salida.
: Medido desde entrada de inicializacin (preset)
hasta la transicin de nivel BAJO a nivel ALTO de la
salida.
: Medido desde entrada de borrado (clear) hasta
la transicin de nivel ALTO a nivel BAJO de la salida. 92
Tablas de Transicin
Tablas de Excitacin
93
Aplicaciones:
Almacenamiento de datos
paralelo
94
Aplicaciones:
Divisin de frecuencia
Mitad de la frecuencia de la seal Cuarta parte de la frecuencia de

de reloj. la seal de reloj.
Si se conecta n flip-flops, se puede conseguir una divisin de frecuencia de 2 .

95
Aplicaciones:
Contadores
Secuencia de cuenta binaria.

00, 01, 10, 11
96
Ejemplo:
En base a flip-flops JK obtener un D.
J
=
Tabla de Transicin F-F Tabla de Excitacin F-F
D JK
=
Combinacin Tabla de
Transicin F-F D y Tabla de
Excitacin F-F JK
97
Biestables (Latches)
El latch (cerrojo) es un dispositivo de almacenamiento
temporal de 2 estados (biestables).
Similares a los flip-flops, pues son dispositivos de 2

estados que pueden permanecer en cualquiera de sus
dos estados gracias a su capacidad de realimentacin.
Se conecta cada una de sus salidas a la entrada opuesta.
Diferencia entre flip-flops y latches est en el mtodo

empleado para cambiar de estado.
98
Latch S-R
Dispositivo lgico biestable o
multivibrador.
Un latch S-R (Set-Reset) con entrada
activa a nivel ALTO se compone de 2
compuertas NOR.
Un latch con entrada activa a
nivel BAJO se compone de 2
compuertas NAND.
Notar que la salida de cada
compuerta se conecta a la entrada
de la otra compuerta. Originando la
realimentacin (feedback)
regenerativa caracterstica de todos
los latches y flip-flops.
99
100
101
74LS279
Cudruple latch .
Notar que dos de los 4 latches tienen dobre entrada .
102
Latch S-R con entrada de habilitacin
Las entradas S y R controlan el estado al que va a cambiar el latch
cuando se aplica un nivel ALTO a la entrada de habilitacin (EN,
enable).
El latch no cambia de estado hasta que la entrada EN est a nivel
ALTO pero, mientras que permanezca en este estado, la salida va a ser
controlada por el estado de las entradas S y R.
El estado no vlido del latch se produce cuando las dos entradas S y R
estn en 1.
103
Latch D con entrada de habilitacin
A diferencia del latch S-R, solo tiene una entrada de datos,
adems de la de habilitacin.
La salida Q es igual a la entrada D cuando EN est a nivel
ALTO.
Cuando D est a nivel ALTO y EN tambin, el latch se pone en
estado SET.
Cuando D est a nivel BAJO y EN a nivel ALTO, el latch se pone en
estado RESET.
104
74LS75
Latch D con entrada de habilitacin.
Compuesto por 4 latches.
Cada entrada EN activa a nivel ALTO est compartida por 2
latches y se designa como entrada de control C.
105
Contadores
Un contador sirve para contar eventos que se producen en
la naturaleza, controlar la secuencia en las que se realizan
y medir la frecuencia con la que ocurren los eventos.
Los contadores constituyen una clase de registros
[agrupacin de FFs], que son muy utilizados en sistemas
digitales.
Los contadores se dividen en dos grupos:
Asincrnicos
Sincrnicos.
106

Contadores Asincrnicos MOD-2
Cada FF dispone de una seal de reloj diferente.
Para implementar el contador asincrnico MOD-2 , se requeire n Flip

Flops, donde MOD = mdulo y significa el nmero de valores
diferentes que se generan a la salida del contador.
Construccin:
Se conecta FFs J-K en cascada
La seal de reloj principal se conecta a la entrada CK del FF menos
significante.
La salida Q de este FF ser la entrada de reloj del siguiente FF y as
sucesivamente.
Las entradas J y K de todos los FFs que forman el contador asincrnico
se conectan a 1L.
107

Contador Asncrono binario de 2 bits
La entrada de reloj de un contador

Inicialmente en RESET.
asncrono siempre est conectado El segundo Flip-flop se dispara Modo de basculacin (J=1, K=1)
solo al Flip-flop LSB mediante la salida 0 de FF0
FF0 cambia de estado durante el flanco positivo de cada impulso de reloj,

pero FF1 slo cambia cuando es disparado por una transicin positiva de la
salida 0 de FF0.
Debido al retardo de propagacin inherente al paso de las seales por un flip-
flop, las transiciones de los impulsos de entrada del reloj y la salida 0 de FF0
no pueden ocurrir nunca al mismo tiempo. Por tanto, es un contador
asncrono (los flip-flops nunca se disparan de forma simultnea). 108

Contador binario asincrnico bsico MOD-8.
A cada salida se le asigna una ponderacin, fcilmente puede deducirse
que corresponde a una cuenta ascendente desde 0 hasta 7 (8 valores
diferentes). 8T
4T
2T
T

2

4

8
Entradas Clear (CL) se conectan
a seal de borrado
Por tanto, un contador tambin es un divisor de
frecuencia. Con n FF, se divide la frecuencia hasta 2
109

Ejemplo:
El siguiente es un contador asncrono binario de 4 bits, con flip flops disparados
por flanco negativo y retardo de propagacin de 10 ns. Dibujar un diagrama de
tiempos que muestre la salida Q de cada flip-flop y determinar el retardo de
propagacin total desde el flanco de disparo de un impulso de reloj hasta que
pueda producirse el cambio correspondiente en el estado 3 . Determinar la
frecuencia mxima de reloj a la que puede funcionar el contador.
() = 4 10 = 40
1 1
= = = 25
() 40 110
Contadores Asincrnicos MOD-
Para contadores de mdulo diferente a 2 .
Ejemplo: MOD-10
Se implementa primero un contador MOD 2 y luego se lo modifica
mediante el uso de la entrada asincrnica Clear CL.
Ejemplo: Implementar un contador asincrnico MOD-10.
Primero se implementa un contador MOD-16 y luego se obtiene el equivalente
binario del valor del mdulo deseado, en este caso 1010 10102 .
0 1 0 1
111
Contadores Ripple-Clock
Necesidad de contadores Ripple-clock
Al modificar el mdulo de los contadores asincrnicos antes vistos, se
presentan pulsos espurios de corta duracin (ns), que no son
recomendables para aplicaciones de alta frecuencia.
Acumulacin de los retardos de tiempo de cada flip-flop en contadores
asincrnicos antes vistos.
Los contadores R.C. son contadores asincrnicos.

Es conveniente dibujar las formas de onda del reloj, de la salida Q de
cada uno de los FFs y los valores que deber ponerse en las entradas J y
K de dichos FFs.
112
Contadores Ripple-Clock
Dependiendo el tipo de Flip-flop, definimos la seal
de reloj, Q0, Q1, Q2 y Q3. Luego, se determina los
valores que deberan tener las entradas.
Formas de Onda de Contador MOD11

113
Taller en grupo
1. Para un flip-flop JK disparado por flanco 3. Implementar un contador
positivo cuyas entradas son las que se Asincrnico MOD-32
muestran en la siguiente Figura, determinar la
salida Q en funcin del reloj. Suponer que
inicialmente Q est a nivel BAJO.
4. Implementar un contador
asincrnico MOD-18.
2. Determinar las formas de onda de entrada S y R

para producir la siguiente salida Q, si el flip-flop
es disparado por flanco positivo.
114
Contadores Ripple-clock
CI-7490
Junto con el CI-7492 y CI-7493, son contadores
monolticos implementados con 4FFs M-S y
compuertas adicionales para proporcionar un
contador divisor por 2 y un contador binario de
3FFs
115
Aplicaciones CI-7490
Contador MOD-100 Contador MOD-1000
Contador MOD-85
116
74LS93
Circuito integrado contador asncrono MOD-16.
Formado por un Flip-flop y un contador asncrono de 3 bits.
Si se utiliza nicamente el flip-flop, se puede utilizar como
dispositivo divisor por 2.
Si se utiliza nicamente el contador de 3 bits, se puede
emplear como contador de mdulo 8.
Proporciona entradas (RESET) RO(1) y R0(2). Si estn a
nivel ALTO, el contador se resetea a 0000 mediante .
117
Adicionalmente, se puede utilizar como contador de 4bits
de mdulo 16 (cuenta de 0 a 15), conectando la salida 0
a la entrada CLK B. Tambin se puede configurar como
contador MOD-10, con reinicializacin asncrona,
utilizando las entradas de puesta a 0 para decodificar el
nmero 10.
J y K estn
internamente
conectados a
nivel ALTO
118
119
CI-7492
Contador MOD-12
120
Aplicaciones
Diagrama de bloques reloj digital 24 horas
Contador MOD-60
121
Contador Sncrono
Sncrono: Se refiere a eventos que tienen una

relacin temporal fija entre s.
Contador sncrono: Es aquel en el que todos los

flip-flops del contador reciben en el mismo
instante la seal de reloj.
122
Contador binario sncrono de 2
bits
El contador est inicialmente en
estado 0 (los dos flip-flops se
encuentran en estado RESET).
Cuando se aplica el flanco
positivo del primer impulso de
reloj, el FF0 bascula, por lo que
0 se pone en ALTO.
1 , 1 estn a nivel BAJO
(conectadas a 0 y sta
todava no se ha puesto a nivel
ALTO en el momento de
producirse el flanco) (Recordar
que existe un retardo entre el
flanco de disparo del impulso
de reloj hasta que se realiza la
transicin en Q). As FF1 no
cambia de estado.
123
bits
FF0 debe mantenerse FF1 cambia de estado
en basculacin cada vez que 0 est en 1
FF2 cambia de estado

si 0 y 1 estn en 1
Cuando 0 est en 1 y se produce un impulso de reloj,

FF1 se encuentra en basculacin y cambia de estado.
Cuando 0 est en 0, FF1 est en modo no cambio
124
bits
FF3 vara solo cuando
0 , 1 y 2 estn en 1.
El funcionamiento de control de las entradas J y K

de los tres primeros flip-flops es el mismo que el
contador estudiado en la lmina anterior.
125
Contador MOD-10 sncrono de
4 bits
Un contador MOD-10 BCD dispone de una secuencia binaria truncada desde
0000 hasta 1001. En lugar de pasar al estado 1010, inicia un nuevo ciclo a
partir de 0000. 1 cambia en el prximo
impulso si 0 =1, y 3 = 0
2 cambia en el prximo
impulso si 0 y 1 = 1
3 cambia en el prximo impulso si

0 , 1 y 2 = 1 o si 0 y 3 = 1
0 = 0 = 1
1 = 1 = 0 3
2 = 2 = 0 1
3 = 3 = 0 1 2 + 0 3
126
Contador binario sncrono
74HC163
Contador binario sncrono de 4 bits. Puede reinicializarse
de forma sncrona en cualquier nmero binario de 4 bits,
aplicando los niveles adecuados en las entradas de datos
paralelo.
Cuando se aplica 0 en , el contador asumir el
estado de las entradas de datos en el siguiente impulso
de reloj.
Tiene una entrada de borrado que pone a 0 de forma
sncrona los cuatro flip-flops del contador.
Las entradas de habilitacin ENP, ENT, deben estar en 1
para que el contador avance a travs de su secuencia. Si
al menos una de ellas est en 0, el contador se desactiva.
La salida Ripple Clock Output, RCO, se pone en 1 cuando
TC=15. Esta salida junto con las entradas de habilitacin
permiten que los contadores se conecten en cascada. 127
Contador binario sncrono
74HC163 Cont.
Diagrama de
tiempos
contador de
12 a 15
128
Contador sncrono de dcadas
74F162
Contador sncrono de dcadas (MOD-10).
Se puede inicializar con cualquier nmero
BCD utilizando las entradas de datos con la
entrada en 0.
0 en la entrada asncrona pone en
RESET al contador.
CEP y CET deben estar en 1 para que el
contador avance a travs de la secuencia
de estados, en respuesta a una transicin
positiva en la entrada de reloj.
Las entradas de habilitacin y TC (1001)
permiten conectar varios contadores en
cascada.
129
Contador sncrono de dcadas
Diagrama de
tiempos
inicializado
en 7 (0111)
130
Contador sncrono ascendente
/ descendente
Contador ascendente/descendente (up/down)
(bidirecional) es aquel capaz de progresar en cualquier
direccin a lo largo de una cierta secuencia.
La mayora de contadores ascendentes /descendentes
pueden invertirse en cualquier punto de su secuencia. Por
ejemplo el contador binario de 3 bits se puede configurar
para que realice la siguiente secuencia:
131
Contador sncrono ascendente
/ descendente
0 = 0 = 1
1 = 1 = (0 . ) + (0 . )
2 = 2 = (0 . 1 . ) + (0 . 1 . )
132
Diseo de contadores
sincrnicos
CK FF FF FF
1. Cantidad de FF. = 2 = #
2. Diagrama de estados. MOD-4: 0-1-2-3
0
3 1
2
3. Asignacin de estados 0 = 0000 . .

133
Diseo de contadores
sincrnicos
4. Tabla de Estados
5. Obtener funciones (Mapas). Antes obtener tabla de

verdad.
6. Implementacin circuito.
134
Diseo de contadores
sincrnicos
Ejemplo 1: MOD-4 UP
1. MOD 2n = 4; n = 2 FF(JK)
2. MOD-4 UP: 0-1-2-3-0-1-2-3
0
3 1
2
3. 0 : 00
1 : 01
2 : 10
3 : 11
135
Diseo de contadores
sincrnicos
Cont. Ejemplo 1:
4.
5.
1 = 0 1 = 0
136
Diseo de contadores
sincrnicos
6. Circuito:
137
Diseo de contadores
sincrnicos
Ejemplo 2: MOD-5 UP/DOWN
Z
0
MOD5 1 Z
CK UP/DOWN 2 1
1. MOD 2n = 8 n = 3 FF
2. MOD-5 UP: 0-1-2-3-4-0-1-2-3-4
MOD-5 DOWN: 4-3-2-1-0-4-3-2-1-0
4 0
3 1
2 138
Diseo de contadores
sincrnicos
5.
Cont. Ejemplo 2:
3. 0 : 000
1 : 001
2 : 010
3 : 011
4 : 100
4.
1 = 2 + 1 0
2 = 1 2 + 2 1 0
0 = 2 + 1 + 2 1 0 139
Diseo de contadores
sincrnicos
6. Circuito
140
Diseo de contadores
sincrnicos
Ejercicio
Disear el circuito que cumple con el siguiente diagrama de estados
1
0
0
0 1
1
0 2 0 1
1
3
141

Circuitos Msi

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CAPTULO 3

Codificacin.- Proceso de convertir smbolos comunes o nmeros a un

Si tenemos niveles BAJOS en los pines 1, 4 y 13 del

La salida es siempre 0, excepto

Funciones implementadas con compuertas NAND para tener

Se requiere nivel BAJO

La lgica es idntica a la de las diez primeras compuertas del

Los dispositivos lgicos programables PLD tambin

Multiplexacin por divisin en el tiempo 33

Cuando se ha seleccionado una seal, las otras no tienen efecto

Tambin se conoce como selector de datos.

Una nica lnea de salida

Entradas de seleccin de datos, que permiten conmutar los datos

digitales provenientes de cualquier entrada hacia la lnea de salida.

Los multiplexores pueden ser analgicos o digitales

canales se la hace manualmente.

entradas de comando digital, a veces conocidas como entradas de

Seleccin de datos de MUX 4 entradas 36

= 0 1 0 + 1 1 0 + 2 1 0 + 3 1 0 Diagrama lgico MUX 4 entradas

En primer lugar, se determina el tipo de MUX que se utilizar

En este caso, por tener 4 variables de entrada, el MUX tendr 3 entradas

Se conoce tambin como distribuidor de datos.

Realiza la funcin contraria a la del multiplexor.

Los decodificadores pueden utilizarse tambin como

Semi-Sumador: Sumador Completo:

1+0+0=1 sin acarreo 1+1+0=0 con acarreo de 1 1+0+1=0 con acarreo de 1

Es posible usar un semi-sumador para la posicin menos significativa, o

Diagrama de bloques Sumador en paralelo de 4 bits

En la mayora de datasheets, se denomina 0 al acarreo de entrada del

Tabla de verdad para cada etapa de un sumador en paralelo de 4 bits

1100 + 1100 = 11000

Diagrama interno 74LS283

Si los 2 nmeros son

Smbolo lgico comparador de 4 bits con indicacin de desigualdad

3. Se aplican dos nmeros binarios de 4 bits

4. Disear el circuito necesario para

1. Dibujar la forma de onda de salida en funcin de las entradas

Funcionamiento de un flip-flop S-R Tabla de verdad flip-flop S-R

El funcionamiento y tabla de verdad de un flip-flop S-R disparado por flanco negativo

Lgica con compuertas NAND es contraria al concepto visto anteriormente:

Flip-flop que realiza una

Si se aade un inversor a un flip-flop

Q sigue al estado de D cada vez que

Flip-flop J-K disparado por

(pueden variar el estado del flip-

Un nivel activo en la entrada de

Durante los impulsos 4, 5, 6 y 7,

Cada vez que se aplica un nivel

Mitad de la frecuencia de la seal Cuarta parte de la frecuencia de

Si se conecta n flip-flops, se puede conseguir una divisin de frecuencia de 2 .

Secuencia de cuenta binaria.

Similares a los flip-flops, pues son dispositivos de 2

Diferencia entre flip-flops y latches est en el mtodo

Para implementar el contador asincrnico MOD-2 , se requeire n Flip

La entrada de reloj de un contador

FF0 cambia de estado durante el flanco positivo de cada impulso de reloj,

Los contadores R.C. son contadores asincrnicos.

Formas de Onda de Contador MOD11

2. Determinar las formas de onda de entrada S y R

Diagrama de bloques reloj digital 24 horas

Sncrono: Se refiere a eventos que tienen una

Contador sncrono: Es aquel en el que todos los

FF2 cambia de estado

Cuando 0 est en 1 y se produce un impulso de reloj,