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Arquitectura del CPU DSPIC33E/PIC24E

Conexiones mnimas recomendadas


Siguiendo las sugerencias de la hoja del fabricante, es
necesario que el dsPIC33EP256MU806 sea alimentado con una fuente
DC de +3,3v, en la Figura se muestra la configuracin de un regulador
lm317, el cual puede ser utilizado para alimentar este dsPIC.

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Arquitectura del CPU DSPIC33E/PIC24E

Conexiones mnimas recomendadas

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Arquitectura del CPU DSPIC33E/PIC24E

Conexin del Master Clear

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Arquitectura del CPU DSPIC33E/PIC24E

Consiste en 16 Registros de

Registros de
Funcionamiento de 16 bits

Operandos
(W0 hasta W15)
Registros

MAC
de
Trabajo

Registros de
Direcciones
MAC

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Arquitectura del CPU DSPIC33E/PIC24E

ACCA: Acumulador de 40 Bits.


ACCB: Acumulador de 40 Bits.

PC

PC: Contador del Programa.

TBLPAG: Registro de Paginacin de la Tabla de datos.

DSRPAG: Lee la direccin de la pagina X

DSWPAG: Escribe la direccin de la pagina X

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Arquitectura del CPU DSPIC33E/PIC24E
SR: REGISTRO DE ESTADO DEL CPU
Byte Superior
OA OB SA SB OAB SAB DA DC
Bit 15 Bit 8

OA: Bit de estado de Acumulador A de desbordamiento.


1 = Acumulador A se ha desbordado.
0 = Acumulador A no se ha desbordado.
OB: Bit de estado de Acumulador B de desbordamiento.
1 = Acumulador B se ha desbordado.
0 = Acumulador B no se ha desbordado.
SA: Bit de estado Acumulador A de Saturacin Sticky.
1 = Acumulador A esta saturado o ser saturado en algn momento.
0 = Acumulador A no esta saturado.
SB: Bit de estado Acumulador B de Saturacin Sticky.
1 = Acumulador B esta saturado o ser saturado en algn momento.
0 = Acumulador B no esta saturado.

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Arquitectura del CPU DSPIC33E/PIC24E
SR: REGISTRO DE ESTADO DEL CPU
Byte Superior
OA OB SA SB OAB SAB DA DC
Bit 15 Bit 8

OAB: Bit de estado de desbordamiento de Acumulador combinado de OA y OB


1 = Acumulador A o B se han desbordado.
0 = Acumulador A o B no se han desbordado.
SAB: Bit de estado de Acumulador Sticky combinados de SA y SB
1 = Acumulador A y B se han desbordado.
0 = Ningn acumulador esta desbordado.

DA: Bit de bucle DO activo


1 = Bucle DO en progreso
0 = Bucle DO no esta en progreso.
DC: Bit de acarreo intermedio
1 = Un acarreo para el 4to bit (Para datos de tamaos de un Byte) se ha producido
0 = No se ha producido acarreo para el 4to bit (Para datos de tamaos de un Byte)

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Arquitectura del CPU DSPIC33E/PIC24E
SR: REGISTRO DE ESTADO DEL CPU
Byte inferior
IPL<2:0> RA N OV Z C
Bit 7 Bit 0

IPL<2:0>: Bits de estado de nivel de prioridad de interrupcin del CPU.


111 = Nivel de prioridad de interrupcin del CPU es 7. (15) Interrupciones por usuario
deshabilitadas
110 = Nivel de prioridad de interrupcin del CPU es 6 (14)
101 = Nivel de prioridad de interrupcin del CPU es 5 (13)
100 = Nivel de prioridad de interrupcin del CPU es 4 (12)
011 = Nivel de prioridad de interrupcin del CPU es 3 (11)
010 = Nivel de prioridad de interrupcin del CPU es 2 (10)
001 = Nivel de prioridad de interrupcin del CPU es 1 (9)
000 = Nivel de prioridad de interrupcin del CPU es 0 (8)

RA: Bit de Bucle REPEAT Activo


1 = Bucle REPEAT en progreso.
0 = Bucle REPEAT no esta en progreso.

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Arquitectura del CPU DSPIC33E/PIC24E
SR: REGISTRO DE ESTADO DEL CPU
Byte inferior
IPL<2:0> RA N OV Z C
Bit 7 Bit 0

N: Bit signo de MCU ALU


1 = Resultado es negativo
0 = Resultado no es negativo

Z: Bit de Cero de MCU ALU


1 = Ultima operacin que afecta a Z ha resultado cero
0 = Ultima operacin que afecta a Z no ha resultado cero

C: Bit de Acarreo / Pedir Prestado de MCU ALU


1 = Un acarreo desde el bit mas significativo se ha producido.
0 = No hay acarreo desde el bit mas significativo

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Arquitectura del CPU DSPIC33E/PIC24E
CORCON: REGISTRO DE CONTROL DE NUCLEO
Byte superior
---- ---- US<1:0> EDT DL<2:0>
Bit 15 Bit 8

Bits <15:14>: Bits no implementados, ledos como 0.

US<1:0>: Bits de control sin signo / con signo multiplicador DSP.


11 = Reservado
10 = Motor DSP multiplica con signo mixto
01 = Motor DSP multiplica sin signo
00 = Motor DSP multiplica con signo

EDT: Bit de Terminacin de Bucle


1 = Termin de ejecutar el Bucle DO al final de la iteracin de un bucle corriente.
0 = No afecta.

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Arquitectura del CPU DSPIC33E/PIC24E
CORCON: REGISTRO DE CONTROL DE NUCLEO
Byte superior
---- ---- US<1:0> EDT DL<2:0>
Bit 15 Bit 8

DL<2:0>: Bits de estado de nivel bucle de anidacion DO


111 = 7 Bucles DO activos.

001 = 1 Bucle DO activo


000 = 0 Bucle DO activo

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Arquitectura del CPU DSPIC33E/PIC24E
CORCON: REGISTRO DE CONTROL DE NUCLEO
Byte inferior
SATA SATB SATDW ACCSAT IPL3 SFA RND IF
Bit 7 Bit 0

SATA: Bit de habilitacin de saturacin de Acumulador A


1 = Saturacin de Acumulador A Habilitada.
0 = Saturacin de Acumulador A Deshabilitada.

SATB: Bit de habilitacin de saturacin de Acumulador B


1 = Saturacin de Acumulador B Habilitada.
0 = Saturacin de Acumulador B Deshabilitada.

SATDW: Bit de habilitacin de espacio de escritura de datos para DSP


1 = Saturacin de Espacio de Escritura de datos Habilitada.
0 = Saturacin de Espacio de Escritura de datos deshabilitada.

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Arquitectura del CPU DSPIC33E/PIC24E
CORCON: REGISTRO DE CONTROL DE NUCLEO
Byte inferior
SATA SATB SATDW ACCSAT IPL3 SFA RND IF
Bit 7 Bit 0

ACCSAT: Bit de Seleccin de modo de saturacin de acumulador


1 = Saturacin 9.31 (Sper saturacin)
0 = Saturacin 1.31 (Saturacin Normal)

IPL3: Bit de Estado de nivel de prioridad de interrupcin de CPU


1 = Nivel de Prioridad de interrupcin de CPU es mayor a 7
0 = Nivel de Prioridad de interrupcin de CPU es menor a 7

SFA: Bit de estado de Estructura de Pilas Activas.


1 = Estructura de pilas es activada. Las direcciones de W14 y W15 desde 0x0000 a 0xFFFF,
Independientemente de los valores de DSRPAG y DSWPAG
0 = Estructura de Pilas no es activada. Las direcciones de W14 a W15 de EDS o Base de
espacio de Datos

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Arquitectura del CPU DSPIC33E/PIC24E
CORCON: REGISTRO DE CONTROL DE NUCLEO
Byte inferior
SATA SATB SATDW ACCSAT IPL3 SFA RND IF
Bit 7 Bit 0

RND: Bit de seleccin de Modo de redondeo.


1 = Redondeo Parcial Habilitado (convencional)
0 = Redondeo imparcial Habilitado (convergente)

IF: Bit de seleccin de Modo de Multiplicador Entera o Fraccionada.


1 = Modo de Multiplicacin Entera habilitada para DSP
0 = Modo de Multiplicacin Fraccionada habilitada para DSP

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Arquitectura del CPU DSPIC33E/PIC24E

Memoria de Programa
Ocupa un espacio de 4M posiciones de 24 bits cada
una, la memoria de programa puede ser accesada a
travs de los siguientes mtodos:
a) Contador de programa de 23bits (PC).
b) Tabla de lectura de instrucciones (TBLRD).

Memoria FLASH
El dsPIC33EP256MU806 contiene memoria interna de
programa Flash para almacenar y ejecutar cdigo de
aplicacin. La memoria se puede leer, escribir y borrar
durante el funcionamiento normal en el rango de
VDD.

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Arquitectura del CPU DSPIC33E/PIC24E

Memoria Flash

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Arquitectura del CPU DSPIC33E/PIC24E

Memoria de Datos

Memoria de Datos
La serie dsPIC33E maneja registros de
16 bits. Dicha memoria est
conformada por dos bloques llamados
X e Y, a los que se pueden acceder
independientemente. El dsPIC
(33EP256MU806) posee 28KB.

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Reset de la Familia DSPIC33E/PIC24E

RESET
Tipos de Reset

POR: Power-on Reset


BOR: Brown-out Reset
MCLR: Master Clear Pin Reset
SWR: RESET Instruction
WDTO: Watchdog Timer Reset
CM: Configuration Mismatch Reset
TRAPR: Trap Conflict Reset
IOPUWR: Illegal Condition Device Reset
- Illegal Opcode Reset
- Uninitialized W Register Reset
- Security Reset

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Reset de la Familia DSPIC33E/PIC24E

Diagrama de Bloques del sistema de Reset

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Reset de la Familia DSPIC33E/PIC24E

REGISTRO DE CONTROL DE RESET (RCON)


Byte superior
TRAPR IOPUWR SBOREN ---- VREGSF ---- CM VREGS
Bit 15 Bit 8
TRAPR: Bandera de reset por trampa
1 : Un reset por conflicto de trampa ha ocurrido.
0: Un reset por conflicto de trampa no ha ocurrido.

IOPUWR: Bandera de reset por cdigo ilegal o acceso a W no inicializado.


1 : Una direccin de cdigo ilegal o un modo de direccionamiento ilegal o un
registro W no inicializado como un puntero a causado un reset.
0 : Un cdigo ilegal o W no inicializado no han causado un reset.

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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONTROL DE RESET (RCON)
Byte superior
TRAPR IOPUWR SBOREN ---- VREGSF ---- CM VREGS

Bit 15 Bit 8

SBOREN: Habilitar/Deshabilitar BOR por Software.


1 : BOR esta activado por software.
0: BOR se ha desactivado en el software.

VREGSF: Bit de Regulador de Voltaje Flash en Stand-By durante modo Sleep.


1 : Regulador de Voltaje Flash esta activado durante Modo Sleep.
0 : Regulador de Voltaje Flash entra en Stand-By durante modo Sleep.

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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONTROL DE INTERRUPCION 1 (INTCON1)
Byte superior
TRAPR IOPUWR SBOREN ---- VREGSF ---- CM VREGS

Bit 15 Bit 8

CM: Bit de reser por Configuracin Mismatch


1: Un reset por configuracin Mismatch a ocurrido
0: Un reset por configuracin Mismatch no ha ocurrido

VREGS: Bit de Regulador de Voltaje en Stand-By durante modo Sleep.


1 : Regulador de Voltaje esta activado durante Modo Sleep.
0 : Regulador de Voltaje entra en Stand-By durante modo Sleep.

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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONTROL DE RESET (RCON)
Byte inferior.
EXTR SWR SWDTEN WDTO SLEEP IDLE BOR POR

Bit 7 Bit 0

EXTR: Bandera de reset por pin externo (MCLR).


1: Un reset por el pin MCLR a ocurrido
0: Un reset por el pin MCLR no a ocurrido
SWR: Bandera de reset por instruccin (software)
1: Un reset por instruccin RESET por software a ocurrido
0: Un reset por instruccin RESET por software no a ocurrido
SWDTEN: Bit de habilitacin/deshabilitacin por software del perro guardin (WDT)
1: WDT encendido
0: WDT apagado

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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONTROL DE RESET (RCON)
Byte inferior.
EXTR SWR SWDTEN WDTO SLEEP IDLE BOR POR

Bit 7 Bit 0

WDTO: Bandera de desbordamiento del timer de WDT.


1: Un desbordamiento del timer del WDT a ocurrido
0: Un desbordamiento del timer del WDT no a ocurrido
SLEEP: Bandera del despertar en SLEEP
1: Dispositivo a estado en modo SLEEP
0: Dispositivo no estuvo en modo SLEEP
IDLE: Bandera del despertar en IDLE
1: Dispositivo a estado en modo IDLE
0: Dispositivo no estuvo en modo IDLE
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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONTROL DE RESET (RCON)
Byte inferior.
EXTR SWR SWDTEN WDTO SLEEP IDLE BOR POR

Bit 7 Bit 0

BOR: Bandera de reset por Brown-Out Reset (BOR)


1: Un reset por BOR a ocurrido
0: Un reset por BOR no a ocurrido
POR: Bandera de reset por Power On Reset (POR)
1: Un reset por POR a ocurrido
0: Un reset por POR no a ocurrido

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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONFIGURACION (FPOR) 0xF80010
Byte inferior.
ALTI2C2 ALTI2C1 BOREN FPWRT <2,0>
Bit 7 Bit 0
BOREN: Bit de habilitacin del Brown-Out Reset (BOR)
1: BOR habilitado
0: BOR deshabilitado
FPWRT: Bit de seleccin del valor de temporizacin del Power Up Timer
111 = PWRT = 128 ms
110 = PWRT = 64 ms
101 = PWRT = 32 ms
100 = PWRT = 16 ms
011 = PWRT = 8 ms
010 = PWRT = 4 ms
001 = PWRT = 2 ms
000 = PWRT = Deshabilitado

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Reset de la Familia DSPIC33E/PIC24E
REGISTRO DE CONFIGURACION (FICD) 0xF80012
Byte inferior.
JTAGEN RSTPRI ICS<1:0>
Bit 7 Bit 0

RSTPRI: Bit de RESET de seleccin de vector de arranque

1 = Dispositivo resetea a primera localidad de la memoria primaria Flash


0 = Dispositivo resetea a primera localidad de la memoria auxiliar Flash

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