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Recordemos que un simple flip-flop SR requiere dos entradas, una para ajustar la
salida y otro para RESET la salida. Mediante la conexin de un inversor (puerta
NOT) al flip-flop SR podemos SET y reset el flip-flop con una sola entrada como
ahora las dos seales de entrada son complementarias el uno del otro. Este
complemento evita la ambigedad inherente a la SR pestillo cuando ambas
entradas son bajos, ya que el estado ya no es posible.
As, est sola entrada se llama la entrada DATA. Si esta entrada de datos se
mantiene en alto el flip flop sera SET y cuando es baja la flip flop iba a cambiar y
convertirse en RESET. Sin embargo, esto sera bastante intil ya que la salida del
flip flop siempre iba a cambiar en cada pulso aplicado a esta entrada de datos.
Para evitar esto una entrada adicional llamado el reloj o ENABLE de entrada se
utiliza para aislar la entrada de datos desde los circuitos de enclavamiento la tapa
de fracaso despus de los datos deseados se ha almacenado. El efecto es
que D condicin de entrada solamente se copia a la salida Q cuando la entrada de
reloj est activa. Esto constituye la base de otro dispositivo secuencial denomina D
del flip-flop.
La D del flip-flop va a almacenar y salida de cualquier nivel que la lgica se aplica
a su terminal de datos, siempre y cuando la entrada de reloj es alta. Una vez que la
entrada de reloj pasa a BAJO el set y reset entradas del flip-flop son ambos llevan
a cabo en el nivel lgico 1 por lo que no cambiar de estado y almacenar todos los
datos que estaba presente en su salida antes de que ocurriera la transicin de
reloj. En otras palabras, la salida se enganchado en cualquiera de lgica 0 o 1
lgico.
clk re Q Q Descripcin
Memoria
0 x Q Q
sin cambios
1 0 0 1 Restablecer Q 0
1 1 1 0 Set Q 1
Se puede observar a partir de las formas de onda de frecuencia por encima, que
por realimentar la salida de Q al terminal de entrada D los impulsos de salida
en Q tienen una frecuencia que son exactamente la mitad ( / 2 ) de la frecuencia
de reloj de entrada , ( IN ). En otras palabras, el circuito produce por divisin de
frecuencia ya que ahora divide la frecuencia de entrada por un factor de dos (una
octava) como Q = 1 una vez cada dos ciclos de reloj.
http://www.electronics-tutorials.ws/sequential/seq_4.html