CELLULE E-LEARNING

Conception des
systmes
digitaux avec le
langage VHDL-
Cours, TD et TP-
1.0

Dec 2014
 Table des
matires

I - Avant propos 5

II - Chapitre I: Introduction gnrale 7

A. Introduction.................................................................................................7

B. Caractristiques............................................................................................7
1. Langage de simulation et de modlisation............................................................................7
2. Langage de conception......................................................................................................8

C. Bref historique..............................................................................................8

D. Diffrents niveaux d'utilisation du VHDL...........................................................8

1. Spcification.....................................................................................................................9

III - Chapitre II : les units de conception 11

A. Introduction...............................................................................................11

B. L'entit......................................................................................................11

C. L'architecture.............................................................................................12

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I- Avant propos I

Ce livre prsente une tude dtaille sur l'utilisation du langage VHDL dans la
conception des systmes digitaux, il est organis en six chapitres permettant au
lecteur d'apprendre pas pas le langage VHDL en commenant par un simple code
jusqu'au partitionnement.
Le livre est riche d'exemples traitant les aspects thoriques, des mini-projets sont
introduits afin de permettre au lecteur de mobiliser les acquis travers la
conception des systmes complexes.
Il est destin aux tudiants en Master automatique, contrle et systmes de
communications ainsi qu'aux tudiants en licence Informatique Industrielle et toute
discipline ayant relation avec les circuits logiques programmable.

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Chapitre I:
II -

II
Introduction
gnrale

Introduction 7
Caractristiques 7
Bref historique 8
Diffrents niveaux d'utilisation du VHDL 8

A. Introduction

Le VHDL est l'abrviation de : Very High speed integrated circuit Hardware

Description Language, il a t dvelopp pour la description matrielle des
systmes digitaux complexes. Le VHDL est devenu un outil puissant pour la
simulation et la synthse des circuits digitaux complexes grce sa simplicit.

B. Caractristiques

1. Langage de simulation et de modlisation

Le VHDL dispose de plusieurs caractristiques et instructions pour dcrire le

comportement des circuits digitaux; allant d'une simple porte logique jusqu'aux
micro-processeurs et les circuits personnaliss. ses instructions permettent aux
aspects lectriques, tels que le temps de monte, le temps de descente et le retard,
d'tre dcrits prcisment.
Les modles de simulation peuvent tre directement utiliss, aprs validation, pour
la conception matrielle d'un systme digital.

2. Langage de conception

Les langages de programmation de haut niveau (volus) permettent uniquement

et pour des conceptions complexes d'tre exprimes par un programme (il s'agit
alors de la simulation), cependant le VHDL permet toute conception d'tre
implmente sur un circuit logique programmable tel que CPLD, FPGA,...

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 Chapitre I: Introduction gnrale

Outre, le VHDL permet un fonctionnement concurrent autorisant une excution

parallle qui est trs utilise dans les systmes digitaux, cette caractristique
n'existe nullement dans un langage volu.
C. Bref historique

Le VHDL a t dvelopp la demande du Ministre de la Dfense Amricaine en

mars 1980. Cette demande repose sur le dveloppement d'un langage standard
pour mettre fin toute dpendance vis--vis des fournisseurs de matriels et de
logiciels.
En 1983, les socits IBM, Texas Instrument et intermetrics se sont investies dans
ce projet, la premire version 7.2 du langage VHDL a t publie en 1985.
En mars 1986, un groupe dit VASG (VHDL Analysis and Standardization Group)
manant de l'institut IEEE (Institute of Electrical and Electronics Engineers) est
charg de la standardisation du langage, en 10 dcembre 1987, la premire norme
standard a t mise sur le march, il s'agit de la norme IEEE1076-1987 ; puis en
septembre 1993 une autre mise jour a t publie, il s'agit de la norme
IEEE1076-1993, plusieurs norme ont t dveloppes aprs.

D. Diffrents niveaux d'utilisation du VHDL

Le VHDL intervient dans plusieurs points lors d'une conception, le schma suivant
illustre les tapes de conception.

Etapes de conception

1. Spcification

Il s'agit de l'approche de conception haut-bat" Top-Down approach", qui permet

le travail en groupe de concepteur.
Le concepteur doit dfinir l'interface pour chaque component dans le systme
global et de dcrire ces besoins et ces spcifications pour qu'il puisse travailler en
synergie travers une vrification haut niveau.

8
Chapitre II : les
III -

III
units de
conception

Introduction 11
L'entit 11
L'architecture 12

A. Introduction

Les units de conception sont des modules ou des segments constituant une
conception VHDL et qui peuvent tre compils sparment et stocks dans une
bibliothque.
Toute conception VHDL doit contenir obligatoirement les deux units:
Entit
Architecture
Et elle peut contenir optionnellement les trois units:
Package
Package body
Configuration

B. L'entit

C'est la vue externe du circuit; elle dfinit les signaux d'entre et de sortie ainsi
que leurs modes: entre, sortie, bidirectionnel ou buffer. Elle est dfinie par le mot
cl entity
Un code VHDL doit contenir au moins une entit; sa dclaration contient:
Le nom de l'entit.
Les entres et les sorties et leurs modes et leurs types
Optionnellement, types spciaux pour une liste de paramtres (generic list)
pour faire passer des informations additionnelles entre les entits

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 Chapitre II : les units de conception

C. L'architecture

C'est une partie dcrivant le fonctionnement du circuit et elle est obligatoirement

lie une entit, elle est dfinie par le mot cl architecture.

Fondamental
Un code VHDL peut contenir plusieurs architectures lies une seule entit mais
une architecture doit tre lie une seule entit.

Exemple : Comaprateur de deux mots

Ecrire de code VHDL d'un comparateur de deux mots de 8bits avec :
S=1 si A=B; 0 si non

Comparateur 8 bits

Comparateur8bits

Syntaxe : Solution

ENTITY comparateur IS
PORT( a, b : IN bit_vector(0 to 7);
s : OUT bit);
END comparateur;
ARCHITECTURE fonctionnement OF comparateur IS
BEGIN
S <= '1' when A = B ELSE '0';
END fonctionnement;

-- : pour insrer un commentaire

Entity, architecture: mots cls
Is, port, in, out, end, begin, when, else: mots rservs
Bit, bit_vector: type de donnes
Expemple1 et fonctionnement: noms de l'entit et de l'architecture

Remarque
1. L'architecture peut avoir des dclarations comme elle ne peut pas les avoir
2. Plusieurs types de donnes existent: bit, bit_vetor, boolean, integer, real,...
3. Le VHDL ce n'est pas un langage CASE-SENSITIVE, il ne fait pas la
distinction entre majuscule et minuscule.

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