Laboratorio N 2 SISTEMAS DIGITALES INFORME FINAL

Laboratorio N2 - Informe final

Astables y Monoestables

I. Introduccin

En el presente laboratorio, se desarrollara el anlisis funcional de los circuitos

generadores de pulsos astables y monostables; los cuales representan los circuitos
generadores de pulsos para el funcionamiento de los circuitos con Flip flops entre ellos:
los Registros, Contadores, Maquinas de estados, memorias y todo circuito secuencial.

II. Objetivos

1. Objetivos Generales

Analizar e Implementar los diversos circuitos astables y monostables, utilizando

dispositivos integrados TTL y CMOS.

La visualizacin del funcionamiento de cada una de los circuitos generadores son

implementados utilizando diodos leds en las salidas.

Implementar circuitos bsicos con IC TTL y CMOS.

Adquirir destreza para el montaje y cableado de circuitos digitales en el prothoboard

y/o en circuito impreso.

Que el estudiante aprenda utilizar los principios bsicos para el anlisis de circuitos
digitales secuenciales mediante simuladores y que tenga la capacidad de realizar la
deteccin de fallos, corregirlos y comprobar su buen funcionamiento.

2. Objetivos Especficos

Para cada circuito generador de pulsos implementar con circuitos integrados IC555 o
IC556 (Doble IC555). Buscar las referencias correspondientes en los manuales
adecuados.

Se implementar como entradas lgicas pulsadores y como salidas lgicas LEDs.

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Implementar cada circuito en prothoboard, analizar su funcionamiento y luego

comprobar el funcionamiento de cada uno de ellos.

III. Resumen

Como primer paso para el desarrollo del presente laboratorio se debe consultar los
manuales correspondientes para cada objetivo. Luego se debe analizar los circuitos
multivibradores (astable y /o monostable) en forma terica y luego simularlos con algn
software especializado y depurar los errores. Por ltimo se implementa el circuito con los
circuitos integrados realizando conjuntamente pruebas individuales de su funcionamiento
y al terminar dicho proceso se procede a hacer las pruebas y desarrollar las tablas de
estados o construir los diagramas de tiempo.

IV. Listado de Materiales

Circuitos Integrados IC 555, 556, TTL : 74123, 74223, CMOS : CD 4047B

Prothoboard y pulsador
Cables de conexin
Manuales tcnicos.
Resistencias de diversos valores (100Kohm, 120 Kohm, 167Kohm, 220 Kohm
Diodos LEDs, cristal de cuarzo.
Condensadores de diversos valores: 0.1 uF, 1 uF, 4.7uF, 10uF, 16uF.

V. Implementacin

1. Implementacin del circuito mostrado en la Figura

1.

+5V +5V
Lo primero que notamos
es que al poner las
S R entradas S=0 y R=1 y
U1:A
1 Q alimentar el circuito la
3
R1
salida Q resulta ser 1 y la
1
2

2
220
DSW1
ON

DIPSW_2 7400 salida Q se hace 0.

OFF

U1:B
4
3

4
Q'
R3
6
5 220

R2 R4 7400
220 220

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+5V +5V

Luego al aplicar un
S R
U1:A
pulso en S para llevarlo
Q
1
3
R1 al nivel alto y hacer que
1
2

2
DSW1
220
las dos entradas queden
ON

DIPSW_2 7400
en alto (S=1 Y R=1)
OFF

U1:B observamos que las

4
3

4
Q'
R3
5
6 salidas se mantienen en
220

R2 R4 7400 Q=1 y Q=0.

220 220

+5V +5V

S R
U1:A
Despus lo que hacemos
Q
1
3
R1 es aplicar un pulso para
1
2

2
DSW1
220
poner a nivel bajo a R
ON

DIPSW_2 7400
manteniendo S en alto
OFF

U1:B (S=1 y R=0) y en este

4
3

4
Q'
R3
5
6
220
caso las salidas que nos
R2 R4 7400 bota son Q=0 y Q=1.
220 220

+5V +5V

S R
Finalmente aplicamos un
U1:A
Q
1
3
R1 pulso a la entrada R para
1
2

2
DSW1
220 llevarlo al nivel bajo y
ON

DIPSW_2 7400
hacer que las dos
OFF

U1:B entradas queden en nivel

4
3

4
Q'
R3
5
6 bajo (S=0 y R=0) y lo
220

R2 R4 7400 obtenemos como salida

220 220
Q=1 y Q=1

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TABLA N1

S R

0 0 1 1
0 1 1 0
1 0 0 1
1 1 Qn1
Qn1

2. Implementacin del circuito mostrado en la Figura 2.

P
[Escriba el contenido de
0
R U1:A U3:A
la barra lateral. Una
1 U2:A 1 Q barra lateral es un
0 3 2 3
2 1 2 1 suplemento
3
7408
7402
7432
independiente del
CLK
documento principal.
1
U2:B Generalmente est
U1:B 5 U3:B
4 4 4 Q' alineada a la izquierda o
S 6 6 6
5 5 0 la derecha de la pgina
1 7402
7408
C
7432
o ubicada arriba o
0 abajo. Use la ficha
Herramientas de dibujo
para cambiar el formato
P del cuadro de texto de la
0 barra lateral.
R U1:A U3:A
1 U2:A 1 Q
0 3 2 3
2 1 2
Escriba el contenido de 1
3
7408 7432
7402 la barra lateral. Una
CLK
barra lateral es un
1
U1:B
U2:B
U3:B
suplemento
5
Q' [Escriba el contenido de
S
4 4 4 independiente del
6 6 6
0 la barra lateral. Una
0 5
7402
5 documento principal.
barra lateral es un
7408
C
7432
Generalmente est
suplemento
0 alineada a la izquierda o
independiente del
la derecha de la pgina
documento principal.
o ubicada arriba o
Generalmente est
abajo. Use la ficha
alineada a la izquierda o
Herramientas de dibujo
la derecha de la pgina o
para cambiar el formato
ubicada arriba o abajo.
del cuadro de texto de la
Use la ficha
barra lateral.]
Herramientas de dibujo
para cambiar el formato
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Elctrica de texto de |la 4
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barra lateral.Electrnica

Escriba el contenido de la
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P
0 [Escriba el contenido de
R U1:A U3:A la barra lateral. Una
U2:A Q
1 1
3 2
1
3
barra lateral es un
2 1 2 0
3 suplemento
7408 7432
7402 independiente del
CLK
1 documento principal.
U2:B Generalmente est
U1:B 5 U3:B
4 4 4 Q' alineada a la izquierda o
S 6 6 6
5 5 1 la derecha de la pgina
0 7402
7408 7432
C o ubicada arriba o
0 abajo. Use la ficha
Herramientas de dibujo
para cambiar el formato
del cuadro de texto de la
P
barra lateral.
0
R U1:A U3:A
1 U2:A 1 Q
1 3 2 3 Escriba el contenido de
2 1 2 0
3 la barra lateral. Una
7408 7432

CLK
7402 barra lateral es un
1 suplemento
U2:B
U1:B 5 U3:B independiente del
4 4 4 Q'
S 6 6 6 documento principal.
5 5 0
1 7402 Generalmente est
7408 7432
C alineada a la izquierda o
0 la derecha de la pgina
o ubicada arriba o
abajo. Use la ficha
Herramientas de dibujo
para cambiar el formato
P
del cuadro de texto de la
0
barra lateral.]
R U1:A U3:A
1 U2:A 1 Q
1 3 2 3
2 1 2 1
3
7408 7432
7402
CLK
0
U2:B
U1:B 5 U3:B
4 4 4 Q'
S 6 6 6
5 5 0
0 7402
7408 7432
C
0

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P
0
R U1:A U3:A [Escriba el contenido de
1 U2:A 1 Q
0 3 2 3
la barra lateral. Una
2 1 2 0
3
7408 7432
barra lateral es un
7402
CLK suplemento
1 independiente del
U2:B
U1:B 5 U3:B documento principal.
4 4 4 Q'
S 6 6 6 Generalmente est
5 5 1
1 7402
alineada a la izquierda
7408 7432
C
o la derecha de la
1
pgina o ubicada arriba
o abajo. Use la ficha
Herramientas de dibujo
P
para cambiar el
1
formato del cuadro de
R U1:A U3:A
1 U2:A 1 Q texto de la barra
1 3 2 3
2 1 2 1 lateral.
3
7408 7432
7402
CLK
1 Escriba el contenido de
U2:B
U1:B 5 U3:B la barra lateral. Una
4 4 4 Q'
S 6 6 6 barra lateral es un
5 5 0
0 7402 suplemento
7408 7432
C independiente del
0 documento principal.
Generalmente est
alineada a la izquierda
TABLA N2 o la derecha de la
P C CLK R S pgina o ubicada arriba

o abajo. Use la ficha
0 0 X X Qn1
Qn1
Herramientas de dibujo
0 0 0 0 Qn1
Qn1
para cambiar el
0 0 0 1 1 0 formato del cuadro de
0 0 1 0 0 1 texto de la barra
0 0 1 1 0 0 lateral.]
0 1 X X X 0 1
1 0 X X X 1 0
1 1 X X X 1 1

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3. Implementacin del circuito mostrado de la figura 3

+5v

U2:A

4
1 U1:A Q1
3 2 5
0

S
D Q
2
3
CLK
74LS266
6
Q

R
1
7474

10
U1:B Q2
12 9
0

S
D Q
11
CLK
8
Q
R
13

U1:B(CLK) 7474

+5v

U2:A
4

1 U1:A Q1
3 2 5
1
S

D Q
2
3
CLK
74LS266
6
Q
R
1

7474
10

U1:B Q2
12 9
0
S

D Q
11
CLK
8
Q
R
13

U1:B(CLK) 7474

+5v

U2:A
4

1 U1:A Q1
3 2 5
0
S

D Q
2
3
CLK
74LS266
6
Q
R
1

7474
10

U1:B Q2
12 9
1
S

D Q
11
CLK
8
Q
R
13

U1:B(CLK) 7474

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TABLA N3

P C CLK R S

0 0 X X
Qn1 Qn1
0 0 0 0 Qn1
Qn1
0 0 0 1 1 0
0 0 1 0 0 1
0 0 1 1 0 0
0 1 X X X 0 1
1 0 X X X 1 0
1 1 X X X 1 1

4. Conversin de Flip Flop D a Flip Flop JK

1) Unimos la tabla de verdad del Flip Flop JK con la tabla de excitacin del Flip Flop D

TABLA N4
J K + D
0 0 0 0 0
0 0 1 1 1
0 0 0 0 0
0 0 1 0 0
0 0 0 1 1
0 1 1 1 1
1 0 0 1 1
1 1 1 0 0

2) Hacemos mapa de Karnaugh para D en funcin de J ; K y Q

J J
1
K 0 0 0

K 1 1 1 0

Q
Q
Q

+K
D = JQ Q

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3) Implementacin del Flip Flop JK

U3:A
+5V
J 1
3
2

7408 U2:A U1:A

4
1
U3:B 3 2 5

S
D Q
U4:A 4 2
6 3
CLK
1 2 5 7432
K Q
6

R
7408
7404 CLK
1

1
7474

+5V

5. Conversin de Flip Flop D a Flip Flop T

1) Unimos la tabla de verdad del Flip Flop T con la tabla de excitacin del Flip Flop D

T + D
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 0

2) Hacemos mapa de Karnaugh para D en funcin de T

T
T

Q 0 1

Q 1 0

Q + TQ
D=T
3) Implementacin del Flip Flop T
+5 v

U4:A
4

1 U5:A
3 2 5
S

D Q
1 T 2
3
CLK
74LS386
Q
6

R

1 CLK
1

7474

+5v
6. Implementacin del circuito mostrado en la figura 4
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U1:A
1 U1:C
3 10
2 8
0 9 0
7400
7400

U1:D
U1:B 13
4 11
1 6 12 1
5
7400
7400

U1:A
1 U1:C
3 10
2 8
0 9 0
7400
7400

U1:D
U1:B 13
4 11
0 6 12 1
5
7400
7400

U1:A
1 U1:C
3 10
2 8
1 9 1
7400
7400

U1:D
U1:B 13
4 11
0 6 12 0
5
7400
7400

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U1:A
1 U1:C
3 10
2 8
1 9 1
7400
7400

U1:D
U1:B 13
4 11
1 6 12 1
5
7400
7400

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