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ELETRNICA
DIGITAL 1
CAPTULO 4 FLIP-FLOP E LATCH
SUMRIO
4. Flip Flops........................................................................................................ 1
4.1 Introduo...................................................................................................... 1
4.2 Flip-Flop R-S (ResetSet)............................................................................. 2
4.3 Flip-Flops com clock ..................................................................................... 3
4.3.1 Flip-Flop R-S com clock ...................................................................... 4
Atrasos de Propagao............................................................................. 9
Circuitos comerciais............................................................................... 10
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CAPTULO 4 FLIP-FLOP E LATCH
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CAPTULO 4 FLIP-FLOP E LATCH
4. Flip Flops
4.1 Introduo
Por outro lado, entende-se por circuitos seqenciais queles cuja sada em um
determinado instante de tempo no depende apenas das entradas naquele instante
de tempo, mas tambm das entradas anteriores e da seqncia como elas foram
aplicadas. A maioria dos sistemas digitais composta tanto por circuitos
combinacionais como de elementos de memria. Os circuitos de memria mais
utilizados em circuitos seqenciais tratam-se dos Flip-Flops e os circuitos
"LATCH" que so dispositivos biestveis (possuem dois estados estveis (0,1)).
Eles permanecem em um destes dois estados at ocorra algum evento que o faa
assumir o outro estado estvel. O fato do flip-flop manter uma informao ao longo
do tempo o caracteriza como um dispositivo de memria.
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CAPTULO 4 FLIP-FLOP E LATCH
Neste circuito o estado futuro das sadas Q e seu complemento Q dependem das
entradas R e S e do estado atual das sadas, conforme mostrado na Tabela 1. Nas
tabelas verdade dos Flip-Flops, Q refere-se ao estado atual da sada, e Q0 refere-se
ao estado anterior da sada Q. Na ocorrncia de um estado no qual as sadas Q e Q
no forem complementares, ser indicado atravs de um asterisco (*) que o estado
proibido.
Caso Q0 Q0 S R Q Q
1 0 1 0 0 0 1
1 0 0 0 1 0
2 0 1 0 1 0 1
1 0 0 1 0 1
3 0 1 1 0 1 0
1 0 1 0 1 0
4 0 1 1 1 1* 1*
1 0 1 1 1* 1*
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CAPTULO 4 FLIP-FLOP E LATCH
S R Q Q
0 0 Q0 Q0
1 0 1 0
0 1 0 1
1 1 * *
O circuito do flip-flop R-S tambm pode ser implementado usando portas NOR.
Basta utilizar o equivalente Morgan.
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CAPTULO 4 FLIP-FLOP E LATCH
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CAPTULO 4 FLIP-FLOP E LATCH
S R Clk Q Q
X X 0 Q0 Q0
0 0 Q0 Q0
1 0 1 0
0 1 0 1
1 1 * *
S R Clk Q Q
X X 0 Q0 Q0
0 0 Q0 Q0
1 0 1 0
0 1 0 1
1 1 * *
J K Clk Q Q
X X 0 Q0 Q0
0 0 Q0 Q0
1 0 1 0
0 1 0 1
Erro!
1 1 Q0 Q0
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CAPTULO 4 FLIP-FLOP E LATCH
T CLK Q Q
T X 0,1 Q0 Q0
0 Q0 Q0
1 Q0 Q0
4.6 Flip-Flop D
S (J)
R (K)
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CAPTULO 4 FLIP-FLOP E LATCH
D Clk Q Q
X 0 Q0 Q0
0 0 1
1 1 0
4.7 Latch D
EN D Q Q
0 X Q0 Q0
1 0 0 1
1 1 1 0
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CAPTULO 4 FLIP-FLOP E LATCH
Todas as entradas dos flip-flops at agora vistos dependem do sinal de clock. Estas
entradas so chamadas entradas sncronas. Em muitos flip-flops existem outras
entradas que no dependem do sinal de clock para atuarem, e por isso so
chamadas de entradas assncronas. Essas entradas so usadas para alterar a
qualquer instante, o estado do flip-flop para 0 ou 1. A
Tabela 2 mostra a tabela verdade das entradas assncronas PRESET ( PRE ) e
CLEAR( CLR ). Estas entradas so normalmente ativas pelo nvel baixo, porque
na tecnologia TTL a corrente de entrada em nvel alto muito menor que no nvel
baixo, resultando assim um menor consumo de potncia no CI.
Tabela 2
PRE CLR Q Q
1 1 operao normal
1 0 0 1
0 1 1 0
0 0 * *
CLR J K Clk Q
PRE Q
1 0 X X X 0 1
0 1 X X X 1 0
1 1
X X 0 Q0 Q0
1 1
0 0 Q0 Q0
1 1
1 0 1 0
1 1
0 1 0 1
1 1
1 1 Q0 Q0
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CAPTULO 4 FLIP-FLOP E LATCH
Atrasos de Propagao
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CAPTULO 4 FLIP-FLOP E LATCH
a freqncia mais alta que pode ser aplicada na qual o flip-flop funciona de
modo confivel.
Tempos de durao do clock em ALTO e BAIXO
O tempo de durao mnima do clock em nvel ALTO ( twH ) e em nvel BAIXO,
( twL ).
t twL
Fig.18 Tempos de duraowHde clock em ALTO e BAIXO
Circuitos comerciais
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ts 20 20 60 25 ns
th 5 0 0 0 ns
tpHL (de CLK para Q)
40 24 200 31 ns
tpLH (de CLK para Q)
25 16 200 31 ns
tpHL (de CLR ou PRE para Q) 40 24 225 41 ns
tpLH (de CLR ou PRE para Q) 25 16 225 41 ns
twH (CLK)
37 15 100 25 ns
twL (CLK)
30 20 100 25 ns
fMAX
15 30 5 20 MHz
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4.11 Exerccios
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CAPTULO 4 FLIP-FLOP E LATCH
A J Pr Q A J Pr Q A Pr Q
J
clk clk clk
Clk
Pr
Clr
FFa
FFd
FFc
FFd
FFe
FFf
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CAPTULO 4 FLIP-FLOP E LATCH
A S Q
Clk
B
R CLR Q
Clk
Clr
A J Q
En
B Q
K
Clk
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CAPTULO 4 FLIP-FLOP E LATCH
DADO J PR Q
Clk
K CLR Q
Clk
Clr
PR
DADO
DADO
D PR Q
Clk
CLR Q
Clk
Clr
PR
DADO
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CAPTULO 4 FLIP-FLOP E LATCH
11. Faa o diagrama de tempo do circuito abaixo, para as sadas Q1, Q2, e entrada
D
DADO
J1 Q1 J2 Q2
Clk
K1 Q1 K2 Q2
Clk
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CAPTULO 4 FLIP-FLOP E LATCH
12. Para cada Flip-Flop ou LATCH tipo SR, faa o diagrama de tempo para as
sadas indicadas.
A S Q
B R Q
Considere inicialmente Q = 0.
A S Q
C En
B R Q
Considere inicialmente Q = 1.
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CAPTULO 4 FLIP-FLOP E LATCH
A S Q
C En
B R Q
Considere inicialmente Q = 1.
A S Q
C Clk
B R Q
Considere inicialmente Q = 0.
A S Q
C Clk
B R Q
Considere inicialmente Q = 1.
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CAPTULO 4 FLIP-FLOP E LATCH
13. Para cada Flip-Flop ou LATCH tipo D, faa o diagrama de tempo para as
sadas.
A D Q
C En
Q
Considere inicialmente Q = 0.
A D Q
C En
Q
Considere inicialmente Q = 1.
A D Q
C Clk
Q
Considere inicialmente Q = 0.
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CAPTULO 4 FLIP-FLOP E LATCH
A D Q
C Clk
Q
Considere inicialmente Q = 1.
14. Para cada FF tipo JK, faa o diagrama de tempo para as sadas Q e Q .
A J Q
C Clk
B K Q
Considere inicialmente Q = 1.
A J Q
C Clk
B K Q
Considere inicialmente Q = 0.
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CAPTULO 4 FLIP-FLOP E LATCH
15. Para cada FF tipo T, faa o diagrama de tempo para as sadas solicitadas
A T Q
C Clk
Q
Considere inicialmente Q = 0.
A T Q
C Clk
Q
Considere inicialmente Q = 1.
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CAPTULO 4 FLIP-FLOP E LATCH
Pr
A J Q
C Clk
B K Q
Clr
Considere inicialmente Q = 0.
+5V
0V
+5V
DADO
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CAPTULO 4 FLIP-FLOP E LATCH
Clk
CLR
DADO
0V
DADO
CLR
CLK
+5V
PR
Clk
PR
CLR
DADO
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