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SISTEMAS DIGITALES I

Deber 3 del Segundo Parcial


Profesor: Mg. Sara Ros Trmino: I 2017-2018
Paralelo: 2 Fecha de Entrega: Da del Examen

PROBLEMA # 1: Para el siguiente diseo, considere una entrada de control UP que


comanda si la secuencia se genera en un sentido en otro. La secuencia a ser generada
es la siguiente:

PQ R
0 0 0
1 0 0
UP=1 1 1 0 UP=0
1 1 1
1 1 0
1 0 0

Se pide lo siguiente:
a) Obtenga el diagrama de estados.
b) Obtenga la tabla de estados presentes y siguientes completa.

PROBLEMA # 2: Disear e implementar un circuito secuencial sincrnico, que opere


como un contador utilizando el registro universal 74194. El circuito digital recibe una
seal de reloj CLK y la seal de borrado CLR y tiene tres salidas (Q2, Q1 y Q0) de lgica
positiva. La secuencia de conteo es:

Q2 Q1 Q0
0 0 0
0 0 1 CLK.H CIRCUITO
0 1 1 CONTADOR
1 1 1 CLR.L
1 1 0
1 0 0

Q2 Q1 Q0
Presentar:
a) Tabla de diseo. Sugerencia: Utilice la cuarta salida del 74194 (Q3)
referencialmente, ms no como salida del circuito contador.
b) Implementacin del circuito contador, indicando los nombres de los integrados
utilizados, y los nombres de las seales
c) Redactar el cdigo VHDL del contador, utilizando descripcin comportamental.

PROBLEMA # 3: Disear un circuito secuencial que detecte, en una seal de datos, el


ingreso de errores a la secuencia 110. Como resultado de la operacin, el circuito
debe detectar el nmero de errores en la secuencia recibida al final del tercer bit
muestreado. El circuito recibe una seal de datos D.H y la seal del reloj CLK.H; y
genera dos salidas Y.H y Z.H las cuales representan el nmero de errores en binario
que se encontraron en los tres muestreos. Considere que la salida Y representa el bit
ms significativo.
Al circuito ingresan bit a bit los tres datos binarios por medio de la entrada D e
inmediatamente despus, debe generar en las salidas Y y Z el cdigo correspondiente a
la cantidad de errores en la secuencia recibida en las tres muestras. La cantidad de errores
se determinar en base al valor que se espera en la entrada D, sin importar en cual de los
muestreos se produjo el error.

En los siguientes ejemplos se aprecia la operacin del sistema:


Si el dato que ingres es 010 el total de errores = 1; porque el primer bit de la secuencia
debi ser = 1
Si el dato que ingres es 101 el total de errores = 2; porque el segundo y tercer bit son
incorrectos.

Inmediatamente despus de recibir el tercer bit en la seal D, el sistema queda listo para
detectar nuevamente la secuencia preestablecida. Mientras no se haya detectado el tercer
bit en la seal D, el cdigo de error a mostrarse en las salidas Y y Z debe ser 00.

Para el diseo utilice FF JK. Presente:


a) Diagrama de estados definitivo.
b) Tabla de estados presentes y siguientes.

D.H Y.H
Circuito
CLK.H Secuencial Z.H