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TD n5 Dcodage dadresses

Problme 1:
Le schma ci-dessous reprsente une carte conue autour d'un microprocesseur CPU LPPL. Il comporte un
bus d'adresse not A12 AO, un bus de donnes not D7 DO, et seulement quelques lments du bus de
contrle sont reprsents. Le microprocesseur LPPL est reli diffrents composants intgrs non reprsents,
mais nomms PROM, RAM1, RAM2, E/S1, E/S2, E/S3, et E/S4. Pour slectionner l'un de ces composants, un
dcodage d'adresse est ralis par un dcodeur 138 et un dcodeur 139, dont les documentations sont donnes
en annexe.

1) Capacit dadressage
a) Donner pour chacun des composants leurs adresses hexadcimales sur un format 4 digits. Vous
rcapitulerez ce dcodage d'adresses en schmatisant la MAP (ou plan mmoire) du microprocesseur LPPL.
b) Donner la capacit d'adressage du CPU LPPL, et donner toutes les plages d'adresses inutilises.
c) Donner la taille mmoire de la PROM, de la RAM1, de la RAM2 et des E/Si.

2) La mmoire
Les circuits MWS5114 et 82S191 donns en annexes sont des botiers mmoires. L'un est une PROM, l'autre est
une RAM.
a) Quelle est la PROM et quelle est la RAM ? Justifier votre rponse.
b) Quelles sont les tailles mmoires de ces 2 composants? Exprimer vos rponses en bits, octets, et Ko.
c) Complter le document rponse afin de construire partir de ces composants le plan mmoire
(uniquement la PROM et la RAM1). En plus du bus d'adresses et du bus de donnes, vous connecterez les fils
ncessaires du bus de contrle.

3) Les Entres/Sorties
Les rponses des questions a, b, et c sont dessiner sur le document rponse
a) L'Entre / Sortie E/S1 est le registre SN54LS245A dont la documentation est donne en annexe. Relier le
registre la carte sachant qu'on l'utilisera seulement dans le sens A vers B.
b) Relier le Timer MC6840 la carte sur E/S2
c) Idem pour le double UART SCN68681 avec E/S3
Problme 2 :
Dessiner le schma du squenceur cbl du Grafcet ci-contre construit partir d'un dcodeur, d'un
registre compteur et d'un codeur dont la documentation est en annexe.

Problme 3 :
On donne le plan mmoire d'un systme micro-informatique gr par un microprocesseur 8 bits. Le bus
d'adresses comporte 16 fils reprs par A0 (LSB) A15 (MSB).
Chaque circuit adressable est slectionn par un CE actif au niveau bas.
Ce plan mmoire comprend:
- 16 Ko de PROM entre C000 et FFFF,
- 24 Ko entre 6000 et BFFF permettant d'adresser 3 botiers d'entres/sorties,
- 16 Ko de RAM entre 2000 et 5FFF,
- un botier afficheurs adressable entre 0000 et 1FFF.

Toute coupure d'alimentation a pour consquence la production d'un niveau haut sur une entre Ice qui devra
inhiber tous les botiers mmoires.
Sachant que les mmoires PROM utilises contiennent 2 Ko par botier et les RAM 4 Ko par botier, proposer un
schma structurel permettant de raliser le plan mmoire prcdent partir de circuits 74HC138 ,74HC139
Donner votre rponse comme dans la figure du problme 1, sans dessiner les botiers, mais indiquer seulement
les Cheap Select (CS).

FFFF Mmoire de programmes


(PROMS)
C000
BFFF I/O 3

A000

9FFF I/O 2
8000

7FFF I/O 1

6000
SFFF Mmoire de donnes
(RAMS)
2000
1FFF botier AFFICHEURS
0000
DOCUMENT RPONSE