Circuitos Electrnicos.

Primer parcial curso 2004-2005

Problema 2

Se desea disear un registro de desplazamiento sncrono con captura en la salida, segn el esquema de
la figura adjunta.

S_in
/R_Sin
LE Registro
S_out
/R_out

CLK

D0...Dn

S_in es la entrada serie, y S_out la salida serie. Los bits se desplazan con cada flanco de subida de la
seal CLK. D0 a Dn son las salidas paralelo. La seal /R_Sin (activa a nivel bajo) pone a 0 los bits que
se desplazan, mientras que /R_out (activa a nivel bajo) pone a 0 las salidas paralelo. Ambas seales
son sncronas. La seal LE sirve para capturar los bits que se estn desplazando y ponerlos en las
salidas D0 a Dn.

Se adjunta una tabla explicativa de las seales y un cronograma.

CLK /R_sin /R_out LE S_in S_out Di Comentario

^ L X X X L NC /R_sin resetea la salida serie
^ X L X X NC L /R_out resetea las salidas paralelo
^ H H X X S_in' NC Un flanco de reloj desplaza los bits
^ H H H X S_in' Di LE pone los bits en las salidas paralelo

Notas:
L: valor lgico bajo
H: valor lgico alto
^: flanco de subida (transicin L-H)
NC: sin cambios
X: no importa
S_in': S_in desplazado
0 1 2 3 4 5 ........... 7

CLK

S_in

R_Sin

R_out

LE

D0

D3

S_out
Se pide:

1. Disear la celda bsica encadenable del registro descrito. Para el diseo se pueden usar biestables
tipo D, puertas AND y OR de 2 entradas, e inversores. (3 puntos)

2. Encadenar las celdas necesarias del apartado 1 para formar un registro de 8 bits. (2 puntos)

3. Calcular el camino crtico y la mxima frecuencia de trabajo del circuito del apartado 2. Suponer que
todas las puertas (incluidos inversores) tienen caractersticas reales como las que se incluyen en la hoja
correspondiente a la 74HC00, y todos los biestables son 74HC74. (2 puntos).

4. Calcular el consumo del circuito a una frecuencia fmax/2. La alimentacin es de 5V. (3 puntos)

Tiempo: 1h.
Philips Semiconductors Product specification

Quad 2-input NAND gate 74HC/HCT00

FEATURES
Output capability: standard
ICC category: SSI

GENERAL DESCRIPTION
The 74HC/HCT00 are high-speed Si-gate CMOS devices and are pin compatible with low power Schottky TTL (LSTTL).
They are specified in compliance with JEDEC standard no. 7A.
The 74HC/HCT00 provide the 2-input NAND function.

QUICK REFERENCE DATA

GND = 0 V; Tamb = 25 C; tr = tf = 6 ns

TYPICAL
SYMBOL PARAMETER CONDITIONS UNIT
HC HCT
tPHL/ tPLH propagation delay nA, nB to nY CL = 15 pF; VCC = 5 V 7 10 ns
CI input capacitance 3.5 3.5 pF
CPD power dissipation capacitance per gate notes 1 and 2 22 22 pF

Notes
1. CPD is used to determine the dynamic power dissipation (PD in W):
PD = CPD VCC2 fi + (CL VCC2 fo) where:
fi = input frequency in MHz
fo = output frequency in MHz
CL = output load capacitance in pF
VCC = supply voltage in V
(CL VCC2 fo) = sum of outputs
2. For HC the condition is VI = GND to VCC
For HCT the condition is VI = GND to VCC 1.5 V

ORDERING INFORMATION
See 74HC/HCT/HCU/HCMOS Logic Package Information.

December 1990 2
Philips Semiconductors Product specification

Dual D-type flip-flop with set and reset;

74HC74; 74HCT74
positive-edge trigger

FEATURES GENERAL DESCRIPTION

Wide supply voltage range from 2.0 to 6.0 V The 74HC/HCT74 is a high-speed Si-gate CMOS device
Symmetrical output impedance and is pin compatible with low power Schottky TTL
(LSTTL). They are specified in compliance with JEDEC
High noise immunity
standard no. 7A.
Low power dissipation
The 74HC/HCT74 are dual positive-edge triggered, D-type
Balanced propagation delays flip-flops with individual data (D) inputs, clock (CP) inputs,
ESD protection: set (SD) and reset (RD) inputs; also complementary
HBM EIA/JESD22-A114-A exceeds 2000 V Q and Q outputs.
MM EIA/JESD22-A115-A exceeds 200 V.
The set and reset are asynchronous active LOW inputs
and operate independently of the clock input. Information
on the data input is transferred to the Q output on the
LOW-to-HIGH transition of the clock pulse. The D inputs
must be stable one set-up time prior to the LOW-to-HIGH
clock transition for predictable operation.
Schmitt-trigger action in the clock input makes the circuit
highly tolerant to slower clock rise and fall times.

QUICK REFERENCE DATA

GND = 0 V; Tamb = 25 C; tr = tf = 6 ns

TYPICAL
SYMBOL PARAMETER CONDITIONS UNIT
HC HCT
tPHL/tPLH propagation delay CL = 15 pF; VCC = 5 V
nCP to nQ, nQ 14 15 ns
nSD to nQ, nQ 15 18 ns
nRD to nQ, nQ 16 18 ns
fmax maximum clock frequency 76 59 MHz
CI input capacitance 3.5 3.5 pF
CPD power dissipation capacitance per flip-flop notes 1 and 2 24 29 pF

Notes
1. CPD is used to determine the dynamic power dissipation (PD in W).
PD = CPD VCC2 fi N + (CL VCC2 fo) where:
fi = input frequency in MHz;
fo = output frequency in MHz;
CL = output load capacitance in pF;
VCC = supply voltage in Volts;
N = total load switching outputs;
(CL VCC2 fo) = sum of the outputs.
2. For 74HC74 the condition is VI = GND to VCC.
For 74HCT74 the condition is VI = GND to VCC 1.5 V.

2003 Jul 10 2
Circuitos Electrnicos. Curso 2004-2005
Solucin al problema 2 del primer parcial

El enunciado describe un registro de desplazamiento en el que los estados de los biestables no estn
siempre accesibles desde el exterior, sino que son capturados slo cuando se activa la seal LE. Esta
estructura corresponde a un dispositivo compuesto por dos registros: uno de desplazamiento y otro de
captura, segn se muestra en la figura siguiente:

S_in S_out
R_Sin Reg. desplazamiento

R_out
Reg. captura

CLK

D0 Dn

La celda bsica del dispositivo estar entonces compuesta por las celdas bsicas de cada uno de los
registros.

Qi1 PRE
D Q Qi+1
R_sin

CLK
CLR
1

1 PRE
0 D Q

LE
R_out
CLK
CLR
1

Di

El multiplexor 2:1 se puede realizar con las puertas que se permiten en el enunciado.

LE

El encadenamiento de las celdas es inmediato, bastando con conectar las seales Qi-1 y Qi+1 a las
celdas anterior y siguiente, respectivamente.
El camino crtico es cualquiera de los caminos que sale de un biestable del registro de desplazamiento,
atraviesa el multiplexor, la puerta AND de R_out y entra en el biestable correspondiente del registro
de captura. Los caminos que salen de un biestable de captura y atraviesan el multiplexor y la puerta
AND para volver a entrar en el mismo biestable tienen la misma longitud y tambin se pueden aceptar
como caminos crticos.

Cualquiera de estos caminos atraviesa 2 puertas AND y 1 OR.

De la hoja de caractersticas proporcionada se obtiene el tiempo de retraso de una puerta NAND.

Como en el enunciado dice que se supongan los tiempos de retraso de todas las puertas iguales a ste,
se tomar el mismo tiempo para las puertas AND y OR. Este tiempo es de 7 ns.

Para calcular la frecuencia mxima de funcionamiento hace falta saber el retraso de un biestable. En la
hoja de caractersticas del 74HC74 aparece que el retraso entre nCP (seal de reloj) y nQ (salida del
biestable) es de 14 ns.

Por tanto, el tiempo del camino crtico ser

tcrit = 3 t NAND + tFF = 35 ns

y la frecuencia mxima de trabajo se calcula como

fmax = 1/tcrit = 28,57 MHz

En el ltimo apartado se pide obtener el consumo del circuito a una frecuencia f max/2 = 14,28 MHz. El
consumo del circuito ser igual a la suma de los consumos de los componentes individuales, por lo que
habr que calcular el consumo de cada puerta y biestable presente y sumarlos todos.

En lgica CMOS, el consumo de un dispositivo depende de la capacidad que tenga conectada a su

salida, y esta capacidad viene dada por el nmero de puertas que se conecten.

Cada celda bsica contiene 1 inversor, 1 OR, 4 AND y dos biestables D. Los inversores y las puertas OR
slo atacan a una puerta lgica cada una. De entre las puertas AND, hay 2 que atacan a una sola puerta
cada una y otras dos que atacan a un biestable cada una. El biestable del registro de desplazamiento
ataca a dos puertas, mientras que el de captura slo ataca a una.

Empecemos calculando el consumo de las puertas. Como consideramos que todas son iguales, en
principio slo habr que distinguir entre puertas que atacan otras puertas y puertas que atacan
biestables (ya que en principio puertas y biestables pueden tener diferente capacidad de entrada).

La frmula que da el consumo de una puerta aparece en la hoja de caractersticas de la 74HC00 y es

PD = CPD Vcc2 fi + ( CL Vcc2 fo )

donde CPD viene en la hoja y vale 22 pF para las puertas, fi=fo=14,28 MHz, Vcc=5V. El valor de CL
depende de las puertas conectadas a la salida. En los casos en que hay una puerta, CL coincide con el
valor de la capacidad de entrada CI de esa puerta, que es de 3,5 pF. Como slo hay una, el sumatorio
tiene nicamente un trmino. En los casos en que a la salida hay un biestable hay que mirar el valor de
CI de un biestable, que segn aparece en su hoja de caractersticas es tambin de 3,5 pF.

Por tanto, el consumo de todas las puertas del circuito es el mismo, y vale PD=9,1 mW.

En el caso de los biestables, hay que distinguir entre los que tienen conectados una sola puerta y los
que tienen dos. Para los que tienen slo una, el clculo se hace con CL=3,5 pF y da PD=9,82 mW.

En cambio, en los biestables que tienen dos puertas a la salida hay que considerar una CL equivalente a
las capacidades de entrada de dos puertas en paralelo (o lo que es lo mismo, hacer el sumatorio de la
frmula con dos trminos). Esto da una CL equivalente de 7 pF, y una PD total de 11,07 mW. En este
caso, el valor de N en la frmula sigue siendo 1 porque slo se est usando una salida del biestable (Q,
pero no /Q).

El resumen de componentes por cada celda es el siguiente

Componente Cantidad Consumo

Puerta 6 9,1 mW
FF con 1 puerta en la 1 9,82 mW
salida
FF con 2 puertas en la 1 11,07 mW
salida

Sumando los consumos de los componentes, se obtiene que el consumo de una celda es de 75,49 mW.

Como el circuito que se pide est compuesto por 8 celdas, el consumo total es de 603,92 mW.