SEGUNDA ACTIVIDAD EVALUABLE

1: Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES

2: Ttulo de la Actividad: Diseo, Implementacin y Simulacin de un Circuito en Lgica

Secuencial

3: Datos personales:
- Nombre y Apellidos: Alonso Lujn Torres Tao
- DNI: 78564970-Y
- Centro asociado: Alzira-Valencia

4: Cdigo de la actividad que le ha correspondido realizar: A-E-2-070

5: Enunciado.

Enunciado A-E-2-070

Esta actividad consiste en el diseo e implementacin en el un circuito secuencial que consta de

tres bloque funcionales que realizan funciones claramente diferentes. El primer bloque consiste en
construir un reloj con el circuito de tiempo 555 funcionando como astable. El segundo bloque
consiste en obtener, a partir de este reloj, una onda cuadrada de mayor periodo y, por ultimo, el
tercer bloque consiste en construir un autmata finito controlado por el tren de pulsos anterior y que
acte de una forma u otra en funcin de si este pulso est en alta o en baja. Por tanto, el esquema a
nivel de diagrama de bloques del circuito a disear y simular es el de la siguiente figura:

Generador Q1
Reloj de la seal Circuito
Reloj secuencial
de control, x
555 de 2 bits
x Q0

t1 t2 T
Reloj

X tm = 4T tm = 4T

Disee el sistema lgico secuencial de la figura para que el circuito secuencial de 2 bits
realice las siguientes funciones:
- Si x=0 y est en el estado 00 pasa al estado 01 y si est en el estado 01 pasa al estado 00.
Anlogamente, si est en el estado 10 pasa al estado 11 y si est en el estado 11 pasa al
estado 10.
- Si x=1 el autmata recorre la secuencia 00 10 01 11 00 10 - .

Apellidos, nombre: Alonso Lujn Torres Tao 1/13

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6: Realizacin del diseo y explicacin de los pasos seguidos para la realizacin del diseo
de los distintos bloques funcionales.

Tal como reza el enunciado, esta prctica consiste en realizar un circuito secuencial con tres
bloques funcionales.
El primer bloque del circuito es un reloj. Este bloque ha de generar una onda cuadrada de periodo
determinado.
El segundo consta de un generador de seal de control, que debe alimentarse de la seal del reloj
para posteriormente generar una nueva onda cuadrada, pero de un periodo igual a cuatro veces el
periodo de la onda del reloj.
Por ltimo, el tercer bloque del circuito consiste en un autmata finito, de 4 estados, que ha de tener
el comportamiento descrito en el enunciado dependiente de la seal de control proveniente del segundo
bloque.
Para el diseo individualizado de cada uno de los bloques, se simularon las entradas variables
mediante generadores de pulsos, DIGCLOCK, configurados con los periodos de alta y baja necesarios
para completar todas las posibles opciones que se pudieran presentar. En el caso del reloj, la entrada
consiste en una fuente de alimentacin.
A continuacin se describe con ms detalle el diseo de cada uno de los bloques.

Bloque 1:
El bloque uno es un reloj que tiene como base el circuito de tiempo 555, con la circuitera aadida
necesaria para que funcione como astable. Esto significa que el reloj tiene dos estados semiestables
entre los que oscilar con un periodo definido por la configuracin del circuito. Se ha utilizado el
integrado tipo 555D para la simulacin de este reloj.
Para configurar el circuito 555D como astable, se necesita dotarlo de una circuitera externa
determinada que distribuya la tensin proveniente de una fuente de alimentacin de, por ejemplo, 5 V a
las entradas correspondientes. A su vez, se dota al circuito de dos resistencias (R1 y R2) y dos
condensadores (C1 y C2) con los que se regula el periodo de la seal de salida del 555. El tiempo que la
seal de salida se encuentra en baja o alta viene determinado en la teora por las ecuaciones

0 = ln 2 2 1
1 = ln 2 ( 2 + 1) 1

Es fcil encontrar que para igualar, en la teora, 1 = 2, el valor de la resistencia R1 debera ser
1 = 0. Esto se resuelve en la prctica aadiendo un diodo paralelo a la resistencia R2, lo que modifica
los valores que las resistencias han de tener para que en la prctica, 1 = 2. Ahora, los valores de las
resistencias y del condensador se han de ajustar a mano, mediante prueba y error, para conseguir que la
seal de salida tenga tiempos en alta y baja lo ms parecidos posible.
Para poder comprobar, mediante un cronograma, el funcionamiento del circuito de este primer
bloque, la seal de salida del 555D se tuvo que conectar a una puerta lgica. Al dejar sin conectar dicha
salida, el software indicaba un error y el cronograma no se generaba.

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Bloque 2:
El segundo bloque del circuito es un sencillo generador de seal de control. En este caso, dicha
seal de control no es ms que una seal cuadrada de periodo ocho veces la seal de salida del reloj.
Para conseguir esta seal de control a partir de la seal del reloj se ha hecho uso de un circuito contador
tipo SN74393, que es un contador en binario, con cuatro bits (QA, QB, QC, QD), lo que permite tener 24
estados, es decir, desde 0000 hasta 1111, un total de 16 estados. La primera salida (QA) del 74393
cambia con el paso de dos ciclos en la seal de entrada, La segunda (QB), cambia con dos ciclos de QA,
y as sucesivamente para QC y QD.
El tiempo en alta o baja de la seal de control ha de ser cuatro veces el periodo de la seal de
entrada. Esto significa que el periodo de la seal de control es ocho veces el de la seal de entrada, por
lo que se ha de tomar la salida QC como la seal de control X. Esto puede comprobarse viendo la tabla 1,
que muestra la evolucin de los valores de las salidas QA a QD con el paso de una seal de entrada
peridica de reloj.

SALIDAS ENTRADA

QD QC QB QA Reloj
0
0 0 0 0 + 0
1
0
0 0 0 1 + 1
1
0
0 0 1 0 + 2
1
0
0 0 1 1 + 3
1
0
0 1 0 0 + 4
1
0
0 1 0 1 + 5
1
0
0 1 1 0 + 6
1
0
0 1 1 1 + 7
1
Tabla 1. Tabla de verdad truncada del integrado 74393.

Como puede observarse, la seal de salida QC tiene un periodo ocho veces superior al de la seal
de entrada.
El integrado 74393 adems de la entrada y las cuatro salidas tiene una seal de control Clear,
activa en baja. Para inicializar debidamente el integrado y que sus salidas no se queden en un estado
indefinido, al Clear se le introduce un pulso corto de reloj en baja para iniciar todas las salidas del
integrado a 0, pasando posteriormente el reloj a alta, dejndolo as durante todo el tiempo que dure la

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simulacin del circuito para que el integrado pueda trabajar con la seal de entrada y generar las de
salida.
Para la visualizacin mediante un cronograma del correcto funcionamiento del bloque, se simul la
seal de entrada, que debera ser la proveniente del bloque 1, mediante un generador de pulsos tipo
Digclock.

Bloque 3.
El ltimo bloque de la prctica es un autmata finito que, segn el enunciado, puede tener cuatro
estados diferentes (de 00 a 11) lo que supone dos bits(Q1 y Q0), por lo que ha de constar de dos
biestables en serie. Cada biestable puede alcanzar un mximo de dos estados (0 o 1).
Como se determina en el enunciado de la prctica, segn sea el valor de la seal de control X
proveniente del segundo bloque del circuito, el autmata ha de recorrer, con el paso de la seal del reloj
555, una secuencia de estados determinada. Estos diferentes recorridos enumerados en el enunciado se
pueden mostrar en un diagrama como el que se muestra en la figura 1.

Figura 1. Diagrama de transicin de estado del autmata finito

De este diagrama se puede obtener la tabla 2, que es la tabla de verdad del autmata finito,
tomando como datos los valores de los bits en el estado inicial ( ) y ( ) y la seal de control X,
para obtener los valores de los bits en el estado final ( + 1) y ( + 1).

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( ) ( ) X ( + ) ( + )
0 0 0 0 1
0 0 1 1 0
0 1 0 0 0
0 1 1 1 1
1 0 0 1 1
1 0 1 0 1
1 1 0 1 0
1 1 1 0 0
Tabla 2. Tabla de verdad del autmata finito.

De esta tabla de verdad se desarrollan los diagramas de Karnaugh para cada los bits del estado
final.

X
( + )
0 1
00 0 1
01 0 1
11 1 0
10 1 0
Tabla 3. Diagrama de Karnaugh para ( + 1)

X
( + )
0 1
00 1 0
01 0 1
11 0 0
10 1 1
Tabla 4. Diagrama de Karnaugh para ( + 1)

De estos diagramas se obtienen, ya visualmente, las funciones asociadas a las transiciones de

estado para ambos bits.

( + 1) = +
( + 1) = + +

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Con estas funciones ya se puede sintetizar el autmata a partir de dos biestables. La Gua de
Estudio parte 2, en su pgina 25 especifica que el diseo del autmata ha de hacerse mediante
biestables D y las puertas lgicas necesarias para simular las funciones de disparo de los biestables.
Los biestables D tienen dos entradas: La de seal D y la de reloj (Ck). La seal de control X
proveniente del bloque 2 entrar a los biestables, tras el paso por las puertas lgicas correspondientes,
por la entrada de seal D, mientras que la seal de reloj proveniente del bloque 1 entrar a los mismos
biestables por la entrada Ck. Adems, los biestables tienen dos entradas de control Clear y Preset. A
estas entradas se asignarn las seales de dos generadores de pulsos Digclock, uno para cada tipo de
entrada, con el fin de inicializar correctamente ambos biestables y permitir que puedan ejecutar su
cometido posteriormente.
La simulacin parcial de esta parte del circuito se realiz sustituyendo las entradas D y Ck por
generadores de pulsos Digclock.

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7: Esquemas capturados del simulador, primero presente los esquemas de cada uno de los
bloques funcionales por separado y despus presente el del circuito completo.

Esquema del bloque 1, Reloj.

Figura 2. Esquema del bloque 1, reloj.

Esquema del bloque 2, generador de seal de control.

Figura 3. Esquema del bloque 2, generador de seal de control.

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Esquema del bloque 3, autmata finito de 4 estados.

Figura 4. Esquema del bloque 3.

Esquema del circuito completo.

Figura 5. Esquema del circuito completo.

Cabe descatar que los bloques 1 y 2 se voltearon horizontalmente para poder conectarlos
fcilmente al bloque 3, de forma que todo el circuito cupiera en una hoja de diseo.

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8: Descripcin de los parmetros de los componentes utilizados.

Para completar el circuito se ha hecho uso de los componentes listados a continuacin, as como de
las configuraciones indicadas, en su caso.
Un circuito de tiempo 555D en configuracin astable.
Dos resistencias, dos condensadores y un diodo necesarios para la configuracin como
astable del circuito 555D. La configuracin de las resistencias y los condensadores se
muestra en la tabla 5.

R1 R2 C1 C2
VALUE 3k 9k 1n 1n
Tabla 5. Configuracin de las resistencias y condensadores del astable.

Un circuito contador binario tipo SN74393 de 4 bits.

Dos biestables D tipo SN7474.
Tres generadores de pulsos digitales, DIGCLOCK, para el control de la seal Clear del
contador 74393 y las seales Clear y Preset de los biestables D. La configuracin de estos
generadores se muestra en la tabla 6.

Contador Biestables
Clear0 Clear1 Preset1
DELAY 0 0.5 s 1 s
ONTIME 0.25 s 1s 1s
OFFTIME 1s 0.5 s 0.5 s
STARTVAL 0 0 0
OPPVAL 1 1 1
Tabla 6. Configuracin de los generadores de pulsos del circuito

Una puerta NOT, cuatro puertas AND de dos entradas, una puerta AND de tres entradas y
tres puertas OR no configurables para la sntesis de las funciones de disparo de los
biestables.

Los valores introducidos para las resistencias y condensadores del astable del bloque 1 permiten al
circuito de tiempo oscilar entre los estados con un tiempo en alta muy simular al tiempo en baja y
cercano a los 2.7 s.
Los valores introducidos para los generadores de pulsos tipo DIGCLOCK permiten la correcta
inicializacin del contador 74393 y los biestables D y la posterior ejecucin de la simulacin.
Adems de lo descrito, se hizo uso de otros generadores de pulsos DIGCLOCK para la simulacin
de las seales del reloj 555 y de control X durante la fase de diseo de los bloques 2 y 3.

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9: Cronograma de todas las seales (entrada, control y salida).

Las seales mostradas en el cronograma son:

Q1 y Q0: los dos bits de salida del autmata finito del bloque 3.
X: Seal de control de los biestables D, proveniente del bloque 2.
555:Seal de reloj proveniente del bloque 1.
Clear0: Seal de control del Clear del contador del bloque 2.
Preset1: Seal de control del Preset de los biestables D del autmata del bloque 3.
Clear1: Seal de control del Clear de los biestables D del autmata del bloque 3.

Figura 6. Cronograma del circuito completo

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10: Explicacin del funcionamiento y verificacin de que el circuito funciona de acuerdo con
las especificaciones del diseo.
En el bloque 1 el integrado de tiempo 555 acta como astable, oscilando entre los dos estados
semiestables con un periodo dado por la configuracin de las resistencias y condensadores que
conforman el circuito externo al mismo. Al hacerlo, genera una seal de salida cuadrada, con un periodo
cercano a los 5.4 s, dividido aproximadamente igual entre los tiempos de alta y baja (~2.7 s).
El astable tarda unos 10 s en comenzar a oscilar, tiempo en el que no se producen variaciones en
ninguna de las seales dependientes de la seal de reloj.

Esta seal de reloj generada en el bloque 1, entra al bloque 2, donde un contador binario tipo 74393
la evala, obtenindose la que ser seal de control del autmata del bloque 3 tomando la salida del bit
3 del contador, que proporciona una seal con periodo 23 veces el periodo de la seal de entrada. Esta
seal de control, llamada X, tiene, por tanto, un tiempo en alta igual a su tiempo en baja e igual, as
mismo, a cuatro veces el periodo de la seal de reloj.
Debido a la inicializacin del contador mediante la seal de control Clear0, las salidas del mismo,
incluida la salida QC, se inicializa en baja, y as permanece cuando comienza a llegar la seal de reloj.
Cuando por el contador han pasado cuatro pulsos de reloj, la seal QC cambia a alta, siguiendo la cuenta
hasta llegar a los ocho pulsos de reloj, periodo de la seal de control. Entonces, la seal de QC vuelve a
baja, inicindose de nuevo la cuenta de los pulsos de la seal de reloj. Como la seal de reloj tiene un
periodo aproximado de 5.4 s, el periodo de la seal de control es aproximadamente de 43.2 s.

Ambas seales, la de reloj proveniente del bloque 1 y la de control procedente del bloque 2, son
usadas en el bloque 3 por el autmata para recorrer los diferentes estados y transiciones determinados
en las especificaciones del diseo.
Al inicio del cronograma Q1 y Q0 han sido inicializadas en alta (11) mediante las seales de control
Clear1 y Preset1, y as permanecen mientras las seales de reloj 555 y de control X estn en baja.
Cuando comienzan a llegar los pulsos de la seal de reloj, el autmata comienza a trabajar, pasando de
11 a 10 y viceversa mientras X sigue en baja (desde ~10 hasta ~29 ). En el momento en que X
pasa a alta, el autmata se encuentra en 11 ( ~29 ), el mismo estado de inicio. Ahora, con X en alta,
a cada pulso de la seal de reloj, el autmata recorre la secuencia 11, 00, 10, 01 volviendo nuevamente
a 11 en ~48 , antes de que X vuelva a cambiar a baja en ~50 . De nuevo, comienza un ciclo de
X en baja con el autmata en 11 como en el inicio, repitindose este esquema a lo largo de todo el
cronograma.

Con el cronograma mostrado en el apartado anterior podra demostrarse que el autmata del bloque
3 cumple con las especificaciones descritas en el enunciado, pero no es as, pues en dicho cronograma
no pueden observarse todas las transiciones de estado definidas en el enunciado. Esto se debe a que el
periodo de la seal de control es mltiplo del periodo de la seal del reloj, por lo que aquella cambia de
estado poco tiempo despus del cambio de estado de esta. Esto impide al autmata efectuar todas las
transiciones descritas en la definicin del diseo.
No obstante, el autmata diseado s es capaz de recorrer todos los estados y todas las
transiciones descritas en las especificaciones si se le introducen, mediante generadores de pulsos, unos
valores de seal de control y reloj adecuados. As puede observarse en la figura 7, donde se muestra el
cronograma del autmata en solitario, alimentado por dos generadores de pulsos convenientemente

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configurados para que puedan producirse todas las transiciones, demostrando as que el circuito
funciona convenientemente

Figura 7. Cronograma del autmata, con entradas convenientemente configuradas.

En el cronograma de la figura 7 s que puede observarse una alternancia entre los estados del
autmata cuando X cambia a baja, de forma que el autmata realiza todas las transiciones de estado
especificadas. En el primer paso a baja de X ( ~20 ), el autmata se encuentra en 01, y recorre los
estados 01 y 00 alternativamente durante el tiempo de X en baja. En el segundo paso de X a baja
( ~60 ), el autmata se encuentra en 10, y recorre los estados 10 y 11 alternativamente. Esta
diferencia no se puede observar en el cronograma del circuito completo.

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11: Explicacin de los problemas/dificultades encontrados y explicacin de la forma y el

medio por el que se han resuelto.

Al igual que en la primera actividad evaluable, la primera lectura del enunciado me cogi a
contrapi, ya que nuevamente, iba atrasado en el estudio del temario. La subsiguiente localizacin en el
texto de la asignatura de las explicaciones de los bloques independientes me ayud a plantear la
prctica con algo ms de calma.
El primer bloque al que dediqu esfuerzo fue al del autmata, por considerarlo el ms complicado. Y
as result ser, pues en mis primeros intentos no poda conseguir un diseo acorde con los requisitos del
enunciado. Buscando ayuda en el libro de problemas, result que el problema 8.4 era un caso muy
similar al descrito en el enunciado, por lo que dicho problema me sirvi de base para disear mediante
los pasos correctos, y usando biestables D, el autmata.
Una vez comprobado el funcionamiento correcto del autmata, mis esfuerzos se derivaron hacia el
primer bloque, el reloj. Aqu tambin comenc con unos diseos infructuosos hasta que di con en el
diseo adecuado, pero no vea el funcionamiento correcto en los cronogramas. Esto se deba a una mala
eleccin de los valores del condensador y las resistencias, que daban una oscilacin con un periodo muy
largo. Tras ser advertido de esto, la eleccin de unos valores adecuados de estos parmetros llev su
tiempo, hasta conseguir los que se muestran en este informe. La suerte, entre otras cosas, me llev a
conseguir unos tiempos del astable en alta y baja muy similares.
Con dos de tres objetivos cumplidos era el momento de dedicarme al segundo bloque de la
actividad, dejado de lado por considerarlo quizs el ms sencillo. Y as fue. La Gua de Estudio en su
segunda parte especifica el integrado a utilizar en este bloque. Dicho integrado, el 74393, es de muy fcil
uso, una vez se tiene clara la configuracin de la seal de control Clear. Como el periodo de la seal de
control a obtener en este bloque es de ocho veces el periodo de la seal del reloj, entrada a este bloque,
solo haba que evaluar qu salida o agrupacin de salidas daba una seal con este periodo. Al ser el
74393 un contador binario y al ser el periodo de la seal de control 23 veces el periodo de la seal de
reloj, tan solo deba tomar como seal de control, la salida del tercer bit (QC) del contador.
Con todos los bloques funcionando correctamente por separado, solo restaba juntarlos en una hoja.
Para que dicha unin fuese ms simple, decid unir primero los bloques 1 y 2, y voltearlos
horizontalmente para que las salidas de estos quedaran hacia la izquierda, mientras que las entradas del
tercer bloque quedan tambin a la izquierda. As, con tirar un cableado sencillo desde los primeros
bloques al ltimo quedaban todos unidos de una forma clara.
Al unir los bloques y generar el primer cronograma del circuito completo me di cuenta de que el
autmata no ejecutaba todas las transiciones, pero tras ver las seales de control y de reloj descubr
fcilmente que la causa de esto se deba, precisamente, a la configuracin de ambas seales. Y as lo
hice notar en el apartado 10 de esta memoria.
A mi modo de ver, esta actividad tiene menos desarrollo terico que la anterior, ya que no hay que
hacer tantas tablas, y tiene mucho ms desarrollo prctico con el simulador, al tener que ajustar valores
mediante prueba y error.
Hay que destacar que si no fuera por lo aprendido durante el desarrollo de la primera prctica,
hubiera sido imposible realizar esta segunda, especialmente la sntesis de las funciones de disparo de
los biestables del autmata.

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